KR20050035637A

KR20050035637A - 전류 소모의 감소를 위한 반도체 메모리 소자

Info

Publication number: KR20050035637A
Application number: KR1020030071353A
Authority: KR
Inventors: 고복림
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-10-14
Filing date: 2003-10-14
Publication date: 2005-04-19
Also published as: DE102004050080A1; US20050105363A1; KR100590855B1; US7102939B2; DE102004050080B4

Abstract

본 발명은 컬럼 어드레스 경로 상의 AL 플립플롭 지연부 및 CL 플립플롭 지연부가 불필요하게 동작하는 것을 방지하여 전류소모를 감소시키는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부 컬럼 어드레스를 입력받아 내부 컬럼 어드레스를 생성하기 위한 내부컬럼어드레스 생성수단; 상기 내부 컬럼 어드레스를 애디티브레이턴시에 대응하는 만큼 쉬프트시켜 출력하는 제1 플립플롭; 상기 제1 플립플롭의 출력신호를 카스레이턴시에 대응하는 만큼 쉬프트시켜 출력하는 제2 플립플롭; 읽기커맨드 또는 쓰기커맨드 이후에 상기 애디티브레이턴시에 대응하는 구간에서만 상기 제1 플립플롭을 토글 구동하기 위한 제1구동제어수단; 및 상기 애디티브레이턴시에 대응하는 구간 이후에 상기 카스레이턴시에 대응하는 구간에서만 상기 제2 플립플롭을 토글 구동하기 위한 제2구동제어수단을 포함하여 이루어진 반도체 메모리 소자를 제공한다.

Description

전류 소모의 감소를 위한 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING CURRENT CONSUMPTION}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 전류 소모의 감소를 위한 반도체 메모리 소자에 관한 것이다.

일반적으로, DDR II SDRAM에서 사용자는 로우 액티브 커맨드를 입력하고 난 후, 최소 tRCD(RAS to CAS Delay)안에 원하는 클럭에서 읽기커맨드 및 쓰기커맨드를 입력할 수 있다. 이는 DDR II SDRAM에서 읽기커맨드 및 쓰기 커맨드를 입력 받은 시점으로 부터, 실제적 내부 동작을 위한 읽기카스신호 및 쓰기카스신호의 활성화시점을 EMRS(Extended Mode Register Set)를 통해 사용자가 설정함으로써 tRCD에 대한 스펙을 내부적으로 맞추어 주기 때문에 가능하다.

입력된 읽기 커맨드는 애디티브레이턴시(Additive Latency; AL)에 대응하는 지연시간 이후에 읽기카스신호를 활성화시키며, 입력된 쓰기 커맨드는 쓰기레이턴시(AL + CL(Cas Latency))에 대응하는 지연시간 이후에 쓰기카스신호를 활성화시킨다.

따라서, 읽기 커맨드 및 쓰기 커맨드와 함께 입력된 컬럼어드레스도 상기와 동일한 지연 시간을 갖게된다. 컬럼 어드레스의 경로에 관해서 보다 구체적으로 도면을 참조하여 살펴보도록 한다.

도 1은 종래 기술에 따른 컬럼 어드레스 경로에 관한 블록도이다.

도 1을 참조하면, 컬럼 어드레스 경로를 구비하는 반도체 메모리 소자는 외부 컬럼 어드레스(Add)를 입력받아 내부 컬럼어드레스(yadd)를 생성하기 위한 내부 컬럼어드레스 생성부(10)와, 내부 컬럼 어드레스(yadd)를 애디티브레이턴시에 대응하는 만큼 지연시켜 AL 어드레스(yadd_AL)로 출력하기 위한 AL 플립플롭 지연부(20)와, AL 어드레스(yadd_AL)를 카스레이턴시에 대응하는 만큼 지연시켜 CL 어드레스(yadd_CL)로 출력하기 위한 CL 플립플롭 지연부(30)와, 읽기카스신호(casp6_rd)에 응답하여 AL 어드레스(yadd_AL)를 래치한 후 출력하는 RD 래치부(40)와, 쓰기카스신호(casp6_wt)에 응답하여 CL 어드레스(yadd_CL)를 래치한 후 출력하는 WT 래치부(50)를 구비한다.

그리고, 내부 컬럼 어드레스 생성부(10)는 외부 컬럼 어드레스(Add)를 입력받아 내부전압 레벨로 바꾸기 위한 입력버퍼부(12)와, 입력버퍼부(12)의 출력 어드레스를 내부클럭(iclk)에 동기시켜 정렬하기 위한 어드레스 정렬부(14)와, 어드레스 정렬부(14)의 출력신호를 홀딩(holding)하기 위한 래치부(16)와, 카스신호(casp6)에 응답하여 래치부(16)의 출력신호를 내부 컬럼 어드레스(yadd)로 출력하기 위한 컬럼 래치부(18)를 구비한다.

어드레스 정렬부(14)는 입력 버퍼부(12)의 출력 어드레스를 내부클럭(iclk)에 동기시키는 과정에 따른 홀드타임(Hold time; H) 및 셋업타임(Setup time; S)의 조정을 위한 S/H 조정부(14a)와, S/H조정부(14a)의 출력신호를 입력으로 하여 내부클럭(iclk)에 어드레스를 동기시키기 위한 내부클럭 동기화부(14b)를 구비한다.

도 2는 도 1의 AL 플립플롭 지연부(20)의 내부 회로도이다.

도 2를 참조하면, AL 플립플롭 지연부(20)는 입력신호를 한 클럭 뒤에 다음 블록에 전달하는 다수개의 지연부(22, 24)가 직렬로 연결되어 구현되며, 이는 입력된 내부 컬럼 어드레스(yadd)를 애디티브레이턴시에 대응하는 만큼 지연시켜 다수의 AL 어드레스(yadd_AL1, yadd_AL2)를 생성한다.

구체적으로 각 지연부(22, 24)는 내부클럭(iclk)이 논리값 'H'를 유지할 때 입력신호를 전달하기 위한 트랜스퍼게이트와, 트랜스퍼게이트의 출력신호를 홀딩하기 위한 래치와, 래치의 신호를 반전시켜 출력하기 위한 인버터와, 내부클럭(iclk)이 논리값 'L'를 유지할 때 입력신호를 전달하기 위한 트랜스퍼게이트와, 트랜스퍼게이트의 출력신호를 홀딩하기 위한 래치와, 래치의 신호를 반전시켜 출력하기 위한 인버터로 구현된다.

도 3은 도 2의 회로의 동작 파형도로써, 이를 참조하여 동작을 살펴보도록 한다. AL 플립플롭 지연부(20)는 입력된 내부 컬럼어드레스(yadd)를 한 클럭씩 지연시켜 애디티브레이턴시에 대응하는 지연을 갖는 다수의 AL 어드레스(yadd_AL1, yadd_AL2)로 출력시킨다.

한편, 도 1의 CL 플립플롭 지연부(30)도 상기의 AL 플립플롭 지연부(20)와 동일한 회로적 구현 및 동일한 동작을 갖는다.

즉, CL 플립플롭 지연부(30)의 경우에는 입력되는 어드레스가 AL 어드레스(yadd_AL)이며, 이후 출력되는 어드레스가 CL 어드레스(yadd_CL)가 된다는 점만이 다들 뿐 구현이나 동작은 동일하다.

참고적으로, 각 블록의 구체적 실시 예에 있어서 입력버퍼부(12)는 전류 미러형(Current Mirror) 차동증폭기로, 래치부(16)는 노어게이트로 구현되는 것이 바람직하다.

다음으로 도 1의 블록도를 참조하여, 종래기술에 따른 컬럼 어드레스 경로를 구비하는 반도체 메모리 소자는의 동작을 살펴보도록 한다.

먼저, 입력된 어드레스(Add)는 입력버퍼부(12)를 통해 내부 전원레벨로 바뀌며, 이어 S/H 조정부(14a)를 통해 어드레스를 내부클럭(iclk)에 동기화 시키는 과정에 따른 홀드타임과 셋업타임이 조정되고 내부클럭 동기화부(14b)에 의해 내부클럭(iclk)에 동기된다. 내부클럭 동기화부(14b)의 출력신호는 래치부(16)에서 홀딩되고, 이후 활성화된 카스신호(casp6)에 액티브된 컬럼 래치부(18)를 통해 내부 컬럼어드레스(yadd)로 출력된다. 이어 AL 플립플롭 지연부(20)로 전달된 내부 컬럼어드레스(yadd)는 애디티브레이턴시에 대응하는 지연을 갖는 AL 어드레스(yadd_AL)로 출력되고, 이를 입력으로 하는 CL 플립플롭 지연부(30)를 통해 카스레이턴시에 대응하는 지연을 갖는 CL 어드레스(yadd_CL)로 출력된다. 읽기카스신호(casp6_rd)가 활성화되면 AL 어드레스(yadd_AL)가 RD 래치부(40)를 통해 컬럼 어드레스(add_col)로 출력되고, 쓰기카스신호(casp6_wt)가 활성화되면 CL 어드레스(yadd_CL)가 WT 래치부(50)를 통해 컬럼어드레스(add_col)로 출력된다.

참고적으로, 상기의 실시 예는 로우 어드레스와 컬럼 어드레스가 입력버퍼부(12), 어드레스 정렬부(14) 및 래치부(16)를 공유하는 경우로서, 로우 래치부(도면에 도시되지 않음) 및 컬럼 래치부(18)를 통해 로우 어드레스의 경로와 컬럼 어드레스의 경로를 나누게 된다. 따라서, 상기에서는 읽기커맨드(rd_com) 및 쓰기커맨드(wt_com)의 입력 시 활성화되는 카스신호(casp6)에 제어받는 컬럼 래치부(18)를 통해 내부 컬럼어드레스(yadd)를 생성한다.

또한, 내부 컬럼 어드레스(yadd)는 읽기동작 또는 쓰기동작을 위한 것인지 여부 상관없이 동일하게 AL 어드레스(yadd_AL)와 CL 어드레스(yadd_CL)로 생성되고, 이후 읽기커맨드(rd_com)의 입력시 활성화되는 읽기카스신호(casp6_rd)에 제어받는 RD 래치부(40) 및 쓰기커맨드(wt_com)의 입력 시 활성화되는 쓰기카스신호(casp6_wt)에 제어받는 WT 래치부(50)를 통해 구분되여 출력된다.

본 발명은 컬럼 경로에 관한 것으로 로우 어드레스 경로에 대해서는 생략한다.

한편, 이러한 종래기술을 이용하는 경우 불필요한 전류소모가 유발되는데, 이는 앞서 도 2 및 도 3를 통해 설명한 바와 같이 내부클럭(iclk)에 의해 카운팅을 수행하는 AL 플립플롭 지연부(20) 및 CL 플립플롭 지연부(30)가 읽기동작 또는 쓰기동작 인지 여부에 상관없이 동작할 뿐 아니라, 읽기 및 쓰기동작 이외의 동작 구간에서도 내부클럭이 토글되는 동안 지속적으로 동작하기 때문이다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 컬럼 어드레스 경로 상의 AL 플립플롭 지연부 및 CL 플립플롭 지연부가 불필요하게 동작하는 것을 방지하여 전류소모를 감소시키는 반도체 메모리 소자를 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 메모리 소자는 외부 컬럼 어드레스를 입력받아 내부 컬럼 어드레스를 생성하기 위한 내부컬럼어드레스 생성수단; 상기 내부 컬럼 어드레스를 애디티브레이턴시에 대응하는 만큼 쉬프트시켜 출력하는 제1 플립플롭; 상기 제1 플립플롭의 출력신호를 카스레이턴시에 대응하는 만큼 쉬프트시켜 출력하는 제2 플립플롭; 읽기커맨드 또는 쓰기커맨드 이후에 상기 애디티브레이턴스에 대응하는 구간에서만 상기 제1 플립플롭을 토글 구동하기 위한 제1구동제어수단; 및 상기 애디티브레이턴시에 대응하는 구간 이후에 상기 카스레이턴시에 대응하는 구간에서만 상기 제2 플립플롭을 토글 구동하기 위한 제2구동제어수단을 포함하여 이뤄진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시 예에 따른 컬럼어드레스 경로에 관한 블록도이다.

도 4를 참조하면, 컬럼 어드레스 경로를 구비하는 반도체 메모리 소자는 외부 컬럼 어드레스(Add)를 내부 컬럼어드레스(yadd)로 변환하여 출력하기 위한 내부 컬럼어드레스 생성부(100)와, 읽기 커맨드(rd_com) 및 쓰기 커맨드(wt_com) 활성화 이후의 애디티브레이턴시에 대응하는 시간동안의 구간에서만 AL 플립플롭 지연부(200)을 구동시키기 위한 AL 구동제어부(600)와, 애디티브레이턴시에 대응하는 구간 이후의 카스레이턴시에 대응하는 시간동안의 구간에서만 CL 플립플롭 지연부(300)을 구동시키기 위한 CL 구동제어부(700)와, 내부 컬럼 어드레스(yadd)를 애디티브레이턴시에 대응하는 만큼 지연시켜 AL 어드레스(yadd_AL)로 출력하기 위한 AL 플립플롭 지연부(200)와, AL 어드레스(yadd_AL)를 카스레이턴시에 대응하는 만큼 지연시켜 CL 어드레스(yadd_CL)로 출력하기 위한 CL 플립플롭 지연부(300)와, 읽기카스신호(casp6_rd)에 응답하여 AL 어드레스(yadd_AL)를 래치한 후 출력하는 RD 래치부(400)와, 쓰기카스신호(casp6_wt)에 응답하여 CL 어드레스(yadd_CL)를 래치한 후 출력하는 WT 래치부(500)를 구비한다.

이를 도 1의 블록도와 비교하여 보면, 도 4의 블록도 내의 AL 플립플롭 지연부(200) 및 CL 플립플롭 지연부(300)를 일정 구간에서만 동작시키기 위한 각각의 AL 구동제어부(600) 및 CL 구동제어부(700)가 추가된 것을 확인할 수 있다. 따라서, 이외의 블록은 종래기술과 역할이나 구성에 있어서 실질적으로 동일하다.

AL 구동제어부(600)는 외부신호(RAS, CAS, WE, CS)를 입력 받아 읽기커맨드(rd_com)를 생성하는 읽기커맨드 생성부(622)와, 쓰기커맨드(wt_com)를 생성하는 쓰기커맨드 생성부(624)로 구성된 커맨드 생성부(620)와, 읽기커맨드(rd_com), 쓰기커맨드(wt_com), 내부클럭(iclk) 및 AL 정보신호(AL<0:5>)에 응답하여 AL 구동신호(AL_ctr_p)를 생성하기 위한 AL 구동신호 생성부(640)를 구비한다.

도 5a는 도 2의 읽기커맨드 생성부(622)의 내부 회로도이다.

도 5a를 참조하면, 읽기커맨드 생성부(622)는 라스신호(RAS)를 게이트 입력으로 가지며 전원전압(VDD)과 노드 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM1)와, 노드의 전압을 반전시켜 읽기커맨드(rd_com)로 출력하는 인버터(I1)와, 읽기커맨드(rd_com)를 게이트 입력으로 가지며 전원전압(VDD)과 노드(A) 사이에 드레인 소스 경로를 갖는 PMOS트랜지스터(PM2)를 포함하고, 라스신호(RAS), 카스신호(/CAS), 쓰기신호(WE) 및 칩선택신호(CS)를 각각의 게이트 입력으로 갖는 다수의 NMOS트랜지스터(NM1, NM2, NM3, NM4)가 노드와 접지전원(VSS) 사이에 직렬로 배치되어 구현된다.

도 5b는 쓰기커맨드 생성부(624)이다.

도 5b를 도 5a와 비교하여 보면, 쓰기커맨드 생성부(624)는 읽기커맨드 생성부(6472)와 동일한 소자(PM3, PM4, NM5, NM6, NM7 및 NM8)로 구현된다.

읽기커맨드 생성부(622)는 외부신호 RAS, WE 및 CS가 논리값 'H'를 가지며 CAS가 논리값 'L'를 가질 때 읽기커맨드(rd_com)를 활성화시키는 반면, 쓰기커맨드 생성부(624)는 외부신호 RAS와 CS가 논리값 'H'를 갖고 CAS와 WE가 논리값 'L'를 가질 때 쓰기커맨드(wt_com)를 활성화 시킨다.

도 6는 AL 구동신호 생성부(640)의 블록도이다.

도 6를 참조하면, AL 구동신호 생성부(640)는 읽기커맨드(rd_com)와 쓰기커맨드(wt_com)를 입력받는 입력부(641)와, 입력부(641)의 출력신호의 폴링에지를 감지하기 위한 폴링에지 감지부(642)와, 폴링에지 감지부(642)의 출력신호를 일정시간 지연시키기 위한 지연부(643)와, 내부클럭(iclk)을 반전시키기 위한 인버터(I3)와, 인버터(I3)의 출력신호를 일정시간 지연시키기 위한 지연부(644)와, 지연된 폴링에지 감지부(642)의 출력신호에 응답하여 애디티브레이턴시에 대응하는 다양한 지연을 펄스폭으로 갖는 AL지연신호 'AL0_sig, AL1_sig, … AL5_sig'를 생성하기 위한 AL 펄스신호 생성부(645)와, AL정보신호(AL<0:5>)에 응답하여 다양한 AL 지연신호 'AL0_sig, AL1_sig, … AL5_sig' 중 하나를 선택하여 AL지연신호 'AL_del'로 출력하기 위한 선택부(646)와, AL 지연신호 'AL_del'와 내부클럭(iclk)을 조합하여 AL 구동신호(AL_ctr_p)를 출력하는 출력부(647)를 구비한다.

그리고 선택부(646)는 AL 지연신호 'AL0_sig, AL1_sig, … AL5_sig'를 입력으로 하며 AL 정보신호(AL<0:5>)를 제어신호로 하는 다수의 트랜스퍼 게이트로 구현된다.

참고적으로, 폴링에지 감지부(642)의 출력신호 및 내부클럭(iclk) 각각을 지연시키기 위한 지연부(643, 644)는 커맨드(rd_com, wt_com)와 내부클럭(iclk)과의 타이밍 마진(timing margin)을 확보하기 위한 것으로 필수적인 구성은 아니다.

도 7는 도 6의 출력부(647)의 내부 회로도이다.

도 7를 참조하면, 출력부(647)는 AL지연신호 'AL_del'와 내부클럭(iclk)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 AL 구동신호(AL_ctr_p)로 출력하는 인버터(I4)로 구현된다.

출력부(647)는 AL지연신호 'AL_del'와 내부클럭(iclk)을 논리합 시키므로써, 펄스 트레인 형태를 갖는 AL 구동신호(AL_ctr_p)를 생성한다.

다음으로 AL 구동신호 생성부(640)의 동작을 살펴본다.

먼저, 읽기커맨드(rd_com) 또는 쓰기커맨드(wt_com)를 입력으로 하는 입력부(641)의 출력신호의 비활성화를 폴링에지 감지부(642)가 감지하여 출력신호를 활성화시킨다. 지연부(643)를 통해 지연된 폴링에지 감지부(642)의 출력신호에 의해 AL 펄스신호 생성부(645)는 액티브되며, AL 펄스신호 생성부(645)는 지연부(644)를 통해 입력된 내부클럭(iclk)를 애디티브레이턴시에 대응하는 다양한 지연을 펄스폭으로 갖는 AL 지연신호 'AL0_sig, AL1_sig, … AL5_sig'로 변환하며, 선택부(646)는 AL정보신호(AL<0:5>)에 응답하여 다수의 AL 지연신호 'AL0_sig, AL1_sig, … AL5_sig' 중 하나를 선택하여 AL지연신호 'AL_del'로 출력한다. 이어 출력부(647)는 AL지연신호 'AL_del'와 내부클럭(iclk)을 논리 조합하여 펄스 트레인 형태의 AL 구동신호(AL_ctr_p)를 생성한다.

도 8은 도 6의 블록의 동작 파형도로써, 이를 참조하여 구체적 동작을 살펴 보도록 한다.

먼저, 입력된 외부신호가 읽기신호(RD)인 경우에는 읽기커맨드(rd_com)가 활성화되고, 쓰기신호(WT)인 경우에는 쓰기커맨드(wt_com)가 활성화된다. 이어서, 읽기커맨드(rd_com) 또는 쓰기커맨드(wt_com)의 비활성화에 응답하여 AL지연신호 'AL0_sig, AL1_sig, … AL5_sig'가 활성화되어 애디티브레이턴시에 대응하는 다양한 지연을 펄스폭으로 갖는 AL지연신호 'AL0_sig, AL1_sig, … AL5_sig'가 생성되고, 이 중 AL정보신호(AL<0:5>)에 의해 선택된 AL지연신호 'AL_del'가 내부클럭(iclk)과의 논리조합으로 펄스형태의 AL 구동신호(AL_ctr_p)로 활성화된다.

도 9은 CL 구동제어부(700)의 블럭도이다.

도 9를 참조하면, CL 구동제어부(700)는 쓰기커맨드(wt_com)에 액티브되어 AL지연신호 'AL_del'의 폴링에지를 감지하기 위한 AL 폴링에지 감지부(710)와, AL 폴링에지 감지부(710)의 출력신호를 지연시키기 위한 지연부(720)와, 내부클럭(iclk)을 일정시간 지연시키기 위한 지연부(730)와, 지연된 AL 폴링에지 감지부(710)의 출력신호에 응답하여 카스레이턴시에 대응하는 다양한 지연을 펄스폭으로 갖는 CL지연신호 'CL2_sig, CL3_sig, … CL6_sig'를 생성하기 위한 CL 펄스신호 생성부(740)와, CL정보신호(CL<2:6>)에 응답하여 다양한 CL지연신호 'CL2_sig, CL3_sig, … CL6_sig' 중 하나를 선택하여 CL지연신호 'CL_del'로 출력하기 위한 선택부(750)와, CL지연신호 'CL_del'와 내부클럭(iclk)을 논리 조합하여 CL 구동신호(CL_ctr_p)를 출력하는 출력부(760)를 구비한다.

그리고 선택부(750)는 CL 지연신호 'CL2_sig, CL3_sig, … CL6_sig'를 입력으로 하며 CL 정보신호(CL<2:6>)를 제어신호로 하는 다수의 트랜스퍼 게이트로 구현된다.

참고적으로, AL 폴링에지 감지부(710)의 출력신호 및 내부클럭(iclk)을 지연시키기 위한 각각의 지연부(720, 730)는 쓰기커맨드(wt_com), AL지연신호 'AL_del'와 내부클럭(iclk)의 타이밍 마진을 확보하기 위한 것으로 부가적인 구성요소이다.

도 10은 출력부(760)의 회로도로 이를 참조하여 살펴보면, 출력부(760)는 CL지연신호 'CL_del'와 내부클럭(iclk)을 입력으로 갖는 낸드게이트(ND2)와, 이를 반전시켜 CL 구동신호(CL_ctr_p)로 출력하는 인버터(I5)로 구현된다.

CL 구동제어부(700)의 전반적인 동작을 살펴보면, 먼저 쓰기커맨드(wt_com)에 액티브된 AL 폴링에지 감지부(710)는 AL지연신호 'AL_del'의 폴링에지에 응답하여 출력신호를 활성화시킨다. 지연부(720)를 통해 지연된 AL 폴링에지 감지부(710)의 출력신호에 응답하여 CL 펄스신호 생성부(740)는 지연부(730)를 통해 입력된 내부클럭(iclk)를 카스레이턴시에 대응하는 다양한 지연을 펄스폭으로 갖는 CL지연신호 'CL2_sig, CL3_sig, … CL6_sig'로 생성하며, 선택부(750)는 CL정보신호(CL<2:6>)에 응답하여 다수의 CL지연신호 'CL2_sig, CL3_sig, … CL6_sig' 중 하나를 선택하여 CL지연신호 'CL_del'로 출력한다. 이어 출력부(760)는 CL지연신호 'CL_del' 및 내부클럭(iclk)을 논리 조합하여 펄스 트레인 형태의 CL 구동신호(CL_ctr_p)를 생성한다.

도 11는 도9의 블록의 동작파형도로써, 이를 참조하여 구체적 동작을 살펴보도록 한다.

애디티브레이턴시 및 카스레이턴시가 각각 1인 경우로 가정하며, 카스레이턴시에 대응하는 지연시간을 갖는 어드레스가 출력되는 경우는 쓰기커맨드(wt_com)가 활성화된 경우이므로, 입력된 외부신호는 쓰기신호(WT)인 것으로 가정한다.

먼저, 쓰기신호(WT)에 응답하여 AL지연신호 'AL_del'가 활성화된다. 이어 AL지연신호 'AL_del'의 비활성화에 응답하여 카스레이턴시에 대응하는 다양한 지연을 펄스폭으로 갖는 다양한 CL지연신호 'CL2_sig, CL3_sig, … CL6_sig'가 생성되고, 이 중 CL정보신호(CL<2:6>)에 의해 선택된 CL 지연신호 'CL_del'가 내부클럭(iclk)과의 논리 조합으로 펄스 트레인 형태의 CL 구동신호(CL_ctr_p)로 활성화된다.

다음으로, 본 발명의 일 실시 예에 따른 컬럼 어드레스 경로를 구비하는 반도체 메모리 소자의 동작을 살펴보도록 한다.

먼저, 외부신호(RAS, CAS, WE, CS)는 커맨드 생성부(620)에 의해 읽기커맨드(rd_com) 또는 쓰기커맨드(wt_com)로 활성화된다. 이어 AL 구동신호 생성부(640)는 AL 정보신호(AL<0:5>), 읽기커맨드(rd_com) 및 쓰기 커맨드(wt_com)를 입력으로 하여 애디티브레이턴시에 대응하는 펄스폭으로 갖는 AL 지연신호 'AL_del'와 AL 구동신호(AL_ctr_p)를 생성하며, CL 구동 제어부(700)는 쓰기커맨드(wt_com), AL 지연신호 'AL_del' 및 CL 정보신호(CL<2:6>)에 응답하여 CL 구동신호(CL_ctr_p)를 생성한다.

또한, 외부신호(RAS, CAS, WE, CS)와 함께 입력된 어드레스(Add)는 입력버퍼부(120)를 통해 내부 전원레벨로 바뀌며, 이어 S/H 조정부(142)를 통해 어드레스를 내부클럭(iclk)에 동기화 시키는 과정에 따른 홀드타임과 셋업타임이 조정되고 내부클럭 동기화부(144)를 통해 내부클럭(iclk)에 동기된다. 래치부(160)의 출력 어드레스는 카스신호(casp6)의 활성화 시 액티브된 컬럼 래치부(180)를 통해 내부 컬럼 어드레스(yadd)로 출력된다.

이어서, AL 플립플롭 지연부(200)는 AL 구동신호(AL_ctr_p)에 제어받아 내부컬럼 어드레스(yadd)를 AL 어드레스(yadd_AL)로 출력하고, CL 구동신호(CL_ctr_p)에 제어받는 CL 플립플롭 지연부(300)는 AL 어드레스(yadd_AL)를 CL 어드레스(yadd_CL)로 출력한다.

이어서, 읽기카스신호(casp6_rd)가 활성화되면 AL 어드레스(yadd_AL)가 RD 래치부(400)를 통해 컬럼 어드레스(add_col)로 출력되고, 쓰기카스신호(casp6_wt)가 활성화되면 CL 어드레스(yadd_CL)가 WT 래치부(500)를 통해 컬럼어드레스(add_col)로 출력된다.

전술한 본 발명의 일 실시예에 따른 컬럼 어드레스 경로 내 AL 플립플롭 지연부(200) 및 CL 플립플롭 지연부(300)는 쓰기커맨드(wt_com) 또는 읽기커맨드(rd_com)에 따라 애디티브레이턴시 또는 카스레이턴시에 대응하는 구간에서만 구동된다.

이는 읽기커맨드(rd_com) 및 쓰기커맨드(wt_com)가 입력된 경우에는 애디티브레이턴시에 대응하는 지연시간 동안만 활성화되는 AL지연신호 'AL_del'와 내부클럭(iclk)을 조합한 펄스 트레인 형태의 AL 구동신호(AL_ctr_p)를 내부클럭(iclk) 대신에 AL 플립플롭 지연부(200)에 입력하고, 쓰기커맨드(wt_com)가 활성화된 경우에는 AL지연신호 'AL_del'의 폴링에지에 응답하여 활성화되고 카스레이턴시에 대응하는 지연시간 동안 활성화가 유지되는 CL지연신호 'CL_del'와 내부클럭(iclk)을 조합한 펄스신호(CL_ctr_p)를 내부클럭(iclk) 대신에 CL 플립플롭 지연부(300)에 입력하므로써 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 실시 예에서는 로우 어드레스와 컬럼 어드레스가 일부 경로를 공유하는 경우를 예시로써 설명하였나, 본 발명은 로우 어드레스와 컬럼 어드레스의 경로 공유형태에 의해 제한 받지 않는다.

전술한 본 발명은 AL 구동제어부 및 CL 구동제어부를 추가하므로써, 애디티브레이턴시 또는 카스레이턴시에 대응하는 시간동안의 구간에서만 AL 플립플롭 지연부 및 CL 플립플롭 지연부가 동작하게되어 전류 소모를 감소시킬 수 있다.

도 1은 종래 기술에 따른 컬럼 어드레스 경로에 관한 블록도.

도 2는 도 1의 AL 플립플롭 지연부의 내부 회로도.

도 3은 도 2의 회로의 동작 파형도.

도 4는 본 발명의 일 실시 예에 따른 컬럼 어드레스 경로에 관한 블록도.

도 5a는 도 4의 읽기커맨드 생성부의 회로도.

도 5b는 도 4의 쓰기커맨드 생성부의 회로도.

도 6은 도 4의 AL 구동신호 생성부의 블록도.

도 7은 도 6의 출력부의 내부 회로도.

도 8은 도 6의 블록의 동작 파형도.

도 9는 도 4의 CL 구동 제어부의 블록도.

도 10은 도 9의 출력부의 내부 회로도.

도 11은 도 9의 블록의 동작 파형도.

* 도면의 주요 부분에 대한 설명

600 : AL 구동제어부

700 : CL 구동 제어부

Claims

외부 컬럼 어드레스를 입력받아 내부 컬럼 어드레스를 생성하기 위한 내부컬럼어드레스 생성수단;

상기 내부 컬럼 어드레스를 애디티브레이턴시에 대응하는 만큼 쉬프트시켜 출력하는 제1 플립플롭 지연수단;

상기 제1 플립플롭 지연수단의 출력신호를 카스레이턴시에 대응하는 만큼 쉬프트시켜 출력하는 제2 플립플롭 지연수단;

읽기커맨드 또는 쓰기커맨드 이후에 상기 애디티브레이턴시에 대응하는 구간에서만 상기 제1 플립플롭 지연수단을 토글 구동하기 위한 제1구동제어수단; 및

상기 애디티브레이턴시에 대응하는 구간 이후에 상기 카스레이턴시에 대응하는 구간에서만 상기 제2 플립플롭 지연수단을 토글 구동하기 위한 제2구동제어수단

을 포함하여 이루어진 반도체 메모리 소자.
제1항에 있어서,

읽기카스신호에 응답하여 상기 제1 플립플롭 지연수단의 출력신호를 래치한 후 출력하는 읽기 래치부; 및

쓰기카스신호에 응답하여 상기 제2 플립플롭 지연수단의 출력신호를 래치한 후 출력하는 쓰기 래치부를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제2항에 있어서,

상기 읽기 래치부 및 상기 쓰기 래치부는 공통 출력노드를 갖는 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 제1구동제어수단은,

외부 명령어 및 제어신호에 응답하여 읽기 커맨드 및 쓰기 커맨드를 생성하는 커맨드생성부; 및

상기 읽기 커맨드 또는 쓰기 커맨드와, 내부클럭 및 애디티브레이턴시 정보를 갖는 신호에 응답하여 상기 제1 플립플롭 지연수단의 구동신호를 생성하는 구동신호생성부

를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제4항에 있어서,

상기 제2구동제어수단은,

상기 쓰기 커맨드와, 상기 내부클럭와, 상기 카스레이턴시 정보를 갖는 신호 및 애디티브레이턴시에 대응하는 펄스폭을 갖는 신호에 응답하여 상기 제2 플립플롭 지연수단의 구동신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 제1구동제어수단은,

외부 명령어 및 제어신호에 응답하여 읽기 커맨드 및 쓰기 커맨드를 생성하는 커맨드생성부;

상기 읽기 커맨드 및 상기 쓰기 커맨드를 입력받는 입력부;

상기 입력부로부터 제공된 읽기 커맨드 또는 쓰기 커맨드의 출력신호의 폴링에지를 감지하기 위한 제1폴링에지감지부;

상기 제1폴링에지감지부의 출력신호를 입력받아 복수의 애디티브레이턴시에 대응하는 펄스폭을 갖는 신호를 생성하기 위한 애디티브레이턴시 펄스신호 생성부;

애디티브레이턴시 정보신호에 응답하여 상기 애디티브레이턴시 펄스신호 생성부의 복수의 출력신호중 하나를 선택하여 출력하기 위한 제1선택부;

상기 제1선택부의 출력신호와 상기 내부클럭을 조합하여 상기 제1 플립플롭 지연수단의 구동신호를 출력하는 제1출력부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제6항에 있어서,

상기 제2구동제어수단은,

상기 쓰기 커맨드를 인에이블신호로하여 상기 제1선택부의 출력신호의 폴링에지를 감지하기 위한 제2폴링에지 감지부;

상기 제2폴링에지 감지부의 출력신호를 입력받아 복수의 카스레이턴시에 대응하는 펄스폭을 갖는 신호를 생성하기 위한 카스레이턴시 펄스신호 생성부;

카스레이턴시 정보신호에 응답하여 상기 카스레이턴시 펄스신호 생성부의 복수의 출력신호 중 하나를 선택하여 출력하기 위한 제2선택부; 및

상기 제2선택부의 출력신호와 상기 내부클럭을 조합하여 상기 제2 플립플롭 지연수단의 구동신호를 생성하기 위한 제2출력부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제6항에 있어서,

상기 제1선택부는 복수의 애디티브레이턴시 정보신호에 의해 제어되어 상기 애디티브레이턴시 펄스신호 생성부의 출력신호를 전달하는 복수의 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제7항에 있어서,

상기 제2선택부는 복수의 카스레이턴시 정보신호에 의해 제어되어 상기 카스레이턴시 펄스신호 생성부의 출력신호를 전달하는 복수의 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제6항에 있어서,

상기 제1출력부는 상기 제1선택부의 출력신호와 상기 내부클럭을 입력으로 갖는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 반전시켜 상기 제1 플립플롭 지연수단의 구동신호를 출력하는 인버터를 포함하는 반도체 메모리 소자.
제7항에 있어서,

상기 제2출력부는 상기 제2선택부의 출력신호와 상기 내부클럭을 입력으로 갖는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 반전시켜 상기 제2 플립플롭 지연수단의 구동신호를 출력하는 인버터를 포함하는 반도체 메모리 소자.
제4항 또는 제6항에 있어서,

상기 커맨드 생성부는 쓰기커맨드 생성부와 읽기커맨드 생성부를 각각 별도의 회로로서 구분되어 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제12항에 있어서,

상기 읽기커맨드 생성부는,

라스신호를 게이트 입력으로 가지며 제1전원전압과 노드 사이에 소스-드레인 경로를 갖는 제1피모스트랜지스터;

상기 노드의 신호를 반전시켜 상기 읽기커맨드를 출력하는 인버터;

상기 읽기커맨드를 게이트 입력으로 가지며 상기 제1전원전압과 상기 노드사이에 소스-드레인 경로를 갖는 제2피모스트랜지스터를 포함하고,

상기 라스신호를 입력으로 갖는 제1엔모스트랜스터, 반전된 카스신호를 게이트 입력으로 갖는 제2엔모스트랜지스터, 쓰기신호를 게이트 입력으로 갖는 제3엔모스트랜지스터 및 칩선택신호를 게이트입력으로 갖는 제4엔모스트랜지스터가 상기 노드와 제2전원전압 사이에 직렬로 연결된 것을 특징으로 하는 반도체 메모리 소자.
제12항에 있어서,

상기 쓰기커맨드 생성부는,

라스신호를 게이트 입력으로 가지며 제1전원전압과 노드 사이에 소스-드레인 경로를 갖는 제1피모스트랜지스터;

상기 노드의 신호를 반전시켜 상기 읽기커맨드를 출력하는 인버터;

상기 읽기커맨드를 게이트 입력으로 가지며 상기 제1전원전압과 상기 노드사이에 소스-드레인 경로를 갖는 제2피모스트랜지스터를 포함하고,

상기 라스신호를 입력으로 갖는 제1엔모스트랜스터, 반전된 카스신호를 게이트 입력으로 갖는 제2엔모스트랜지스터, 반전된 쓰기신호를 게이트 입력으로 갖는 제3엔모스트랜지스터 및 칩선택신호를 게이트입력으로 갖는 제4엔모스트랜지스터가 상기 노드와 제2전원전압 사이에 직렬로 연결된 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 내부컬럼어드레스 생성수단은,

입력어드레스를 내부전원 레벨로 전환하기 위한 입력버퍼부;

상기 입력버퍼부의 출력신호를 상기 내부클럭에 동기시켜 정렬하기 위한 어드레스 정렬부;

상기 어드레스 정렬부의 출력신호를 래치하기 위한 래치부; 및

카스신호에 응답하여 상기 래치부의 출력신호를 래치한 뒤 컬럼 어드레스로 출력하기 위한 컬럼래치부

를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 소자.