KR100875672B1 - 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로 - Google Patents

반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로 Download PDF

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Abstract

본 발명은 반도체 메모리 소자로 입력되는 외부클럭의 펄스 폭에 대응하여 컬럼 어드레스 인에이블 신호의 펄스 폭을 조절할 수 있는 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로에 관한 것으로서, 펄스 폭 정보신호 - 외부클럭의 펄스 폭에 대응하는 펄스 폭을 가짐 - 에 응답하여 상기 외부클럭의 주기를 검출하기 위한 클럭 주기 검출수단과, 컬럼 액세스 신호에 응답하여 활성화되는 컬럼 어드레스 인에이블 신호를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성수단, 및 상기 클럭 주기 검출수단으로부터 출력된 검출신호에 응답하여 상기 컬럼 액세스 신호의 비활성화 시점을 다중화하기 위한 다수의 지연소자를 포함하는 다중화수단을 구비하는 반도체 메모리 소자를 제공한다.
컬럼 어드레스 선택신호, 컬럼 어드레스 인에이블 신호, 외부클럭 주파수

Description

반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로{COLUMN ADDRESS ENABLE SIGNAL GENERATION CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 기술에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로를 도시한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로를 도시한 블록도.
도 3a는 도 2에 도시된 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로의 구성요소 중 클럭 주기 검출부를 상세히 도시한 회로도.
도 3b는 도 2에 도시된 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로의 구성요소 중 컬럼 어드레스 인에이블 생성부 및 다중화부를 상세히 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
200 : 컬럼 어드레스 인에이블 신호 생성부
210 : 클럭 주기 검출부 220 : 다중화 부
100, 202 : 컬럼 액세스 신호 출력부
102, 204 : 컬럼 액세스 신호 상승 에지 감지부
104, 206 : 반환신호 상승 에지 감지부
106, 208 : 컬럼 어드레스 인에이블 신호 출력부
108 : 지연부 212 : 펄스 폭 길이 비교부
214 : 출력전환부 216 : 초기화 부
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로에 관한 것이며, 더 자세히는 반도체 메모리 소자로 입력되는 외부클럭의 펄스 폭에 대응하여 컬럼 어드레스 인에이블 신호의 펄스 폭을 조절할 수 있는 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM)에서 셀(CELL)에 저장된 데이터(DATA)를 출력하기 위한 리드 경로(Read Path)는 다음과 같다.
로우 어드레스 선택 신호(Row Address Selection Signal)에 의해 선택된 워드 라인(Word Line : WL)에 속하는 복수의 셀을 비트 라인 센스앰프(Bit Line Sens Amp. : BLSA)를 통해 증폭한다.
그리고, 컬럼 어드레스 선택 신호(Column Address Selection Signal)에 의해 증폭된 복수의 셀에 각각 연결된 복수의 비트 라인(Bit Line : BL) 중에서 어느 하나의 비트 라인(BL)을 선택한다.
선택된 비트 라인(BL)에 실린 데이터는 세그먼트 입/출력 라인(Segment Input/Output Line : SIO)과 로컬 입/출력 라인(Local Input/Output Line : LIO) 및 글로벌 입/출력 라인(Global Input/Output Line : GIO)을 통과하여 출력되며, 글로벌 입/출력 라인(GIO)에 실린 데이터는 데이터 패드(Data Pad : DQ)를 통해 반도체 메모리 소자 외부로 출력된다.
전술한 DRAM의 리드 경로에서 나타낸 바와 같이 컬럼 어드레스 선택 신호는 DRAM이 비트 라인(BL)에 데이터를 실어주거나 가져오는 쓰기(Write) 또는 읽기(Read) 동작을 수행할 때, 선택된 워드 라인(WL)에 포함된 복수의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)을 선택하는데 사용된다.
따라서, 컬럼 어드레스 선택 신호는 비트 라인(BL)에 데이터를 실어주거나 가져오는 쓰기(Write) 또는 읽기(Read) 동작을 수행하여야 할 때를 감지하여 활성화되어야 한다.
이러한 컬럼 어드레스 선택 신호의 활성화 및 비활성화를 제어하기 위한 신호로서 컬럼 어드레스 인에이블 신호(column address enable signal)를 생성하는데 그 생성회로는 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로를 도시한 회로도이다.
도 1을 참조하면, 종래의 기술에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로는, 다수의 컬럼 액세스 동작모드 인에이블 신호(IRDP, IWTP, CASP)에 응답하여 컬럼 액세스 신호(CSA)를 출력하는 컬럼 액세스 신호 출력부(100)와, 컬럼 액세스 신호(CSA)의 상승 에지(rising edge)를 감지하여 출력하는 제1상승 에지 감지부(102)와, 반환신호(RET)의 상승 에지를 감지하여 출력하는 제2상승 에지 감지부(104), 및 제1상승 에지 감지부(102)의 출력신호에 응답하여 활성화되고, 제2상승 에지 감지부(104)의 출력신호에 응답하여 비활성화되는 컬럼 어드레스 인에이블 신호(YAE)를 출력하기 위한 컬럼 어드레스 인에이블 신호 출력부(106)와, 컬럼 어드레스 인에이블 신호 출력부(106)으로부터 피드백되는 신호(FDB)를 입력받아 예정된 시간만큼 지연하여 반환신호(RET)로서 출력하는 지연부(108)을 구비한다.
전술한 구성을 바탕으로 종래의 기술에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로의 동작을 살펴보면 다음과 같다.
먼저, 다수의 컬럼 액세스 동작모드 인에이블 신호(IRDP, IWTP, CASP) 어느 하나의 신호가 활성화되어 컬럼 액세스 신호(CSA)가 활성화되면 컬럼 어드레스 인에이블 신호(YAE)가 활성화되어야 하는 시점이다.
따라서, 제1상승 에지 감지부(102)에 의해 컬럼 액세스 신호(CSA)의 상승에지를 감지하여 예정된 시간만큼의 활성화시간 - 보통 피코(pico : 10-12) 딜레이 만큼 활성화시킴. 즉, 매우 작은 시간 동안 활성화시킴 - 을 갖고 토글링하는 신호를 출력한다.
그리고, 제1상승 에지 감지부(102)에서 출력된 신호의 토글링에 응답하여 컬럼 어드레스 인에이블 신호 출력부(106)는 컬럼 어드레스 인에이블 신호(YAE)를 활성화시킨다.
동시에 컬럼 어드레스 인에이블 신호 출력부(106)으로부터 피드백되는 신호(FDB)도 활성화되어 지연부(108)에 의해 예정된 시간만큼 지연 - 보통 나노(nano : 10-9) 시간만큼 지연시킴. 즉, 충분한 시간동안 지연시킴 - 된 후, 반환신호(RET) 신호로서 출력된다.
제2상승 에지 감지부(104)에 의해 활성화된 반환신호(RET)의 상승에지를 감지하여 예정된 시간만큼의 활성화시간 - 보통 피코(pico : 10-12) 딜레이 만큼 활성화시킴. 즉, 매우 작은 시간 동안 활성화시킴 - 을 갖고 토글링하는 신호를 출력한다.
그리고, 제2상승 에지 감지부(104)에서 출력된 신호의 토글링에 응답하여 컬럼 어드레스 인에이블 신호 출력부(106)는 컬럼 어드레스 인에이블 신호(YAE)를 비활성화시킨다.
즉, 컬럼 어드레스 인에이블 신호(YAE)는, 다수의 컬럼 액세스 동작모드 인에이블 신호(IRDP, IWTP, CASP) 어느 하나의 신호가 활성화되는 것에 응답하여 활성화되고, 활성화된 직후 지연부(108)에 의해 예정된 시간만큼 활성화구간을 유지한 후 비활성화된다.
따라서, 전술한 컬럼 어드레스 인에이블 신호 생성회로는, 항상 일정한 활성 화구간을 갖는 컬럼 어드레스 인에이블 신호(YAE)를 출력하고, 이는 항상 일정한 펄스 폭 길이를 갖는 컬럼 어드레스 선택 신호를 출력하는 것과 같다.
그런데, 컬럼 어드레스 선택 신호에서 펄스 폭의 길이가 갖는 의미는 DRAM에서 쓰기 또는 읽기 동작시 비트 라인(BL)과 로컬 입/출력 라인(LIO)이 데이터를 주고 받는 시간을 의미한다.
따라서, 컬럼 어드레스 선택 신호에서 펄스 폭의 길이가 길면 DRAM에서 쓰기 또는 읽기 동작시 비트 라인(BL)과 로컬 입/출력 라인(LIO)이 충분한 시간 동안 데이터를 주고 받을 수 있다는 것을 의미한다.
하지만, 비트 라인(BL)과 로컬 입/출력 라인(LIO)이 충분한 시간 동안 데이터를 주고 받을 수 있다는 것은 TAA시간 - DRAM으로 입력된 데이터를 읽거나 쓰라는 명령에 대응하여 그 결과를 출력하기까지 DRAM에서 가장 빠르게 처리할 수 있는 시간을 의미함 - 이 길어진다.
반대로 컬럼 어드레스 선택 신호의 펄스 폭의 길이가 짧으면 TAA시간은 이득을 얻을 수 있지만, 비트 라인(BL)과 로컬 입/출력 라인(LIO)이 데이터를 주고 받을 수 있는 시간 줄어든다.
이처럼 컬럼 어드레스 선택 신호의 펄스 폭 길이에 따라 비트 라인(BL)과 로컬 입/출력 라인(LIO)이 데이터를 주고 받을 수 있는 시간과 TAA시간은 서로 트레이드 오프(trade-off) 관계를 갖게 된다.
따라서, 컬럼 어드레스 선택 신호의 펄스 폭 길이는 DRAM외부에서 입력되는 외부클럭의 동작 주파수에 따라 알맞은 펄스 폭 길이를 가져야만 DRAM의 데이터 입 /출력 동작이 안정화된다.
그런데, 도 1을 통해 전술한 종래기술에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로에서는, 항상 일정한 펄스 폭 길이를 갖는 컬럼 어드레스 선택 신호를 출력하였다.
이렇게 항상 일정한 펄스 폭 길이를 갖는 컬럼 어드레스 선택 신호의 펄스 폭 길이가 DRAM의 고주파 동작을 기준으로 결정되는 경우, DRAM에서 비트 라인(BL)과 로컬 입/출력 라인(LIO)이 데이터를 주고 받을 수 있는 시간이 줄어들어 저주파로 동작하는 DRAM에서는 타이밍 미스매치(timing mismatch)가 발생할 수 있다.
반대로 항상 일정한 펄스 폭 길이를 갖는 컬럼 어드레스 선택 신호의 펄스 폭 길이가 DRAM의 저주파 동작을 기준으로 결정되는 경우, DRAM의 TAA시간이 길어져서 고주파로 동작하는 DRAM에서는 데이터 입/출력 페일(fail)이 발생할 수 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 입력되는 외부클럭의 펄스 폭에 대응하여 컬럼 어드레스 인에이블 신호의 펄스 폭을 조절할 수 있는 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 펄스 폭 정보신호 - 외부클럭의 펄스 폭에 대응하는 펄스 폭을 가짐 - 에 응답하여 상기 외부클럭의 주기를 검출하기 위한 클럭 주기 검출수단; 컬럼 액세스 신호에 응답하여 활성화되는 컬럼 어드레스 인에이블 신호를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성수단; 및 상기 클럭 주기 검출수단으로부터 출력된 검출신호에 응답하여 상기 컬럼 액세스 신호의 비활성화 시점을 다중화하기 위한 다수의 지연소자를 포함하는 다중화수단을 구비하는 반도체 메모리 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동이한 도면부호(또는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로를 도시한 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로는, 펄스 폭 정보신호 - 외부클럭의 펄스 폭에 대응하는 펄스 폭을 가지며 본 발명에서는 MRS(Mode Register Set)신호를 사용 - 에 응답하여 외부클럭의 주기를 검출하기 위한 클럭 주기 검출부(210)와, 컬럼 액세스 신호(CSA)에 응답하여 활성화되는 컬럼 어드레스 인에이블 신호(YAE)를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성부(200), 및 클럭 주기 검출부(210)으로부터 출력된 검출신호(Sth)에 응답하여 컬럼 액세스 신호(CSA)의 비활성화 시점을 다중 화하기 위한 다수의 지연소자(DELAY 1, DELAY 2)를 포함하는 다중화부(220)을 구비한다.
도 3a는 도 2에 도시된 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로의 구성요소 중 클럭 주기 검출부를 상세히 도시한 회로도이다.
도 3a를 참조하면, 클럭 주기 검출부(210)는, 펄스 폭 정보신호(MRS)의 펄스 폭 길이와 예정된 펄스 폭 길이를 비교 - 여기서는 예정된 펄스 폭 길이로서 1ns(nano second : 10-9)를 사용함. 즉, 펄스 폭 정보신호(MRS)의 펄스 폭 길이가 1ns 보다 짧은지 또는 긴지를 비교함 - 하기 위한 펄스 폭 길이 비교부(212), 및 예정된 시점 - 펄스 폭 길이 비교부(212)의 비교결과가 출력되기까지 걸리는 시점을 의미함 - 에서 펄스 폭 길이 비교부(212)의 출력신호를 검출신호(Sth)로 전환하여 출력하기 위한 출력전환부(214)를 구비하고, 반도체 메모리 소자의 초기동작시 검출신호(Sth)의 논리레벨을 초기화시키는 초기화 부(216)를 더 구비한다.
여기서, 펄스 폭 길이 비교부(212)는, 펄스 폭 정보신호(MRS)를 입력받아 예정된 펄스 폭 길이에 해당하는 시간만큼 지연하여 출력하는 지연소자(MS DELAY1), 및 펄스 폭 정보신호(MRS)와 지연소자(MS DELAY1)의 출력신호를 입력받아 출력하는 낸드게이트(NAND1)를 구비한다.
또한, 출력전환부(214)는, 펄스 폭 정보신호(MRS)의 상승 에지(rising edge)를 감지하여 출력하는 상승 에지 감지부(2142)와, 상승 에지 감지부(2142)의 출력신호를 예정된 펄스 폭 길이에 해당하는 시간만큼 지연시켜 출력하는 지연 부(2144), 및 지연부(2144)의 출력신호에 응답하여 펄스 폭 길이 비교부(212)의 출력신호를 검출신호(Sth)로 전환하는 것을 제어하는 전환제어부(2146)를 구비한다.
여기서, 상승 에지 감지부(2142)는, 펄스 폭 정보신호(MRS)를 입력받아 출력하는 제1인버터(INV1)와, 제1인버터(INV1)의 출력신호를 입력받아 출력하는 제2인버터(INV2)와, 제1인버터(INV1)의 출력신호를 일정시간 - 예정된 펄스 폭 길이에 해당하는 시간보다 짧은 시간으로서 여기서는 몇ps(pico second : 10-12)를 사용함. 즉, 1ns를 사용하는 예정된 펄스 폭 길이에 비해 짧음 - 만큼 지연하여 출력하는 지연소자(PS DELAY1), 및 제2인버터(INV2)의 출력신호와 지연부(PS DLEAY1)의 출력신호를 입력받아 출력하는 낸드게이트(NAND2)를 구비한다.
또한, 전환제어부(2146)는, 지연부(2144)의 출력신호를 입력받아 출력하는 제1인버터(INV3)와, 지연부(2144)의 출력신호 및 제1인버터(INV3)의 출력신호에 응답하여 입력받은 펄스 폭 길이 비교부(212)의 출력신호를 반전하여 출력하는 제2인버터(INV4), 및 제2인버터(INV4)의 출력신호를 입력받아 반전하여 검출신호(Sth)로서 출력하며 검출신호(Sth)의 플로팅(floating)을 방지하는 래치(2146A)를 구비한다.
도 3b는 도 2에 도시된 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로의 구성요소 중 컬럼 어드레스 인에이블 생성부 및 다중화부를 상세히 도시한 회로도이다.
도 3b를 참조하면, 컬럼 인에이블 신호 생성부(200)는, 다수의 컬럼 액세스 동작모드 인에이블 신호(IRDP, IWTP, CASP)에 응답하여 컬럼 액세스 신호(CSA)를 출력하는 컬럼 액세스 신호 출력부(202)와, 컬럼 액세스 신호(CSA)의 상승 에지를 감지하여 출력하는 제1상승 에지 감지부(204)와, 반환신호(RET)의 상승 에지를 감지하여 출력하는 제2상승 에지 감지부(206), 및 제1상승 에지 감지부(204)의 출력신호에 응답하여 활성화되고, 제2상승 에지 감지부(206)의 출력신호에 응답하여 비활성화되는 컬럼 어드레스 인에이블 신호(YAE)를 출력하기 위한 컬럼 어드레스 인에이블 신호 출력부(208)를 구비한다.
그리고, 다중화부(220)는, 컬럼 어드레스 인에이블 신호 출력부(208)로부터 피드백되는 신호(FDB)를 입력받아 제1예정된 시간만큼 지연하여 출력하는 제1지연소자(DELAY 1)와, 컬럼 어드레스 인에이블 신호 출력부(208)로부터 피드백되는 신호(FDB)를 입력받아 제2예정된 시간만큼 지연하여 출력하는 제2지연소자(DELAY 2), 및 제1지연소자(DELAY 1)와 제2지연소자(DELAY 2)의 출력신호 중 어느 하나의 신호를 선택하여 반환신호(RET)로서 출력하는 멀티플랙서(MUX)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호 생성회로의 동작을 설명하면 다음과 같다.
참고로, 컬럼 어드레스 인에이블 신호 생성부(200)의 동작에 대한 자세한 설명은 종래에서 설명하였으므로 여기서는 설명하지 않도록 하겠다.
먼저, 클럭 주기 검출부(210)에서 DRAM이 초기화된 후 동작을 시작하면서 입력되는 펄스 폭 정보신호(MRS)에 응답하여 검출신호(Sth)의 레벨을 결정한다.
이때, 클럭 주기 검출부(210)의 구성요소 중 펄스 폭 길이 비교부(212)는, 입력되는 펄스 폭 정보신호(MRS)의 펄스 폭 길이가 예정된 펄스 폭 길이보다 긴 경우 로직'로우'(Low)로 토글링하는 펄스신호를 출력한다.
하지만, 입력되는 펄스 폭 정보신호(MRS)의 펄스 폭 길이가 예정된 펄스 폭 길이보다 짧은 경우 계속 로직'하이'(High)를 유지하는 신호를 출력한다.
그리고, 출력전환부(214)에 의해 펄스 폭 길이 비교부(212)의 비교결과가 출력되는 시점에서 펄스 폭 길이 비교부(212)의 출력신호를 검출신호(Sth)로서 출력한다.
이렇게 레벨이 결정된 검출신호(Sth)는 다중화부(220)에 속한 다수의 지연소자(DELAY1, DELAY2) 중 어느 하나의 지연소자를 선택하여 선택된 지연소자를 거친 신호가 다중화부(220)에서 출력되도록 제어한다.
그리고, 컬럼 어드레스 인에이블 신호 생성부(200)에서 컬럼 액세스 신호(CSA)에 응답하여 활성화되었던 컬럼 어드레스 인에이블 신호(YAE)를 다중화부(220)에서 검출신호(Sth)에 의해 선택된 지연시간만큼의 활성화구간을 갖은 후 비활성화된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, DRAM 외부클럭의 주파수가 변경되는 경우, 이를 감지하여 변경된 주파수에 대응하는 펄스 폭을 갖는 컬럼 어드레스 인에이블 신호를 생성하도록 제어함으로써 안정적으로 DRAM을 동작시킬 수 있다.
즉, 컬럼 어드레스 선택신호의 펄스 폭 길이를 외부클럭 주파수에 따라 변경함으로써 고정된 펄스 폭 길이를 갖는 컬럼 어드레스 선택신호에 의해 발생할 수 있는 DRAM 동작의 불량을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명밸 할 것이다.
예컨대, 전술한 실시예에서는 두 가지 지연소자를 이용하여 컬럼 어드레스 인에이블 신호의 활성화구간을 다중화하였지만, 본 발명은 두 가지 지연소자보다 더 많은 지연소자를 이용하여 컬럼 어드레스 인에이블 신호의 활성화구간을 다중화하는 경우에도 적용된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 DRAM 외부클럭의 주파수가 변경되는 경우에도 이를 감지하여 레벨이 변동하는 검출신호에 의해 컬럼 어드레스 인에이블 신호가 외부클럭의 주파수에 대응하는 펄스 폭 길이를 갖도록 제어하며, 이로 인해 DRAM의 데이터 입/출력 동작을 안정화할 수 있다.

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  5. 펄스 폭 정보신호 - 외부클럭의 펄스 폭에 대응하는 펄스 폭을 가지는 내부 클럭 베이스 신호임 - 에 응답하여 상기 외부클럭의 주기를 검출하기 위한 클럭 주기 검출수단;
    컬럼 액세스 신호에 응답하여 활성화되는 컬럼 어드레스 인에이블 신호를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성수단; 및
    상기 클럭 주기 검출수단으로부터 출력된 검출신호에 응답하여 상기 컬럼 액세스 신호의 비활성화 시점을 다중화하기 위한 다수의 지연소자를 포함하는 다중화수단을 구비하며,
    상기 클럭 주기 검출수단은,
    상기 펄스 폭 정보신호의 펄스 폭 길이와 예정된 펄스 폭 길이를 비교하기 위한 펄스 폭 길이 비교부와, 예정된 시점에서 상기 펄스 폭 길이 비교부의 출력신호를 상기 검출신호로 전환하여 출력하기 위한 출력전환부를 구비하며,
    상기 출력전환부는,
    상기 펄스 폭 정보신호의 상승 에지를 감지하여 출력하는 상승 에지 감지부와, 상기 상승 에지 감지부의 출력신호를 상기 예정된 펄스 폭 길이에 해당하는 시간만큼 지연시켜 출력하는 지연부와, 상기 지연부의 출력신호에 응답하여 상기 펄스 폭 길이 비교부의 출력신호를 상기 검출신호로 전환하는 것을 제어하는 전환제어부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 상승 에지 감지부는,
    상기 펄스 폭 정보신호를 입력받아 출력하는 제1인버터;
    상기 제1인버터의 출력신호를 입력받아 출력하는 제2인버터;
    상기 제1인버터의 출력신호를 일정시간 - 상기 예정된 펄스 폭 길이에 해당하는 시간보다 짧은 시간 - 만큼 지연하여 출력하는 지연소자; 및
    상기 제2인버터의 출력신호와 상기 지연부의 출력신호를 입력받아 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항에 있어서,
    상기 전환제어부는,
    상기 지연부의 출력신호를 입력받아 출력하는 제1인버터;
    상기 지연부의 출력신호 및 상기 제1인버터의 출력신호에 응답하여 입력받은 상기 펄스 폭 길이 비교부의 출력신호를 반전하여 출력하는 제2인버터; 및
    상기 제2인버터의 출력신호를 입력받아 반전하여 상기 검출신호로서 출력하며, 상기 검출신호의 플로팅을 방지하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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