KR100948068B1 - 내부 명령 신호 생성회로와 그를 포함하는 반도체 메모리 소자 - Google Patents

내부 명령 신호 생성회로와 그를 포함하는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 외부 명령신호를 디코딩하여 소오스 명령신호를 생성하기 위한 디코딩수단과, 상기 소오스 명령신호의 펄스 폭에 상기 동작 주파수에 대응하는 펄스 폭을 반영하여 내부 명령신호로서 출력하기 위한 동작주파수 반영수단을 구비하는 내부 명령신호 생성회로를 제공한다.
동작주파수, 스트로브신호, 내부 명령신호

Description

내부 명령 신호 생성회로와 그를 포함하는 반도체 메모리 소자{INTERNAL COMMAND SIGNAL GENERATOR AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 명령신호에 응답하여 데이터의 입출력 동작을 제어하는 읽기 및 쓰기 명령신호를 생성하기 위한 내부 명령 신호 생성회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부 명령신호에 응답하여 내부적으로 읽기 및 쓰기 명령신호를 생성하고, 이를 이용하여 데이터의 입출력 동작을 제어한다. 참고로, 외부 명령신호에는 칩 셀렉트(Chip Select) 신호(CS)와, 로우 어드레스 스트로브(Row Address Strobe) 신호(RAS)와, 컬럼 어드레스 스트로브(Colunm Address Strobe) 신호(CAS), 및 라이트 인에이블(Write Enable) 신호(WE)가 있으며, 반도체 메모리 소자는 이러한 외부 명령신호를 디코딩(decoding)하여 여러 가지 내부 명령신호를 생성한다. 때문에, 반도체 메모리 소자 내부에는 외부 명령신호를 디코딩하기 위한 커맨드 디 코더(command decoder)가 설계된다.
커맨드 디코더에서 생성되는 내부 명령신호에는 읽기 명령신호, 쓰기 명령신호 등이 있으며, 이러한 읽기 명령신호와 쓰기 명령신호는 외부 명령신호에 대응하는 펄스 폭을 가지는 것이 일반적이다. 여기서, 읽기 명령신호는 읽기 스트로브(read strobe) 신호가 되고, 쓰기 명령신호는 쓰기 스트로브(write strobe) 신호가 된다.
도 1 은 반도체 메모리 소자의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면이다. 참고로, 반도체 메모리 소자 내에는 수천 만개 이상의 메모리 셀이 설계되고 있으며, 설명의 편의를 위하여 하나의 메모리 셀을 도시하고, 여기에 '110'이라는 도면 부호를 부여하였다.
도 1 을 참조하여 반도체 메모리 소자의 간단한 읽기 동작을 살펴보기로 한다.
우선, 외부 커맨드신호에 따라 입력되는 로우 어드레스(row address)를 디코딩하여 선택된 워드라인(Word Line, WL)이 활성화되면, 메모리 셀(110)의 셀 트랜지스터(T1)가 턴 온(turn on)되고, 셀 커패시터(C1)에 저장된 데이터는 프리차징된 정/부 비트 라인(BL, /BL)에 차지 쉐어링(charge sharing)된다. 정 비트 라인(BL)과 부 비트 라인(/BL)은 차지 쉐어링 동작을 통해 미소한 전위 차이를 갖게 된다. 참고로 프리차징되는 전압 레벨은 내부전압인 코어(core) 전압의 ½ 전압 레벨을 갖는다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 120)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전위를 감지하여 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 외부 커맨드신호에 따라 입력되는 컬럼 어드레스(column address)를 디코딩하여 선택된 컬럼 선택신호(YI)가 활성화되면, 컬럼 선택부(130)가 활성화되어 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다. 여기서, 컬럼 선택신호(YI)는 읽기 동작시 읽기 스트로브신호(STB_RD)에 대응하는 펄스 폭을 가지고, 쓰기 동작시 쓰기 스트로브신호(STB_WT)에 대응하는 펄스 폭을 가진다.
이어서, 입출력 제어신호(CTR_IO)에 응답하여 입출력 스위칭부(140)가 활성화되면 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 읽기 드라이빙부(150)는 읽기 스트로브신호(STB_RD)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터 에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 정/부 비트 라인(BL, /BL)에서 증폭되어 정/부 세그먼트 입출력 라인(SIO, /SIO)으로 전달되고, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 컬럼 선택신호(YI)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 읽기 스트로브신호(STB_RD)에 응답하여 글로벌 입출력 라인(GIO)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 해당하는 패드(도시되지 않음)를 통해 외부로 출력된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작과 반대 방향으로 전달된다. 즉, 패드를 통해 글로벌 입출력 라인(GIO)에 전달된 데이터는 쓰기 스트로브신호(STB_WT)에 응답하는 쓰기 드라이빙부(160)에 의하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 정/부 비트 라인(BL, /BL)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 메모리 셀 (110)에 저장된다.
참고로, 각 라인을 통해 전달되는 데이터는 다수의 저항(R)과 커패시터(C)에 의하여 RC 로딩(loading)이 반영된다.
도면에서 알 수 있듯이, 읽기 스트로브신호(STB_RD)와 쓰기 스트로브신호(STB_WT)는 데이터를 입출력하는데 있어서 중요한 역할을 맡고 있다. 때문에, 출력되는 데이터와 읽기 스트로브신호(STB_RD), 입력되는 데이터와 쓰기 스트로브신호(STB_WT)의 마진(margin)은 데이터 입출력 동작에 있어서 매우 중요한 요소가 된다.
위에서 설명하였듯이, 읽기 스트로브신호(STB_RD)의 펄스 폭은 읽기 명령신호에 대응되고, 쓰기 스트로브신호(STB_WT)의 펄스 폭은 쓰기 명령신호에 대응된다. 이어서, 읽기 명령신호와 쓰기 명령신호는 외부 명령신호에 대응된다. 일반적으로 외부 명령신호는 외부 클럭신호의 0.5 tCK 에 대응하는 펄스 폭을 가지므로, 읽기 스트로브신호(STB_RD)와 쓰기 스트로브신호(STB_WT)도 외부 클럭신호의 0.5 tCK 에 대응하는 펄스 폭을 가진다.
만약, 저주파수의 동작 주파수를 가지는 반도체 메모리 소자에서 읽기 스트로브신호(STB_RD)와 출력 데이터, 쓰기 스트로브신호(STB_WT)와 입력 데이터의 마진이 비교적 안정적으로 확보된다고 가정하면, 고주파수의 동작 주파수를 가지는 반도체 메모리 소자에서는 이러한 마진이 줄어들게 된다. 즉, 기존의 구성을 가지는 반도체 메모리 소자는 고주파수로 동작하는 경우 스트로브신호와 데이터의 충분한 마진을 확보할 수 없기 때문에 원하는 동작 특성을 충분히 발휘할 수 없게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 반도체 메모리 소자의 동작 주파수에 대응하는 펄스 폭을 내부 명령신호에 반영하여 생성할 수 있는 내부 명령신호 생성회로를 제공하는데 그 목적이 있다.
또한, 반도체 메모리 소자의 읽기 및 쓰기 동작시 스트로브 신호와 데이터의 충분한 마진을 확보할 수 있는 반도체 메모리 소자를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부 명령신호 생성회로는, 외부 명령신호를 디코딩하여 소오스 명령신호를 생성하기 위한 디코딩수단과, 상기 소오스 명령신호의 펄스 폭에 상기 동작 주파수에 대응하는 펄스 폭을 반영하여 내부 명령신호로서 출력하기 위한 동작주파수 반영수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자는, 외부 명령신호를 디코딩하여 소오스 명령신호를 생성하기 위한 디코딩수단; 상기 소오스 명령신호의 펄스 폭에 상기 동작 주파수에 대응하는 펄스 폭을 반영하여 내부 명령신호로서 출력하기 위한 동작주파수 반영수단; 상기 내부 명령신호에 대응하는 스트로브신호를 생성하기 위한 스트로브신호 생성수단; 및 상기 스트로브신호에 응답하여 데이터 라인간의 데이터 전달을 위한 드라이빙수단을 구비한다.
요즈음 반도체 메모리 소자의 동작 주파수가 빨라짐에 따라 외부 명령신호의 펄스 폭이 줄어들고 있으며, 이에 따라 내부 명령신호의 펄스 폭과 이에 대응하는 스트로브신호의 펄스 폭도 줄어들고 있다. 스트로브신호의 펄스 폭이 줄어드는 것은 데이터와의 마진을 줄여 반도체 메모리 소자의 동작 특성을 저해하는 요인으로 작용한다. 본 발명은 내부 명령신호의 펄스 폭에 동작 주파수에 대응하는 펄스 폭을 추가로 반영하여 출력함으로써, 데이터와의 충분한 마진을 확보할 수 있는 스트로브신호를 생성할 수 있다. 본 발명에 따른 반도체 메모리 소자는 이러한 스트로브신호를 이용하여 동작 특성을 향상시킬 수 있다.
본 발명은 내부 명령신호의 펄스 폭에 동작 주파수에 대응하는 펄스 폭을 추가로 반영하여 출력하고, 이에 따라 스트로브신호를 생성함으로써, 스트로브신호와 데이터의 충분한 마진을 확보할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 상기와 같이 충분한 마진을 확보함으로써 반도체 메모리 소자의 동작 특성을 향상시킬 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 내부 명령 신호 생성회로를 설명하기 위한 블록도 이다.
도 2 를 참조하면, 내부 명령 신호 생성회로는 디코딩부(210)와, 동작주파수 반영부(230)를 구비할 수 있다.
디코딩부(210)는 외부 명령신호인 로우 어드레스 스트로브 신호(RAS)와, 컬럼 어드레스 스트로브 신호(CAS)와, 칩 셀렉트 신호(CS), 및 라이트 인에이블 신호(WE)를 디코딩하여 소오스 명령신호(CMD_SRC)를 생성할 수 있다. 여기서, 소오스 명령신호(CMD_SRC)는 기존과 동일하게 외부 명령신호에 대응하는 펄스 폭을 가진다.
동작주파수 반영부(230)는 소오스 명령신호(CMD_SRC)와 내부 클럭신호(CLK_INN)에 응답하여 이에 대응하는 펄스 폭을 가지는 내부 명령신호(CMD_INN)를 생성할 수 있다. 여기서, 내부 클럭신호(CLK_INN)는 외부 클럭신호를 버퍼링(buffering)한 것으로 실질적인 동작 주파수로 볼 수 있으며, 내부 클럭신호(CLK_INN)는 내부 명령신호(CMD_INN)의 펄스 폭을 제어하는 것을 특징으로 한다.
기존의 구성에서는 내부 명령신호의 펄스 폭이 외부 명령신호에 대응하여 생성됨으로써, 반도체 메모리 소자가 고주파수로 동작하는 경우 내부 명령신호의 펄스 폭 역시 줄어들게 되었다. 하지만, 본 발명에 따른 내부 명령 신호 생성회로는 외부 명령신호(RAS, CAS, CS, WE)를 디코딩하여 생성된 소오스 명령신호(CMD_SRC)의 펄스 폭에 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭을 추가해 줌으로써, 기존보다 긴 펄스 폭을 갖는 내부 명령신호(CMD_INN)를 생성할 수 있다. 여기서, 내부 명령신호(CMD_INN)의 펄스 폭은 소오스 명령신호(CMD_SRC)의 펄스 폭보다 넓어질 수 있다.
한편, 소오스 명령신호(CMD_SRC)는 읽기 동작시 활성화되는 신호일 수 있으며, 쓰기 동작시 활성화되는 신호일 수 있다. 또한, 내부 명령신호(CMD_INN)는 읽기 명령신호가 될 수 있으며, 쓰기 명령신호가 될 수 있다. 즉, 읽기 동작을 정의하기 위한 외부 명령신호(RAS, CAS, CS, WE)가 인가되면, 이에 대응하여 소오스 명령신호(CMD_SRC)가 활성화되고 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭이 반영된 내부 명령신호(CMD_INN), 즉 읽기 명령신호가 생성될 수 있다. 마찬가지로 쓰기 동작을 정의하기 위한 외부 명령신호(RAS, CAS, CS, WE)가 인가되면, 이에 대응하는 소오스 명령신호(CMD_SRC)가 활성화되고 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭이 반영된 내부 명령신호(CMD_INN), 즉 쓰기 명령신호가 생성될 수 있다.
이하, 설명의 편의를 위하여 읽기 동작에 대응되는 회로 구성 및 동작을 위주로 설명하기로 한다. 즉, 도 2 의 소오스 명령신호(CMD_SRC)는 도 3 에서 소오스 읽기 명령신호(SRC_RD)가 되고, 도 2 의 내부 명령신호(CMD_INN)는 도 3 에서 읽기 명령신호(CMD_RD)가 될 수 있다.
도 3 은 도 2 의 디코딩부(210)와 동작주파수 반영부(230)를 설명하기 위한 회로도이다.
도 3 을 참조하면, 디코딩부(210)는 로우 어드레스 스트로브 신호(RAS)와, 컬럼 어드레스 스트로브 신호(CAS)와, 칩 셀렉트 신호(CS), 및 라이트 인에이블 신호(WE)에 응답하여 소오스 읽기 명령신호(SRC_RD)를 생성하기 위한 것, 입력부(310)와, 래칭부(330)를 구비할 수 있다.
입력부(310)는 외부 명령신호(RAS, CAS, CS, WE)를 입력받기 위한 것으로, 외부전압단(VDD)과 래칭부(330)의 입력단 사이에 소오스-드레인 경로가 형성되고 라이트 인에이블 신호(WE)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 제1 PMOS 트랜지스터(PM1)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 컬럼 어드레스 스트로브 신호(CAS)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)와, 로우 어드레스 스트로브 신호(RAS)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)와, 라이트 인에이블 신호(WE)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3), 및 칩 셀렉트 신호(CS)를 게이트로 입력받는 제4 NMOS 트랜지스터(NM4)를 구비할 수 있다.
래칭부(330)는 입력부(310)의 출력신호를 래칭(latching)하기 위한 것으로, 입력부(310)의 출력신호를 반전하여 소오스 읽기 명령신호(SRC_RD)로서 출력하기 위한 제1 인버터(INV1)와, 외부전압단(VDD)과 래칭부(330)의 입력단 사이에 소오스-드레인 경로가 형성되고 소오스 읽기 명령신호(SRC_RD)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)를 구비할 수 있다.
한편, 동작주파수 반영부(230)는 소오스 읽기 명령신호(SRC_RD)와 내부 클럭신호(CLK_INN)에 응답하여 읽기 명령신호(CMD_RD)를 생성하기 위한 것으로, 소오스 읽기 명령신호(SRC_RD)와 제2 부정 논리합 게이트(NOR2)의 출력신호를 입력받는 제1 부정 논리합 게이트(NOR1)와, 제1 부정 논리합 게이트(NOR1)의 출력신호와 내부 클럭신호(CLK_INN)를 입력받는 제2 부정 논리합 게이트(NOR2), 및 제1 부정 논리합 게이트(NOR1)의 출력신호를 반전하여 읽기 명령신호(CMD_RD)로서 출력하는 제2 인버터(INV2)를 구비할 수 있다. 그래서, 동작주파수 반영부(230)는 소오스 읽기 명령신호(SRC_RD)에 응답하여 셋(set)되고, 내부 클럭신호(CLK_INN)에 응답하여 리셋(reset) 될 수 있다.
도 4 는 도 3 의 각 신호들을 설명하기 위한 타이밍도이다.
도 4 에는 외부 클럭신호(CLK_EXT)와, 로우 어드레스 스트로브 신호(RAS)와, 컬럼 어드레스 스트로브 신호(CAS)와, 칩 셀렉트 신호(CS), 및 라이트 인에이블 신호(WE)와, 소오스 읽기 명령신호(SRC_RD)와, 내부 클럭신호(CLK_INN), 및 읽기 명령신호(CMD_RD)가 도시되어 있다.
도 3 과 도 4 를 참조하면, 예컨대 읽기 동작시 로우 어드레스 스트로브 신호(RAS)와, 컬럼 어드레스 스트로브 신호(CAS)와, 칩 셀렉트 신호(CS), 및 라이트 인에이블 신호(WE)는 모두 논리'하이(high)'가 되어, 래칭부(330)의 입력단은 접지전압단(VSS)의 전압 레벨로 구동될 수 있다. 여기서, 소오스 읽기 명령신호(SRC_RD)는 입력부(310)의 출력신호에 대응하는 펄스 폭을 가지게 된다.
한편, 읽기 명령신호(CMD_RD)는 소오스 읽기 명령신호(SRC_RD)에 응답하여 논리'로우'에서 논리'하이'로 천이하여 활성화되고, 내부 클럭신호(CLK_INN)에 응답하여 논리'하이'에서 논리'로우'로 천이하여 비활성화될 수 있다. 도면에서 알 수 있듯이, 기존에 0.5 tCK 의 펄스 폭을 가지던 읽기 명령신호(CMD_RD)의 펄스 폭이 1 tCK 정도로 늘어난 것을 알 수 있다.
결국, 본 발명에 따른 내부 명령 신호 생성회로는 소오스 읽기 명령신호(SRC_RD)에 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭을 추가로 반영한 내부 명령신호(CMD_INN)를 생성하는 것이 가능하다.
도 5 는 도 2 의 내부 명령신호 생성 회로를 적용한 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 5 를 참조하면, 반도체 메모리 소자는 디코딩부(510)와, 동작주파수 반영부(530)와, 스트로브신호 생성부(550)와, 읽기 드라이빙부(570), 및 쓰기 드라이빙부(690)를 구비할 수 있다. 각 구성요소의 회로 구성은 생략하기로 한다.
디코딩부(510)는 외부 명령신호인 로우 어드레스 스트로브 신호(RAS)와, 컬럼 어드레스 스트로브 신호(CAS)와, 칩 셀렉트 신호(CS), 및 라이트 인에이블 신호(WE)에 응답하여 소오스 읽기 명령신호(SRC_RD)와, 소오스 쓰기 명령신호(SRC_WT)를 생성할 수 있다.
동작주파수 반영부(530)는 소오스 읽기 명령신호(SRC_RD)와, 소오스 쓰기 명령신호(SRC_WT)와 내부 클럭신호(CLK_INN)에 응답하여 읽기 명령신호(CMD_RD)와 쓰기 명령신호(CMR_WT)를 생성할 수 있다. 여기서, 읽기 명령신호(CMD_RD)는 위에서 설명했듯이, 소오스 읽기 명령신호(SRC_RD)의 펄스 폭에 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭을 추가로 반영한 펄스 폭을 가질 수 있다. 또한, 쓰기 명령신호(CMD_WT) 역시 소오스 쓰기 명령신호(SRC_WT)의 펄스 폭에 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭을 추가로 반영한 펄스 폭을 가질 수 있다.
스트로브신호 생성부(550)는 읽기 명령신호(CMD_RD)와 쓰기 명령신호(CMD_WT)에 응답하여 각각 읽기 스트로브신호(STB_RD)와 쓰기 스트로브신호(STR_WT)를 생성할 수 있다. 여기서, 읽기 스트로브신호(STB_RD)는 읽기 명령신호(CMD_RD)가 활성화된 이후 활성화되는 신호이고, 쓰기 스트로브신호(STB_WT)는 쓰기 명령신호(CMD_WT)가 활성화된 이후 활성화되는 신호이다.
읽기 드라이빙부(570)와 쓰기 드라이빙부(590)는 도 1 에서 설명한 바와 같다. 즉, 읽기 드라이빙부(570)는 읽기 스트로브신호(STB_RD)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO, 도 1 참조)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO, 도 1 참조)을 구동할 수 있고, 쓰기 드라이빙부(590)는 쓰기 스트로브신호(STB_WT)에 응답하여 글로벌 입출력 라인(GIO)을 통해 전달된 데이터를 정/부 로컬 입출력 라인(LIO, /LIO)을 구동할 수 있다.
본 발명에서는 읽기 명령신호(CMD_RD)와 쓰기 명령신호(CMD_WT)의 펄스 폭이 내부 클럭신호(CLK_INN)에 대응하는 펄스 폭만큼 길어질 수 있으므로, 읽기 스트로브신호(STB_RD)와 쓰기 스트로브신호(STB_WT)의 펄스 폭 역시 길어질 수 있다. 때문에, 읽기 드라이빙부(570)에서는 정/부 로컬 입출력 라인을 통해 전달된 데이터와 읽기 스트로브신호(STB_RD)의 충분한 마진을 확보할 수 있으며, 마찬가지로, 쓰기 드라이빙부(590)에서도 글로벌 입출력 라인을 통해 전달된 데이터와 쓰기 스트로브신호(STB_WT)의 충분한 마진을 확보할 수 있다.
도 6 은 본 발명의 반도체 메모리 소자의 읽기 동작을 설명하기 위한 타이밍 도이다.
도 6 을 참조하면, 본 발명에 따른 읽기 명령신호(CMD_RD)의 펄스 폭은 기존에 비하여 0.5 tCK 만큼 길어진 1 tCK 가 될 수 있으며, 이에 따라 컬럼 선택신호(YI, 도 1 참조)와 읽기 스트로브신호(STB_RD)의 펄스 폭도 길어질 수 있다. 결국, 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터와 읽기 스트로브신호(STB_RD)의 충분한 마진을 확보할 수 있으며, 그만큼 글로벌 입출력 라인(GIO)을 구동할 수 있는 시간을 길게 확보할 수 있다.
도 7은 본 발명의 반도체 메모리 소자의 쓰기 동작을 설명하기 위한 타이밍도이다.
도 7 을 참조하면, 본 발명에 따른 쓰기 명령신호(CMD_WT)의 펄스 폭도 기존에 비하여 0.5 tCK 만큼 길어진 1 tCK 가 될 수 있으며, 이에 따라 쓰기 스트로브신호(STB_WT)와 컬럼 선택신호(YI)의 펄스 폭도 길어질 수 있다. 결국, 쓰기 스트로브신호(STB_WT)와 글로벌 입출력 라인(GIO)을 통해 전달된 데이터의 충분한 마진을 확보할 수 있으며, 그만큼 정/부 로컬 입출력 라인(LIO, /LIO)을 구동할 수 있는 시간을 길게 확보할 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 소자는 읽기 또는 쓰기 동작에 대응하는 스트로브신호와 이에 해당하는 데이터의 충분한 마진을 확보할 수 있음으로써, 반도체 메모리 소자의 동작 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 반도체 메모리 소자의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면.
도 2 는 본 발명에 따른 내부 명령 신호 생성회로를 설명하기 위한 블록도.
도 3 은 도 2 의 디코딩부(210)와 동작주파수 반영부(230)를 설명하기 위한 회로도.
도 4 는 도 3 의 각 신호들을 설명하기 위한 타이밍도.
도 5 는 도 2 의 내부 명령신호 생성 회로를 적용한 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 블록도.
도 6 은 본 발명의 반도체 메모리 소자의 읽기 동작을 설명하기 위한 타이밍도.
도 7은 본 발명의 반도체 메모리 소자의 쓰기 동작을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 디코딩부
230 : 동작주파수 반영부

Claims (18)

  1. 외부 명령신호를 디코딩하여 소오스 명령신호를 생성하기 위한 디코딩수단과,
    상기 소오스 명령신호의 펄스 폭에 동작 주파수에 대응하는 펄스 폭을 반영하여 내부 명령신호로서 출력하기 위한 동작주파수 반영수단
    을 구비하는 내부 명령신호 생성회로.
  2. 제1항에 있어서,
    상기 내부 명령신호의 펄스 폭은 상기 소오스 명령신호의 펄스 폭보다 상기 동작 주파수에 대응하는 폭만큼 더 넓은 것을 특징으로 하는 내부 명령신호 생성회로.
  3. 제1항에 있어서,
    상기 동작 주파수에 대응하는 외부 클럭신호를 버퍼링하여 내부 클럭신호를 생성하기 위한 버퍼링수단을 더 구비하되, 상기 내부클럭신호는 상기 내부 명령신호의 펄스 폭을 제어하는 것을 특징으로 하는 내부 명령신호 생성회로.
  4. 제3항에 있어서,
    상기 내부 명령신호는 상기 소오스 명령신호에 응답하여 활성화되고, 상기 내부 클럭신호에 응답하여 비활성화되는 것을 특징으로 하는 내부 명령신호 생성회로.
  5. 제3항에 있어서,
    상기 동작주파수 반영수단은 상기 소오스 명령신호에 응답하여 셋(set)되고, 상기 내부 클럭신호에 응답하여 리셋(reset)되는 것을 특징으로 하는 내부 명령신호 생성회로.
  6. 제1항에 있어서,
    상기 디코딩수단은,
    읽기 동작에 대응하는 외부 명령신호에 응답하여 소오스 읽기 명령신호를 생성하기 위한 제1 디코딩부와,
    쓰기 동작에 대응하는 외부 명령신호에 응답하여 소오스 쓰기 명령신호를 생성하기 우한 제2 디코딩부를 구비하는 것을 특징으로 하는 내부 명령신호 생성회로.
  7. 제6항에 있어서,
    상기 제1 및 제2 디코딩부는 각각,
    해당하는 외부 명령신호를 입력받는 입력부와,
    상기 입력부의 출력신호를 래칭하기 위한 래칭부를 구비하는 것을 특징으로 하는 내부 명령신호 생성회로.
  8. 제6항에 있어서,
    상기 동작주파수 반영수단은,
    상기 소오스 읽기 명령신호와 상기 동작 주파수에 응답하여 읽기 명령신호를 생성하기 위한 제1 동작주파수 반영부와,
    상기 소오스 쓰기 명령신호와 상기 동작 주파수에 응답하여 쓰기 명령신호를 생성하기 위한 제2 동작주파수 반영부를 구비하는 것을 특징으로 하는 내부 명령신호 생성회로.
  9. 외부 명령신호를 디코딩하여 소오스 명령신호를 생성하기 위한 디코딩수단;
    상기 소오스 명령신호의 펄스 폭에 동작 주파수에 대응하는 펄스 폭을 반영하여 내부 명령신호로서 출력하기 위한 동작주파수 반영수단;
    상기 내부 명령신호에 대응하는 스트로브신호를 생성하기 위한 스트로브신호 생성수단; 및
    상기 스트로브신호에 응답하여 데이터 라인간의 데이터 전달을 위한 드라이빙수단
    을 구비하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 디코딩수단은,
    읽기 동작에 대응하는 외부 명령신호에 응답하여 소오스 읽기 명령신호를 생성하기 위한 제1 디코딩부와,
    쓰기 동작에 대응하는 외부 명령신호에 응답하여 소오스 쓰기 명령신호를 생성하기 우한 제2 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 및 제2 디코딩부는 각각,
    해당하는 외부 명령신호를 입력받는 입력부와,
    상기 입력부의 출력신호를 래칭하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제10항에 있어서,
    상기 동작주파수 반영수단은,
    상기 소오스 읽기 명령신호와 상기 동작 주파수에 응답하여 읽기 명령신호를 생성하기 위한 제1 내부 명령신호 생성부와,
    상기 소오스 쓰기 명령신호와 상기 동작 주파수에 응답하여 쓰기 명령신호를 생성하기 위한 제2 내부 명령신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 읽기 명령신호와 상기 쓰기 명령신호의 펄스 폭은 해당 소오스 명령신호의 펄스 폭보다 상기 동작 주파수에 대응하는 폭만큼 더 넓은 것을 특징으로 하는 반도체 메모리 소자.
  14. 제9항에 있어서,
    상기 동작 주파수에 대응하는 외부 클럭신호를 버퍼링하여 내부 클럭신호를 생성하기 위한 버퍼링수단을 더 구비하되, 상기 내부클럭신호는 상기 내부 명령신호의 펄스 폭을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 내부 명령신호는 상기 소오스 명령신호에 응답하여 활성화되고, 상기 내부 클럭신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제14항에 있어서,
    상기 동작주파수 반영수단은 상기 소오스 명령신호에 응답하여 셋(set)되고, 상기 내부 클럭신호에 응답하여 리셋(reset)되는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제12항에 있어서,
    상기 스트로브신호 생성수단은 상기 읽기 명령신호와 상기 쓰기 명령신호에 대응하는 읽기 스트로브신호와 쓰기 스트로브신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 드라이빙수단은,
    상기 읽기 스트로브신호에 응답하여 제1 데이터 라인을 통해 전달된 데이터로 제2 데이터 라인을 구동하기 위한 제1 드라이빙부와,
    상기 쓰기 스트로브신호에 응답하여 상기 제2 데이터 라인을 통해 전달된 데이터로 상기 제1 데이터 라인을 구동하기 위한 쓰기 드라이빙부를 구비하는 것을 특징으로 하는 제2 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
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KR20080060390A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로

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