KR100576829B1 - 반도체 메모리 장치 및 이 장치의 프리차아지 신호 발생회로 - Google Patents

반도체 메모리 장치 및 이 장치의 프리차아지 신호 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 프리차아지 신호 발생 회로를 공개한다. 이 회로는 센스 인에이블 신호에 응답하여 센스 앰프 입력 신호 라인쌍의 신호를 센싱하여 증폭하고, 출력 제어 신호에 응답하여 상기 센싱된 신호를 센스 앰프 출력 신호 라인으로 출력하는 복수개의 센스 앰프를 구비하는 반도체 메모리 장치의 프리차아지 신호 발생 회로에 있어서, 상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프로 입력되는 상기 센스 인에이블 신호 및 상기 출력 제어 신호를 발생시키는 마스터 출력 제어 신호에 응답하여 상기 동작하지 않는 센스 앰프의 상기 센스 앰프 출력 신호 라인을 프리차아지 하는 프리차아지 신호를 발생하는 신호 발생부, 및 상기 프리차아지 신호의 디스에이블 시점을 소정시간 지연시키는 지연부를 구비하는 것을 특징으로 한다. 따라서, 리드 동작 시, 데이터가 출력되는 입출력 신호 라인이 변화할 때 발생할 수 있는 오동작을 방지할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 프리차아지 신호 발생 회로{Semiconductor memory device and precharge signal generating circuit of this}
도 1은 일반적인 반도체 메모리 장치의 일부분의 구성을 나타낸 블록도이다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 먹스 부분을 나타낸 회로도이다.
도 3은 종래의 반도체 메모리 장치의 프리차아지 신호 발생 회로를 나타낸 회로도이다.
도 4는 도 1 내지 도 3에 나타낸 종래의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 5는 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로를 나타낸 회로도이다.
도 6은 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리드 동작 시, 데이터 가 출력되는 입출력 신호 라인이 변화할 때 발생할 수 있는 오동작을 방지할 수 있는 반도체 메모리 장치 및 이 장치의 프리차아지 신호 발생 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수개의 입출력 신호 라인쌍, 및 상기 입출력 신호 라인쌍을 증폭하는 복수개의 센스 앰프를 구비하고 있다. 그리고, 리드 동작 시, 메모리 셀 어레이 블록으로부터 출력된 데이터 신호는 리드 명령에 의해 선택된 하나의 입출력 신호 라인쌍을 통하여 전송되고, 상기 선택된 하나의 입출력 신호 라인쌍과 연결된 하나의 센스 앰프를 통하여 센싱되고 증폭되어 센스 앰프 출력 신호 라인을 통하여 출력된다. 이 때, 사용하지 않는 다른 센스 앰프 출력 신호 라인들은 프리차아지(precharge) 된다.
도 1은 일반적인 반도체 메모리 장치의 일부분의 블록도를 나타낸 것으로서, 메모리 셀 어레이(10), 센스 앰프i, j(21, 22), 먹스(30), 제어신호 발생부(40), 및 프리차아지 신호 발생 회로(50)로 구성되어 있다.
도 1에서 IOi, IOiB, IOj, 및 IOjB는 입출력 신호 라인을, DIOi, DIOiB, DIOj, 및 DIOjB는 센스 앰프 입력 신호 라인을, FDIOBi 및 FDIOBj는 센스 앰프 출력 신호 라인을, DQ는 출력 패드를 각각 나타낸다. 또한, 도 1에서 IOSEi 및 IOSEj는 각각 센스 앰프i(21) 및 센스 앰프j(22)를 동작시키는 센스 인에이블 신호를, FRPi 및 FRPj는 각각 센스 앰프i(21) 및 센스 앰프j(22)로부터 데이터를 출력시키는 출력 제어 신호를, FRPm은 상기 출력 제어 신호들(FRPi, FRPj)을 발생시키는 마스터 출력 제어 신호를, PMUXi 및 PMUXj는 각각 센스 앰프 출력 신호 라인(FDIOBi, FDIOBj)을 프리차아지(precharge) 하기 위한 프리차아지 신호를 각각 나타낸다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 외부로부터 입력되는 리드 명령에 응답하여 데이터를 출력한다.
센스 앰프i, j(21, 22)는 각각 센스 앰프 입력 신호 라인쌍(DIOi, 및 DIOiB, 또는 DIOj, 및 DIOjB)의 신호를 센싱하고 증폭하여 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 통하여 센싱된 신호를 출력한다. 즉, 센스 앰프i, j(21, 22)는 각각 입력되는 센스 인에이블 신호(IOSEi, 또는 IOSEj)에 응답하여 센스 앰프 입력 신호 라인쌍(DIOi 및 DIOiB, 또는 DIOj 및 DIOjB)의 데이터 신호를 센싱(sensing)하여 증폭한다. 또한, 출력 제어 신호(FRPi, 또는 FRPj)에 응답하여 상기 센싱(sensing)된 데이터 신호를 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 통하여 출력한다.
먹스(30)는 상기 프리차아지 신호(PMUXi, PMUXj)에 응답하여 사용하지 않는 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 프리차아지하고, 상기 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 통하여 입력된 신호를 선택하여 출력한다.
제어신호 발생부(40)는 외부로부터 입력되는 리드 명령에 응답하여 센스 인에이블 신호(IOSEi, IOSEj), 출력 제어 신호(FRPi, FRPj), 및 마스터 출력 제어 신호(FRPm)를 출력한다.
프리차아지 신호 발생 회로(50)는 상기 센스 인에이블 신호(IOSEi, IOSEj) 및 마스터 출력 제어 신호(FRPm)에 응답하여 프리차아지 신호(PMUXi, PMUXj)를 출 력한다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 먹스(30)부분의 회로도를 나타낸 것으로서, 먹스(30)는 두 개의 트랜지스터(TRi, TRj) 및 낸드 게이트(NG)로 구성되어 있다. 도 2에서, PMUXi 및 PMUXj는 각각 센스 앰프 출력 신호 라인(FDIOBi, FDIOBj)을 프리차아지(precharge)하는 프리차아지 신호를 나타낸다.
도 2에 나타낸 회로도의 동작을 설명하면 다음과 같다.
먹스(30) 내의 트랜지스터들(TRi, TRj)은 프리차아지 신호(PMUXi, 또는 PMUXj)에 응답하여 데이터 신호가 출력되지 않는 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 프리차아지 시킨다. 즉, 도 2에 나타낸 먹스(30)는 사용하지 않는 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 하이 레벨로 프리차아지 시켜 낸드 게이트(NG)의 하나의 입력단자로 입력시키고, 낸드 게이트(NG)의 다른 하나의 입력단자에는 센싱된 데이터 신호가 출력되는 센스 앰프 출력 신호 라인(FDIOBi, 또는 FDIOBj)을 입력시킴으로써, 센싱된 데이터 신호를 반전시켜 출력하도록 구성되어 있다.
즉, 도 1 및 도 2에 나타낸 반도체 메모리 장치는 리드 동작 시, 메모리 셀 어레이 블록(10)으로부터 출력된 데이터 신호는 리드 명령에 의해 선택된 입출력 제어 신호 라인쌍(예를 들면, IOi, 및 IOiB)을 통하여 전송되고, 상기 데이터 신호는 센스 앰프 입력 신호 라인쌍(DIOi, DIOiB)을 통하여 센스 앰프i(21)로 입력된다. 센스 앰프i(21)는 센스 인에이블 신호(IOSEi) 및 출력 제어 신호(FRPi)에 응답하여 상기 센스 앰프 입력 신호 라인쌍(DIOi, DIOiB)의 데이터 신호를 센싱하고 증 폭하여 센스 앰프 출력 신호 라인(FDIOBi)을 통하여 센싱된 데이터 신호를 출력한다. 먹스(30)는 프리차아지 신호(FRPj)에 응답하여 데이터 신호가 출력되지 않는 센스 앰프 출력 신호 라인(FDIOBj)을 하이 레벨로 프리차아지 시키고, 데이터 신호가 출력되는 다른 센스 앰프 출력 신호 라인(FDIOBi)의 신호를 반전시켜 출력한다.
도 3은 종래의 반도체 메모리 장치의 프리차아지 신호를 발생시키는 프리차아지 신호 발생 회로(50)의 일부분을 나타낸 것으로서, 세 개의 인버터(IV1, IV2, 및 IV3) 및 낸드 게이트(NG)로 구성되어 있다. 도 3에서 IOSEj는 센스 인에이블 신호를, FRPm는 출력 제어 신호(FRPi, FRPj)를 발생시키기 위한 마스터 출력 제어 신호를, PMUXj는 프리차아지 신호를 각각 나타낸다. 즉, 도 3에는 하나의 프리차아지 신호(PMUXj)를 출력하기 위한 회로를 나타낸 것이며, 도 1에 나타낸 프리차아지 발생 회로(50)는 도 3에 나타낸 회로와 동일한 구성을 가지고, 다른 하나의 프리차아지 신호(PMUXi)를 출력하기 위한 회로를 더 구비하고 있다.
상술한 바와 같이, 센스 인에이블 신호(IOSEj)는 리드 명령에 응답하여 발생된다. 또한, 마스터 출력 제어 신호(FRPm)는 펄스 형태로 주기적으로 발생되며, 상기 출력 제어 신호들(FRPi, FRPj)은 상기 마스터 출력 제어 신호(FRPm)를 이용하여 리드 명령에 응답하여 발생된다.
도 3에 나타낸 회로의 동작을 설명하면 다음과 같다.
도 3에 나타낸 종래의 반도체 메모리 장치의 프리차아지 신호 발생 회로는 센스 인에이블 신호(IOSEj)가 로우 레벨일 때, 즉, 센스 앰프j가 동작하지 않을 때, 마스터 출력 제어 신호(FRPm)가 하이 레벨로 활성화되면, 상기 센스 앰프j의 출 력 신호 라인인 센스 앰프 출력 제어 신호 라인(FDIOBj)을 프리차아지 시키기 위한 프리차아지 신호(PMUXj)를 로우 레벨로 출력한다. 마스터 출력 제어 신호(FRPm)는 펄스 형태로 발생되므로, 프리차아지 신호(PMUXj) 역시 펄스 형태로 출력되며, 프리차아지 신호(PMUXj)의 펄스 폭은 출력 제어 신호(FRPi)의 펄스 폭과 동일하다.
도 4는 도 1 내지 도 3에 나타낸 종래의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도 4에서 CLK는 클록 신호를, IOSEi 및 IOSEj는 센스 인에이블 신호를, FRPm은 마스터 출력 제어 신호를, FRPi 및 FRPj는 출력 제어 신호를, PMUXi 및 PMUXj는 프리차아지 신호를 각각 나타내며, FDIOBi 및 FDIOBj는 각각 센스 앰프i(21) 및 센스 앰프j(22)로부터 출력되는 데이터 신호를 출력하는 센스 앰프 출력 신호 라인을 각각 나타낸다. 또한, 도 4에서 read i는 데이터 입출력 제어 신호 라인쌍(IOi 및 IOiB)을 통하여 데이터를 출력하는 리드 명령을, read j는 다른 데이터 입출력 제어 신호 라인쌍(IOj 및 IOjB)을 통하여 데이터를 출력하는 리드 명령을 각각 나타낸다.
도 4를 참고하여 종래의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
t1시점에서 리드 명령(read i)이 입력되면, 상기 리드 명령(read i)에 응답하여 클록 신호(CLK)에 동기 되어 센스 인에이블 신호(IOSEi)가 하이 레벨로 활성화 된다. 또한, 상기 센스 인에이블 신호(IOSEi)가 활성화되면 주기적으로 출력되는 마스터 출력 제어 신호(FRPm)를 이용하여 출력 제어 신호(FRPi)가 발생된다. 센스 앰프i(21)는 상기 센스 인에이블 신호(IOSEi) 및 상기 출력 제어 신호(FRPi)에 응답하여 센스 앰프 입력 신호 라인쌍(DIOi, DIOiB)의 데이터를 센싱하고 증폭하여 센스 앰프 출력 신호 라인(FDIOBi)을 통하여 센싱된 데이터(D1, D2)를 순차적으로 출력한다. 이 때, 프리차아지 신호(PMUXj)는 상기 마스터 출력 제어 신호(FRPm) 및 비활성화 상태인 센스 인에이블 신호(IOSEj)에 응답하여 발생되며, 데이터가 출력되지 않는 센스 앰프 출력 신호 라인(FDIOBj)은 상기 프리차아지 신호(PMUXj)에 응답하여 하이 레벨로 프리차아지 된다.
다음으로, t2시점에서 리드 명령(read j)이 입력되면, 상기 리드 명령(read j)에 응답하여 클록 신호(CLK)에 동기 되어 센스 인에이블 신호(IOSEj)가 하이 레벨로 활성화 되고, 센스 인에이블 신호(IOSEi)는 로우 레벨로 비활성화 된다. 또한, 상기 센스 인에이블 신호(IOSEj)가 활성화되면 상기 마스터 출력 제어 신호(FRPm)를 이용하여 출력 제어 신호(FRPj)가 발생된다. 센스 앰프j(22)는 상기 센스 인에이블 신호(IOSEj) 및 상기 출력 제어 신호(FRPj)에 응답하여 센스 앰프 입력 신호 라인쌍(DIOj, DIOjB)의 데이터를 센싱하고 증폭하여 센스 앰프 출력 신호 라인(FDIOBj)을 통하여 센싱된 데이터(D3)를 출력한다. 이 때, 프리차아지 신호(PMUXi)는 상기 마스터 출력 제어 신호(FRPm) 및 비활성화 상태인 센스 인에이블 신호(IOSEi)에 응답하여 발생되며, 데이터가 출력되지 않는 센스 앰프 출력 신호 라인(FDIOBi)은 상기 프리차아지 신호(PMUXi)에 응답하여 하이 레벨로 프리차아지 된다.
그런데, 도 4에 나타낸 바와 같이, 반도체 메모리 장치의 제어 신호 발생부(40)에서 출력 제어 신호(FRPi 또는 FRPj)를 발생할 때, 잘못된 출력 제어 신호 (FRPi 또는 FRPj)가 발생될 수 있다.
즉, 도 4에서 살펴보면, t2시점에서 리드 명령(read j)이 입력되고, 상기 리드 명령(read j)에 의해 센스 인에이블 신호(IOSEj)가 활성화 되는데, 이 때, 상기 마스터 출력 제어 신호(FRPm)와 상기 센스 인에이블 신호(IOSEj)가 겹치는 구간(T)이 발생될 수 있다. 이 경우, 상기 겹치는 구간(T)에 의해 출력 제어 신호(FRPj)를 발생함에 있어, 잘못된 펄스(P_i)가 발생되며, 상기 잘못된 펄스(P_i)에 의해 센스 앰프 출력 신호 라인(FDIOBj)을 통해 유효하지 않은 데이터(D_i)가 출력된다. 다시 말하면, 도 4에서 유효하지 않은 데이터(D_i)가 출력되는 구간에서 센스 앰프 출력 신호 라인(FDIOBj)은 하이 레벨로 프리차아지된 상태를 유지해야 하지만, 상기 출력 제어 신호(FRPj)의 잘못된 펄스(P_i)에 의해 유효하지 않은 데이터(D_i)가 출력되고, 따라서, 반도체 메모리 장치는 오동작을 하게 된다.
본 발명의 목적은 데이터가 출력되는 입출력 라인이 변화할 때 발생할 수 있는 오동작을 방지할 수 있는 반도체 메모리 장치의 프리차아지 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로는 센스 인에이블 신호에 응답하여 센스 앰프 입력 신호 라인쌍의 신호를 센싱하여 증폭하고, 출력 제어 신호에 응답하여 상기 센싱된 신호를 센스 앰 프 출력 신호 라인으로 출력하는 복수개의 센스 앰프를 구비하는 반도체 메모리 장치의 프리차아지 신호 발생 회로에 있어서, 상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프로 입력되는 상기 센스 인에이블 신호 및 상기 출력 제어 신호를 발생시키는 마스터 출력 제어 신호에 응답하여 상기 동작하지 않는 센스 앰프의 상기 센스 앰프 출력 신호 라인을 프리차아지 하는 프리차아지 신호를 발생하는 신호 발생부, 및 상기 프리차아지 신호의 디스에이블 시점을 소정시간 지연시키는 지연부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로의 상기 신호 발생부는 상기 동작하지 않는 상기 센스 앰프로 입력되는 센스 인에이블 신호를 반전시키는 제1 인버터, 상기 인버터 및 상기 마스터 출력 제어 신호가 입력되는 낸드 게이트, 상기 낸드 게이트의 출력을 반전시키는 제2 인버터, 및 상기 제2 인버터의 출력을 반전시켜 상기 프리차아지 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로의 상기 지연부는 전원 전압과 상기 낸드 게이트 사이에 연결된 제1 저항, 및 상기 제2 인버터와 접지 전압 사이에 연결된 제2 저항을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 리드 명령에 응답하여 데이터 신호를 센스 앰프 입력 신호 라인쌍으로 출력하는 메모리 셀 어레이 블록, 상기 리드 명령에 응답하여 센스 인에이블 신호, 마스터 출력 제어 신호, 및 출력 제어 신호를 출력하는 제어신호 발생부, 상기 센스 인에이블 신호에 응답하여 센스 앰프 입력 신호 라인쌍의 신호를 센싱하여 증폭하고, 상기 출력 제어 신호에 응답하여 상기 센싱된 신호를 센스 앰프 출력 신호 라인으로 출력하는 복수개의 센스 앰프, 상기 센스 인에이블 신호 및 상기 마스터 출력 제어 신호에 응답하여 프리차아지 신호를 출력하는 프리차아지 신호 발생 회로, 및 상기 프리차아지 신호에 응답하여 상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프의 상기 센스 앰프 출력 신호 라인을 프리차아지하고, 상기 복수개의 센스 앰프 중 동작하는 센스 앰프의 상기 센스 앰프 출력 신호 라인의 신호를 출력하는 먹스를 구비하고, 상기 프리차아지 신호 발생 회로는 상기 프리차아지 신호의 디스에이블 시점을 소정 시간 지연시키는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 먹스는 전원전압과 상기 복수개의 센스 앰프들의 센스 앰프 출력 신호 라인들 사이에 각각 연결되고 상기 프리차아지 신호가 입력되는 게이트를 가지는 복수개의 트랜지스터, 및 상기 센스 앰프 출력 신호 라인들이 연결된 입력부를 가지는 낸드 게이트를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 프리차아지 신호 발생 회로는 상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프로 입력되는 상기 센스 인에이블 신호 및 상기 마스터 출력 제어 신호에 응답하여 상기 프리차아지 신호를 발생하는 신호 발생부, 및 상기 프리차아지 신호의 디스에이블 시점을 소정시간 지연시키는 지연부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 신호 발생부는 상기 동작하지 않는 상기 센스 앰프로 입력되는 센스 인에이블 신호를 반전시키는 제1 인버터, 상기 인버터 및 상기 마스터 출력 제어 신호가 입력되는 낸드 게이트, 상기 낸드 게이트의 출력을 반전시키는 제2 인버터, 및 상기 제2 인버터의 출력을 반전시켜 상기 프리차아지 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 지연부는 전원 전압과 상기 낸드 게이트 사이에 연결된 제1 저항, 및 상기 제2 인버터와 접지 전압 사이에 연결된 제2 저항을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로를 설명하면 다음과 같다.
도 5는 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로를 나타낸 것으로서, 세 개의 인버터(IV1, IV2, 및 IV3), 낸드 게이트(NG), 및 두 개의 저항(R1, R2)으로 구성되어 있다.
도 5에 나타낸 회로도의 동작을 설명하면 다음과 같다.
도 5에 나타낸 본 발명의 반도체 메모리 장치의 프리차아지 신호 발생 회로의 동작은 기본적으로 도 3에 나타낸 종래의 회로와 동일하다. 즉, 센스 인에이블 신호(IOSEj)가 로우 레벨일 때, 즉, 센스 앰프j(22)가 동작하지 않을 때, 마스터 출력 제어 신호(FRPm)를 이용하여 센스 앰프j(22)와 연결된 센스 앰프 출력 제어 신호 라인(FDIOBj)을 프리차아지 시키기 위한 프리차아지 신호(PMUXj)를 발생시킨다.
다만, 두 개의 저항(R1, R2)을 이용하여 프리차아지 신호(PMUXj)가 로우 레벨에서 하이 레벨로 천이할 때, 천이 하는 시간을 지연시킴으로써, 프리차아지 신호(PMUXj)가 하이 레벨로 되는 시점, 즉, 프리차아지 신호(PMUXj)가 디스에이블 되는 시점을 지연시킨다.
즉, 도 5의 본 발명의 프리차아지 신호 발생 회로에서 프리차아지 신호(PMUXj)가 하이 레벨에서 로우 레벨로 천이할 때, 즉, 낸드 게이트(NG)의 출력 신호가 하이 레벨에서 로우 레벨로 천이하고, 인버터(IV2)의 출력 신호가 로우 레벨에서 하이 레벨로 천이할 때에는 전류가 흐르는 패스에 저항이 없으므로 종래의 경우와 동일하게 동작한다. 다시 말하면, 프리차아지 신호(PMUXj)가 인에이블 되는 시점은 종래의 경우와 동일하다.
그러나, 프리차아지 신호(PMUXj)가 로우 레벨에서 하이 레벨로 천이할 때, 즉, 낸드 게이트(NG)의 출력 신호가 로우 레벨에서 하이 레벨로 천이하고, 인버터(IV2)의 출력 신호가 하이 레벨에서 로우 레벨로 천이할 때에는 전류가 흐르는 패스에 저항(R1, R2)이 존재하고, 따라서, 상기 저항(R1, R2)에 의해 천이 하는 시간이 종래의 경우보다 더 걸리게 된다. 즉, 펄스 폭이 길어진다. 다시 말하면, 프리차아지 신호(PMUXj)가 디스에이블 되는 시점은 종래의 경우보다 소정 시간 지연된다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위 한 동작 타이밍도로서, 도 6에 나타낸 각 신호는 도 4에서 설명한 것과 동일하다.
도 6을 참고하여 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 반도체 메모리 장치의 동작은 기본적으로 도 4에서 설명한 것과 동일하다.
다만, 프리차아지 신호(PMUXi, PMUXj)가 디스에이블 되는 시점이 소정 시간 지연됨에 따라 프리차아지 신호(PMUXi, PMUXj)의 펄스 폭이 종래의 경우보다 dT만큼 증가한다. 따라서, 출력 제어 신호(FRPj)를 발생할 때 잘못된 펄스(P_i)가 발생하더라도, 상기 잘못된 펄스(P_i)가 발생되는 구간동안 프리차아지 신호(PMUXj)를 로우 레벨로 유지할 수 있으므로, 센스 앰프 출력 신호 라인(FDIOBj)을 하이 레벨로 유지할 수 있으며, 따라서, 도 4와 같은 잘못된 데이터(D_i)가 출력되지 않는다.
즉, 본 발명의 반도체 메모리 장치 및 반도체 메모리 장치의 프리차아지 신호 발생 회로는 프리차아지 신호를 발생시킬 때, 프리차아지 신호가 인에이블 되는 시점은 유지하고, 디스에이블 되는 시점은 소정 시간 지연시킴으로써 펄스의 폭을 증가시킨다. 따라서, 잘못된 출력 제어 신호가 발생되더라도 데이터가 출력되지 않는 센스 앰프 출력 신호 라인이 하이 레벨을 유지하도록 프리차아지 시킴으로써 반도체 메모리 장치의 오동작을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 프리차아지 신호 발생 회로는 리드 동작 시, 데이터가 출력되는 입출력 신호 라인이 변화할 때 발생할 수 있는 오동작을 방지할 수 있다.

Claims (8)

  1. 센스 인에이블 신호에 응답하여 센스 앰프 입력 신호 라인쌍의 신호를 센싱하여 증폭하고, 출력 제어 신호에 응답하여 상기 센싱된 신호를 센스 앰프 출력 신호 라인으로 출력하는 복수개의 센스 앰프를 구비하는 반도체 메모리 장치의 프리차아지 신호 발생 회로에 있어서,
    상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프로 입력되는 상기 센스 인에이블 신호 및 상기 출력 제어 신호를 발생시키는 마스터 출력 제어 신호에 응답하여 상기 동작하지 않는 센스 앰프의 상기 센스 앰프 출력 신호 라인을 프리차아지 하는 프리차아지 신호를 발생하는 신호 발생부; 및
    상기 프리차아지 신호의 디스에이블 시점을 소정시간 지연시키는 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차아지 신호 발생 회로.
  2. 제1항에 있어서, 상기 신호 발생부는
    상기 동작하지 않는 상기 센스 앰프로 입력되는 센스 인에이블 신호를 반전시키는 제1 인버터;
    상기 인버터 및 상기 마스터 출력 제어 신호가 입력되는 낸드 게이트;
    상기 낸드 게이트의 출력을 반전시키는 제2 인버터; 및
    상기 제2 인버터의 출력을 반전시켜 상기 프리차아지 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차아지 신호 발 생 회로.
  3. 제2항에 있어서, 상기 지연부는
    전원 전압과 상기 낸드 게이트 사이에 연결된 제1 저항; 및
    상기 제2 인버터와 접지 전압 사이에 연결된 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차아지 신호 발생 회로.
  4. 리드 명령에 응답하여 데이터 신호를 센스 앰프 입력 신호 라인쌍으로 출력하는 메모리 셀 어레이 블록;
    상기 리드 명령에 응답하여 센스 인에이블 신호, 마스터 출력 제어 신호, 및 출력 제어 신호를 출력하는 제어신호 발생부;
    상기 센스 인에이블 신호에 응답하여 센스 앰프 입력 신호 라인쌍의 신호를 센싱하여 증폭하고, 상기 출력 제어 신호에 응답하여 상기 센싱된 신호를 센스 앰프 출력 신호 라인으로 출력하는 복수개의 센스 앰프;
    상기 센스 인에이블 신호 및 상기 마스터 출력 제어 신호에 응답하여 프리차아지 신호를 출력하는 프리차아지 신호 발생 회로; 및
    상기 프리차아지 신호에 응답하여 상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프의 상기 센스 앰프 출력 신호 라인을 프리차아지하고, 상기 복수개의 센스 앰프 중 동작하는 센스 앰프의 상기 센스 앰프 출력 신호 라인의 신호를 출력하는 먹스를 구비하고,
    상기 프리차아지 신호 발생 회로는 상기 프리차아지 신호의 디스에이블 시점을 소정 시간 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 먹스는
    전원전압과 상기 복수개의 센스 앰프들의 센스 앰프 출력 신호 라인들 사이에 각각 연결되고 상기 프리차아지 신호가 입력되는 게이트를 가지는 복수개의 트랜지스터; 및
    상기 센스 앰프 출력 신호 라인들이 연결된 입력부를 가지는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 프리차아지 신호 발생 회로는
    상기 복수개의 센스 앰프 중 동작하지 않는 센스 앰프로 입력되는 상기 센스 인에이블 신호 및 상기 마스터 출력 제어 신호에 응답하여 상기 프리차아지 신호를 발생하는 신호 발생부; 및
    상기 프리차아지 신호의 디스에이블 시점을 소정시간 지연시키는 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 신호 발생부는
    상기 동작하지 않는 상기 센스 앰프로 입력되는 센스 인에이블 신호를 반전시키는 제1 인버터;
    상기 인버터 및 상기 마스터 출력 제어 신호가 입력되는 낸드 게이트;
    상기 낸드 게이트의 출력을 반전시키는 제2 인버터; 및
    상기 제2 인버터의 출력을 반전시켜 상기 프리차아지 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 지연부는
    전원 전압과 상기 낸드 게이트 사이에 연결된 제1 저항; 및
    상기 제2 인버터와 접지 전압 사이에 연결된 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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