KR100852001B1 - 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로 - Google Patents

반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치가 오버드라이빙 동작을 수행하는 액티브 완료 시간과 기준 액티브 완료 시간을 비교하여 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호에 응답하여 타겟 레벨 또는 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단을 포함한다.
비트 라인 프리 차지 전압, tRC, tRP, tRAS

Description

반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로{Circuit for Controlling Bit-Line Precharge Voltage of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 센스 앰프 동작 타이밍도,
도 2는 본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로의 블록도,
도 3은 도 2의 제어 신호 생성 수단의 회로도,
도 4는 도 2의 비트 라인 프리 차지 전압 생성 수단의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 신호 생성 수단 200: 비트 라인 프리 차지 전압 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 비트 라인 프리 차지 전압을 제어하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로에 관한 것이다.
액티브 신호가 인에이블되면 셀의 데이터가 비트 라인과 비트 라인바에 전달된다. 상기 비트 라인과 비트 라인바로부터 전달 받은 데이터를 센스 앰프에서 센 싱(sensing) 및 증폭하게 된다. 상기 비트 라인과 상기 비트 라인바는 증폭된 데이터를 입출력 라인에 전달한다. 이때, 상기 증폭된 데이터를 전달하는 상기 비트 라인과 상기 비트 라인바는 코어 전압과 접지 전압 레벨이다. 이후, 프리 차지 신호가 인에이블되면 상기 비트 라인과 상기 비트 라인바는 비트 라인 프리 차지 전압 레벨이 된다. 상기 코어 전압은 셀에 인가되는 전압이며, 상기 비트 라인 프리 차지 전압 레벨은 상기 코어 전압 레벨의 1/2이다.
반도체 메모리 장치중 센스 앰프의 응답 속도 즉, 데이터를 센싱 및 증폭하는 동작 속도를 증가시키기 위해서 오버드라이빙(over driving) 동작을 수행하는 반도체 메모리 장치도 있다.
도 1은 일반적인 반도체 메모리 장치의 센스 앰프 동작 타이밍도이다.
비트 라인 프리 차지 전압(VBLP = Vcore/2)으로 프리 차지된 비트 라인과 비트 라인바는 액티브 신호가 인에이블된 이후 센스 앰프의 센싱 및 증폭 동작에 의해 한쪽은 코어 전압(Vcore) 레벨로 다른 한쪽은 접지 레벨(VSS)이 된다. 상기 비트 라인 또는 상기 비트 라인바가 상기 코어 전압(Vcore)이 되는 것을 노멀 동작이라 하고, 상기 비트 라인 또는 상기 비트 라인바가 상기 코어 전압(Vcore)보다 높은 레벨까지 올라가게 되는 것을 오버드라이빙 동작이라고 한다.
센스 앰프가 상기 노멀 동작 또는 상기 오버드라이빙 동작을 수행하고 이후 프리 차지 신호가 인에이블되면 상기 비트 라인과 상기 비트 라인바는 초기의 비트 라인 프리 차지 전압(VBLP = Vcore/2)으로 프리 차지된다. 하지만 상기 노멀 동작에 비해 상기 오버드라이빙 동작을 수행하는 센스 앰프는 상기 비트 라인이 비트 라인 프리 차지 전압(VBLP = Vcore/2)으로 프리 차지되는 시간이 더 길다. 이하, 상기 프리 차지 신호가 인에이블된 이후 상기 비트 라인이 비트 라인 프리 차지 전압(VBLP)으로 프리 차지되기까지의 시간을 프리 차지 완료 시간(이하, tRP)이라 한다.
따라서 상기 노멀 동작을 수행하는 반도체 메모리 장치의 프리 차지 완료 시간(이하, tRP)을 상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치에 적용하면 상기 비트 라인과 상기 비트 라인바는 초기의 상기 프리 차지 전압(VBLP)보다 높은 레벨로 프리 차지되는 문제점이 있다.
즉, 상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치를 설계할 경우 사용자가 요구하는 프리 차지 완료 시간(이하, 기준 프리 차지 완료 시간)이 상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 프리 차지 완료 시간보다 더 짧을 경우 비트 라인은 초기의 비트 라인 프리 차지 전압(VBLP)보다 더 높은 레벨로 프리 차지되는 문제점이 발생한다.
액티브 신호가 인에이블되고 프리 차지 동작이 완료될 때까지의 시간을 액티브 완료 시간(이하, tRC)이라 한다. 따라서 tRP가 증가하면 tRC도 증가한다.
결국, 상기 문제점은 상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치를 설계할 경우 사용자가 요구하는 액티브 완료 시간(tRC, 이하 기준 액티브 완료 시간)이 상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 tRC보다 더 짧을 경우에도 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 액티브 완료 시간이 기준 액티브 완료 시간보다 더 짧을 경우 비트 라인이 비트 라인 프리 차지 전압보다 더 높은 레벨로 프리 차지되는 것을 방지하는 프리 차지 전압 제어 회로를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 오버드라이빙 동작을 수행하는 반도체 메모리 장치에 있어서 종래보다 프리 차지 동작이 완료될 때까지의 시간을 줄일 수 있는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로를 제공함에 있다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 반도체 메모리 장치가 오버드라이빙 동작을 수행하는 액티브 완료 시간과 기준 액티브 완료 시간을 비교하여 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호에 응답하여 타겟 레벨 또는 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단을 포함한다.
본 발명에 따른 다른 실시예의 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 뱅크 액티브 신호에 응답하여 펄스를 생성하는 펄스 생성 수단, 상기 뱅크 액티브 신호를 지연시켜 지연 신호를 생성하는 지연 수단, 상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 제어 신호의 레벨로서 출력하는 신호 출력 수단, 및 상기 제어 신호에 응답하여 타겟 레벨 또는 상기 타겟 레벨보다 낮은 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단을 포함한다.
또 다른 실시예의 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 반도체 메모리 장치의 액티브 완료 시간을 줄이기 위해 제어 신호가 인에이블되면 타겟 레벨보다 낮은 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단, 및 오버드라이빙 동작 수행 여부에 따라 상기 제어 신호를 생성하는 제어 신호 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 제어 신호 생성 수단(100), 및 비트 라인 프리 차지 전압 생성 수단(200)을 포함한다.
상기 제어 신호 생성 수단(100)은 오버드라이빙 동작을 수행할 경우의 액티브 완료 시간과 기준 액티브 완료 시간을 비교하여 상기 제어 신호(ctrl)를 생성한다. 이때, 상기 액티브 완료 시간이 상기 기준 액티브 완료 시간보다 더 길 경우 상기 제어 신호(ctrl)는 인에이블된다. 상기 기준 액티브 완료 시간은 사용자의 요구에 따라 혹은 반도체 메모리 장치 설계 목적에 따라 결정된다.
상기 제어 신호 생성 수단(100)은 인에이블 신호(enable)에 응답하여 활성화되며 뱅크 액티브 신호(BA)에 응답하여 상기 제어 신호(ctrl)를 생성한다. 상기 인에이블 신호(enable)가 인에이블되면 상기 제어 신호(ctrl)는 인에이블 또는 디스 에이블된다. 하지만 상기 인에이블 신호(enable)가 디스에이블되면 상기 제어 신호(ctrl)는 디스에이블된 상태를 유지하게 된다.
상기 비트 라인 프리 차지 전압 생성 수단(200)은 상기 제어 신호(ctrl)에 응답하여 타겟 레벨 또는 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압(VBLP)을 생성한다.
도 3은 도 2의 제어 신호 생성 수단의 회로도이다.
제어 신호 생성 수단(100)은 펄스 생성부(110), 지연부(120), 및 신호 출력부(130)를 포함한다.
상기 펄스 생성부(110)는 뱅크 액티브 신호(BA)가 입력되면 펄스(pulse)를 생성한다. 이때, 상기 펄스(pulse)는 하이로 인에이블되며, 상기 펄스(pulse)의 인에이블 타이밍은 상기 뱅크 액티브 신호(BA)의 인에이블 타이밍과 같고 상기 뱅크 액티브 신호(BA)가 디스에이블되고 소정시간이후 상기 펄스(pulse)는 디스에이블된다. 상기 펄스(pulse)의 인에이블 구간 즉, 인에이블 상태는 오버드라이빙 동작을 수행할 경우의 액티브 완료 시간동안 유지된다.
상기 펄스 생성부(110)는 제 1 및 제 3 인버터(IV1~IV3), 제 1 지연기(delay1), 낸드 게이트(ND1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 뱅크 액티브 신호(BA)를 입력 받는다. 상기 제 1 지연기(delay1)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)와 상기 제 1 지연기(delay1)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 인버터(IV2)의 출력 신호를 입력 받아 상기 펄스(pulse)로서 출력한다.
상기 지연부(120)는 상기 뱅크 액티브 신호(BA)를 지연시켜 지연 신호(signal_d)로서 출력한다. 이때, 상기 뱅크 액티브 신호(BA)가 지연되는 지연시간은 기준 액티브 완료 시간과 동일하다.
상기 지연부(120)는 제 2 지연기(delay2)를 포함한다. 상기 제 2 지연기(delay2)의 지연시간은 상기 기준 액티브 완료 시간과 동일하며 상기 기준 액티브 완료 시간에 따라 지연 시간을 가변 시킬 수 있는 가변 지연기이다.
상기 신호 출력부(130)는 인에이블 신호(enable)가 인에이블되고 상기 펄스(pulse)가 로우로 디스에이블될 때 즉, 상기 펄스(pulse)의 폴링 타이밍에 상기 지연 신호(signal_d)의 레벨을 상기 제어 신호(ctrl)의 레벨로서 출력한다. 또한 상기 인에이블 신호(enable)가 하이로 디스에이블되면 상기 제어 신호(ctrl)를 로우 레벨로 즉, 디스에이블 상태로 일정하게 유지시킨다. 상기 인에이블 신호(enable)는 예를 들어, MRS(mode register set)의 설정에 의해 인에이블 여부가 결정될 수 있고, 퓨즈의 커팅 여하에 따라 인에이블 여부가 결정될 수도 있다.
상기 신호 출력부(130)는 제 4 및 제 5 인버터(IV4, IV5), 제 1 내지 제 3 제어 인버터(IVC1~IVC3), 및 노어 게이트(NOR1)를 포함한다. 상기 제 4 인버터(IV4)는 상기 펄스(pulse)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는다. 상기 제 1 제어 인버터(IVC1)는 상기 지연 신호(signal_d)를 입력 받는다. 상기 노어 게이트(NOR1)는 상기 인에이블 신호(enable)와 상기 제 1 제어 인버터(IVC1)의 출력 신호를 입력 받는다. 상기 제 2 제어 인버터(IVC2)는 상기 노어 게이트(NOR1)의 출력 신호를 입력 받으며 상기 제 1 제어 인버터(IVC1)와 상기 제 3 제어 인버터(IVC3)가 연결된 노드에 출력 신호를 출력한다. 상기 제 3 제어 인버터(IVC3)는 입력단에 상기 제 1 제어 인버터(IVC1)와 상기 제 2 제어 인버터(IVC2)의 출력단이 연결된 노드가 연결되며 출력단에서 상기 제어 신호(ctrl)가 출력된다. 이때, 상기 제 1 내지 제 3 제어 인버터(IVC1~IVC3)는 상기 제 4 및 제 5 인버터(IV4, IV5)의 출력 신호에 응답하여 턴온된다. 상기 제 1 제어 인버터(IVC1)는 상기 제 4 인버터(IV4)가 로우 레벨을 출력하고 상기 제 5 인버터(IV5)가 하이 레벨을 출력할 때 턴온된다. 상기 제 2 및 제 3 제어 인버터(IVC2, IVC3)는 상기 제 4 인버터(IV4)가 하이 레벨을 출력하고 상기 제 5 인버터(IV5)가 로우 레벨을 출력할 경우 턴온된다.
도 4는 도 2의 비트 라인 프리 차지 전압 생성 수단의 회로도이다.
비트 라인 프리 차지 전압 생성 수단(200)는 가변 저항부(210), 및 고정 저항부(220)를 포함한다.
상기 가변 저항부(210)는 제어 신호(ctrl)에 응답하여 저항값이 결정된다. 상기 가변 저항부(210)는 상기 제어 신호(ctrl)가 디스에이블되면 인에이블되었을 경우보다 저항값이 작아진다.
상기 가변 저항부(210)는 제 1 및 제 2 저항 소자(R1, R2), 및 스위칭 소자로서의 트랜지스터(P1)를 포함한다. 상기 제 1 저항 소자(R1)는 일단에 코어 전압(Vcore)을 인가 받는다. 상기 제 2 저항 소자(R2)는 일단에 상기 제 1 저항 소자(R1)의 타단이 연결되며 타단에 상기 고정 저항부(220)가 연결된다. 상기 트랜지 스터(P1)는 상기 제어 신호(ctrl)를 입력받는 게이트, 상기 제 1 저항 소자(R1)의 일단에 연결되는 소오스, 및 상기 제 1 저항 소자(R1)의 타단에 연결되는 드레인을 포함한다.
상기 고정 저항부(220)는 제 3 및 제 4 저항 소자(R3, R4)를 포함한다. 상기 제 3 저항 소자(R3)는 일단에 상기 제 2 저항 소자(R2)의 타단이 연결된다. 상기 제 4 저항 소자(R4)는 일단에 상기 제 3 저항 소자(R3)의 타단이 연결되며 타단에 접지단(VSS)이 연결된다.
상기 가변 저항부(210)와 상기 고정 저항부(220)가 연결된 노드에서 비트 라인 프리 차지 전압(VBLP)이 출력된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 다음과 같이 동작한다.
MRS(mode register set) 또는 퓨즈 커팅 여하에 의해 인에이블 신호(enable)가 하이로 디스에이블되는 경우, 오버드라이빙 동작을 수행하지 않는 반도체 메모리 장치의 동작을 설명한다.
상기 인에이블 신호(enable)가 하이로 도 3의 노어 게이트(NOR1)에 입력되면 상기 노어 게이트(NOR1)는 나머지 입력에는 상관없이 로우만을 출력한다. 뱅크 액티브 신호(BA)가 인에이블되어 펄스(pulse)가 생성된다. 상기 펄스(pulse)의 폴링 타이밍에 도 3의 제 2 및 제 3 제어 인버터(IVC2, IVC3)가 턴온되어 상기 노어 게이트(NOR1)의 출력 신호인 로우가 제어 신호(ctrl)로서 출력된다. 따라서 상기 인에이블 신호(enable)가 하이이면 제어 신호(ctrl)는 항상 로우로 디스에이블되어 출력된다. 즉, 오버드라이빙 동작을 수행하지 않는 반도체 메모리 장치는 상기 제어 신호(ctrl)가 항상 로우로 디스에이블되어 출력된다. 비트 라인 프리 차지 전압 생성 수단(200)은 로우인 상기 제어 신호(ctrl)를 입력 받아 타겟 레벨의 비트 라인 프리 차지 전압(VBLP)을 출력한다.
상기 MRS 또는 퓨즈 커팅 여하에 의해 상기 인에이블 신호(enable)가 로우로 인에이블되는 경우, 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 동작을 설명한다.
제어 신호 생성 수단(100)은 인에이블된 뱅크 액티브 신호(BA)가 입력되면 펄스(pulse)와 지연 신호(signal_d)를 생성한다. 상기 펄스(pulse)가 하이로 인에이블된 구간 즉, 인에이블되어 있는 시간은 오버드라이빙 동작을 수행할 경우의 액티브 완료 시간과 동일하다. 상기 지연 신호(signal_d)는 인에이블된 상기 뱅크 액티브 신호(BA)가 입력되고 제 2 지연기(delay2)의 지연시간(기준 액티브 완료 시간)이후 하이로 인에이블된다. 상기 펄스(pulse)의 폴링 타이밍에 상기 지연 신호(signal_d) 레벨을 상기 제어 신호(ctrl)의 레벨로서 출력한다. 즉, 상기 펄스(pulse)의 폴링 타이밍에 상기 지연 신호(signal_d)가 로우 레벨이면 상기 제어 신호(ctrl)의 레벨은 로우 레벨이된다. 또한 상기 펄스(pulse)의 폴링 타이밍에 상기 지연 신호(signal_d)가 하이 레벨이면 상기 제어 신호(ctrl)는 하이 레벨이 된다.
상기 지연 신호(signal_d)는 하이로 인에이블되는 뱅크 액티브 신호(BA)를 기준 액티브 완료 시간만큼 지연시킨 것이다. 따라서 상기 펄스(pulse)의 폴링 타 이밍에 상기 지연 신호(signal_d)가 하이 레벨이면 반도체 메모리 장치의 액티브 완료 시간이 기준 액티브 완료 시간보다 긴 것이다. 또한 상기 펄스(pulse)의 폴링 타이밍에 상기 지연 신호(signal_d)가 로우 레벨이면 반도체 메모리 장치의 액티브 완료 시간이 기준 액티브 완료 시간보다 짧은 것이다.
상기 제어 신호(ctrl)가 로우로 디스에이블된 경우 상기 비트 라인 프리 차지 전압 생성 수단(200)은 타겟 레벨의 비트 라인 프리 차지 전압(VBLP)을 출력한다.
한편, 상기 제어 신호(ctrl)가 하이로 인에이블된 경우 상기 비트 라인 프리 차지 전압 생성 수단(200)은 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압(VBLP)을 출력한다.
즉, 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 액티브 완료 시간이 기준 액티브 완료시간보다 길 경우 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압(VBLP)을 생성하여 프리 차지 완료 시간(tRP)를 줄인다. 결국, 줄어든 프리 차지 완료 시간(tRP)으로 인해 액티브 완료 시간(tRC)까지 줄어든다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 펄스(pulse)의 인에이블 구간이 액티브 완료 시간으로, 뱅크 액티브 신호(BA)가 지연되어 지연 신호(signal_d)로서 출력되기까지의 지연 시간이 기준 액티브 완료 시간으로 하여 액티브 완료 시간과 기준 액티브 완료 시간을 비교하고 그 비교 결과를 제어 신호(ctrl)로서 출력한다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 생성 수단 의 다른 실시예로서 펄스의 인에이블 구간을 기준 액티브 완료 시간으로, 뱅크 액티브 신호가 지연 신호로서 출력되기까지의 지연 시간이 액티브 완료 시간으로 하여 기준 액티브 완료 시간과 액티브 완료 시간을 비교하고 그 비교 결과를 제어 신호로서 출력할 수 도 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로는 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 액티브 완료 시간이 기준 액티브 완료 시간보다 길 경우 타겟 레벨보다 낮은 비트 라인 프리 차지 전압을 생성함으로써 비트 라인 프리 차지 전압이 타겟 레벨로 유지되는 효과가 있다. 또한 오버드라이빙 동작을 수행하는 반도체 메모리 장치는 종래보다 프리 차지 완료 시간을 줄임으로써 액티브 완료 시간을 줄이는 효과가 있다.

Claims (32)

  1. 반도체 메모리 장치가 오버드라이빙 동작을 수행하는 액티브 완료 시간과 기준 액티브 완료 시간을 비교하여 제어 신호를 생성하는 제어 신호 생성 수단; 및
    상기 제어 신호에 응답하여 타겟 레벨 또는 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 액티브 완료 시간이 상기 기준 액티브 완료 시간보다 길면 상기 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  3. 제 2 항에 있어서,
    상기 제어 신호 생성 수단은
    뱅크 액티브 신호에 응답하여 상기 액티브 완료 시간동안 인에이블되는 펄스를 생성하는 펄스 생성부,
    상기 뱅크 액티브 신호를 상기 기준 액티브 완료 시간동안 지연시켜 지연 신 호로서 출력하는 지연부, 및
    상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 상기 제어 신호로서 출력하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 펄스 생성부는
    상기 뱅크 액티브 신호가 인에이블되는 타이밍에 상기 펄스를 인에이블시키고 상기 뱅크 액티브 신호가 디스에이블되고 소정시간이 경과하면 상기 펄스를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  5. 제 3 항에 있어서,
    상기 신호 출력부는
    인에이블 신호가 인에이블되고 상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 상기 제어 신호로서 출력하며, 상기 인에이블 신호가 디스에이블되면 상기 펄스 및 상기 지연 신호와는 무관하게 상기 제어 신호의 레벨을 특정 레벨로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  6. 제 1 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    상기 제어 신호에 응답하여 분배비를 결정하고 상기 분배비에 따라 구동 전압을 분배하여 상기 비트 라인 프리 차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  7. 제 6 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    상기 제어 신호가 디스에이블되면 상기 타겟 레벨의 비트 라인 프리 차지 전압을 생성하고, 상기 제어 신호가 인에이블되면 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  8. 제 7 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    일단에 상기 구동 전압을 인가 받고 상기 제어 신호에 응답하여 저항 값이 변하는 가변 저항부, 및
    일단에 상기 가변 저항부의 타단이 연결되고 타단에 접지단이 연결된 고정 저항부를 포함하며,
    상기 가변 저항부와 상기 고정 저항부가 연결된 노드에서 상기 비트 라인 프 리 차지 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  9. 제 8 항에 있어서,
    상기 가변 저항부는
    상기 제어 신호가 디스에이블되면 인에이블되었을 경우보다 저항값이 작아지는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  10. 제 9 항에 있어서,
    상기 가변 저항부는
    상기 제어 신호에 응답하는 스위칭 소자, 및
    직렬로 연결된 복수개의 저항 소자를 포함하며,
    상기 스위칭 소자의 입력단과 출력단은 상기 복수개의 저항 소자중 하나의 저항 소자의 양단에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  11. 뱅크 액티브 신호에 응답하여 펄스를 생성하는 펄스 생성 수단;
    상기 뱅크 액티브 신호를 지연시켜 지연 신호를 생성하는 지연 수단;
    상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 제어 신호의 레벨로 서 출력하는 신호 출력 수단; 및
    상기 제어 신호에 응답하여 타겟 레벨 또는 상기 타겟 레벨보다 낮은 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  12. 제 11 항에 있어서,
    상기 펄스가 인에이블 상태를 유지하는 시간은 액티브 완료 시간과 동일하고 상기 뱅크 액티브 신호가 지연되는 시간은 기준 액티브 완료 시간과 동일한 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  13. 제 11 항에 있어서,
    상기 펄스가 인에이블 상태를 유지하는 시간은 기준 액티브 완료 시간과 동일하고 상기 뱅크 액티브 신호가 지연되는 시간은 액티브 완료 시간과 동일한 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  14. 제 12 항 또는 13 항에 있어서,
    상기 펄스 생성 수단은
    상기 뱅크 액티브 신호가 인에이블되는 타이밍에 상기 펄스를 인에이블시키고, 상기 뱅크 액티브 신호가 디스에이블되고 소정시간 이후 상기 펄스를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제 어 회로.
  15. 제 11 항에 있어서,
    상기 신호 출력 수단은
    인에이블 신호가 인에이블되고 상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 상기 제어 신호로서 출력하며, 상기 인에이블 신호가 디스에이블되면 상기 펄스 및 상기 지연 신호와는 무관하게 상기 제어 신호의 레벨을 특정 레벨로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  16. 제 11 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    상기 제어 신호에 응답하여 분배비를 결정하고 상기 분배비에 따라 구동 전압을 분배하여 상기 비트 라인 프리 차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  17. 제 16 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    상기 제어 신호가 디스에이블된 경우 상기 타겟 레벨의 비트 라인 프리 차지 전압을 생성하고 상기 제어 신호가 인에이블된 경우 상기 타겟 레벨보다 낮은 레벨 의 비트 라인 프리 차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  18. 제 17 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    일단에 상기 구동 전압을 인가 받고 상기 제어 신호에 응답하여 저항 값이 변하는 가변 저항부, 및
    일단에 상기 가변 저항부의 타단이 연결되고 타단에 접지단이 연결된 고정 저항부를 포함하며,
    상기 가변 저항부와 상기 고정 저항부가 연결된 노드에서 상기 비트 라인 프리 차지 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  19. 제 18 항에 있어서,
    상기 가변 저항부는
    상기 제어 신호가 디스에이블되면 인에이블되었을 경우보다 저항값이 작아지는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  20. 제 19 항에 있어서,
    상기 가변 저항부는
    상기 제어 신호에 응답하는 스위칭 소자, 및
    직렬로 연결된 복수개의 저항 소자를 포함하며,
    상기 스위칭 소자의 입력단과 출력단은 상기 복수개의 저항 소자중 하나의 저항 소자의 양단에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  21. 반도체 메모리 장치의 액티브 완료 시간을 줄이기 위해 제어 신호가 인에이블되면 타겟 레벨보다 낮은 비트 라인 프리 차지 전압을 생성하는 비트 라인 프리 차지 전압 생성 수단; 및
    오버드라이빙 동작 수행 여부에 따라 상기 제어 신호를 생성하는 제어 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  22. 제 21 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    상기 제어 신호에 응답하여 결정된 분배비에 따라 구동 전압을 분배하여 상기 비트 라인 프리 차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  23. 제 22 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    상기 제어 신호가 디스에이블되면 상기 타겟 레벨의 비트 라인 프리 차지 전압을 생성하고, 상기 제어 신호가 인에이블되면 상기 타겟 레벨보다 낮은 레벨의 비트 라인 프리 차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  24. 제 23 항에 있어서,
    상기 비트 라인 프리 차지 전압 생성 수단은
    일단에 상기 구동 전압을 인가 받고 상기 제어 신호에 응답하여 저항값이 변하는 가변 저항부, 및
    일단에 상기 가변 저항부의 타단이 연결되고 타단에 접지단이 연결된 고정 저항부를 포함하며, 상기 가변 저항부와 상기 고정 저항부의 연결된 노드에서 상기 비트 라인 프리 차지 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  25. 제 24 항에 있어서,
    상기 가변 저항부는
    상기 제어 신호가 디스에이블되면 인에이블되었을 경우보다 저항값이 작아지는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회 로.
  26. 제 21 항에 있어서,
    상기 제어 신호 생성 수단은
    인에이블 신호에 응답하여 상기 오버 드라이빙 동작 수행 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 생성 회로.
  27. 제 26 항에 있어서,
    상기 인에이블 신호의 인에이블 여부는 MRS(mode register set)의 설정에 따라 혹은 퓨즈의 커팅 여하에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 생성 회로.
  28. 제 27 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 인에이블 신호가 인에이블되면 인에이블된 상기 제어 신호를 생성하고 상기 인에이블 신호가 디스에이블되면 디스에이블된 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 생성 회로.
  29. 제 28 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 액티브 완료 시간이 기준 액티브 완료 시간보다 짧을 경우 상기 제어 신호를 디스에이블시키고,
    상기 오버드라이빙 동작을 수행하는 반도체 메모리 장치의 액티브 완료 시간이 상기 기준 액티브 완료 시간보다 길 경우 인에이블된 상기 인에이블 신호에 따라 상기 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  30. 제 29 항에 있어서,
    상기 제어 신호 생성 수단은
    뱅크 액티브 신호에 응답하여 상기 액티브 완료 시간동안 인에이블되는 펄스를 생성하는 펄스 생성부,
    상기 뱅크 액티브 신호를 상기 기준 액티브 완료 시간동안 지연시켜 지연 신호로서 출력하는 지연부, 및
    상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 상기 제어 신호로서 출력하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  31. 제 30 항에 있어서,
    상기 펄스 생성부는
    상기 뱅크 액티브 신호가 인에이블되는 타이밍에 상기 펄스를 인에이블시키 고 상기 액티브 완료 시간동안 상기 펄스를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
  32. 제 30 항에 있어서,
    상기 신호 출력부는
    상기 인에이블 신호가 인에이블되고 상기 펄스가 디스에이블될 때 상기 지연 신호의 레벨을 상기 제어 신호로서 출력하며, 상기 인에이블 신호가 디스에이블되면 상기 펄스 및 상기 지연 신호와는 무관하게 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로.
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