KR20020049808A - 반도체 메모리 장치의 내부 전원 전압 드라이버 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 내부 전원 전압 드라이버에 관한 것으로, 내부 전원 전압 레벨 상승에 따라 비트라인 프리차지 전압 레벨이 상승하며, 이로 인해 리프레쉬 시간이 감소되며 메모리 셀의 정보 파괴되는 문제를 해결하기 위해, 전압 클램핑부를 구비하여 원하는 내부 전원 전압 오버 드라이빙을 제어하도록 하였다.

Description

반도체 메모리 장치의 내부 전원 전압 드라이버{Internal Voltage Driver in Semiconductor Memory Device}

본 발명은 반도체 메모리 장치의 내부 전원 전압 드라이버에 관한 것으로, 더욱 상세하게는, 내부 전원 전압 출력노드에 전압 클램핑 회로를 구비함으로써 내부 전원 전압 출력 노드에 전압 오버 드라이브를 방지하는 내부 전원 전압 드라이버에 관한 것이다.

반도체 메모리 장치 메모리 셀의 셀 트랜지스터의 게이트 옥사이드가 점차얇아짐에 따라, 셀 트랜지스터의 게이트에 인가되는 고전위와 백 바이어스 전압 사이의 전위 차가 커지면 게이트 옥사이드가 파괴되어 메모리로서의 기능을 잃게된다.

이러한 현상의 방지를 위해, 외부에서 공급되는 전압 보다 낮은 전압인 내부 전원 전압을 발생시켜 셀 트랜지스터의 소스에 연결되는 비트 라인에 인가하는 방법이 사용되며, 이에 따라 메모리 셀의 주변 회로 특히 센스 증폭기에도 이와 같은 내부 전원 전압이 사용 된다.

이와 같이 함으로써 셀 트랜지스터의 게이트에 인가되는 고전위의 전압 레벨을 낮출 수 있으며, 전류 소모를 줄일 수 있다.

도 1에 내부 전원 전압 발생과 관련하여 센스 증폭기 드라이버 및 비트 라인 프리 차지 전압 발생기에 대한 블럭도를 나타내었다.

센스 증폭기 드라이버(1)는 내부 전원 전압 Vint레벨의 센스 증폭기 제어 신호 RTO 및 접지 전압 Vss레벨의 센스 증폭기 제어 신호 /S를 발생하여 해당 메모리 블록 내의 여러 센스 증폭기들을 제어한다.

이 때문에, 특히 RTO 신호 출력에 있어서 외부 전원 전압 Vext를 출력 노드 N2에 공급하여 노드 N2의 전압을 내부 전원 전압 Vint 레벨까지 상승시킨 후에, 내부 전원 전압 드라이버(3)의 내부 전원 전압 Vint를 노드 N2에 인가하도록 하는 방법이 사용된다.

이를 위해 센스 증폭기 드라이버(1)는 센스 증폭기 제어 회로(2)를 구비하여 외부 전원 전압 인가 제어 신호인 신호 BST 및 내부 전원 전압 인가 제어 신호인신호 RTC를 각각 피모스 트랜지스터 (PMB) 및 피모스 트랜지스터(PMI)의 게이트로 인가함으로써 외부 전원 전압 Vext과 내부 전원 전압 Vint의 인가를 제어한다.

또한, 센스 증폭기 제어 회로(2)는 제어 신호 SBE를 엔모스 트랜지스터 NMS의 게이트로 출력하여 접지 전압을 스위칭하여 /S 신호로서 출력한다.

이와 같이 센스 증폭기 드라이버(1)에 사용되는 내부 전원 전압 Vint은 비트라인 프리차지 전압 발생부(4)에도 인가되어 비트라인 프리차지 전압 Vbp을 발생시킨다.

도 2를 참조하면, 종래의 내부 전원 전압 드라이버(3)는 전압 비교부(6)에서 내부 전원 전압으로서 요구되는 전압 레벨의 기준 전압 Vr과 출력 노드N1의 전압을 비교하여 그 결과를 출력하도록 구성된다.

전압 비교부(6)는 차동 증폭기(DA1)에서 내부 전원 전압의 기준 전압 Vr과 출력 노드 N1의 전압 차를 증폭하여, 출력 노드 N1의 전압이 내부 전원 전압의 기준 전압 Vr 보다 큰 경우 '로우' 신호를 출력한다.

전압 비교부(6)에서 출력된 비교 결과 신호는 버퍼부(7)의 인버터(IV1, IV2)를 통해 버퍼링되어 풀업 스위칭부(8)의 스위칭 피모스 트랜지스터(PMS)의 게이트로 입력되며, 스위칭 피모스 트랜지스터(PMS)는 출력 노드 N1의 전압이 내부 전원 전압의 기준 전압 Vr보다 작은 경우에 외부 전원 전압 Vext을 출력 노드 N1으로 인가하여 출력 노드 N1의 내부 전원 전압 Vint을 상승시킨다.

차동 증폭기(DA1)는 내부 전원 전압의 기준 전압 Vr이 엔모스 트랜지스터(NM1, NM2)에 의해 또한 출력 노드 N1의 전압이 엔모스 트랜지스터(NM3,NM4)에 의해 전압 분할되어 같은 비율로 강하된 전압이 입력되도록 구성된다.

또한, 엔모스 트랜지스터(NM2, NM4)의 게이트에는 외부 전원 전압 Vext이 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM5)에 의해 전압 분할되어 문턱 전압보다 조금 더 큰 전압이 인가되도록 구성된다.

도 3을 참조하면, 비트라인 프리차지 전압 발생부(4)는 내부 전원 전압 Vint이 직렬로 연결된 저항(R1), 각각의 드레인과 게이트가 연결된 엔모스 트랜지스터(NM6) 와 피모스 트랜지스터(PM2) 및 저항(R2)에 의해 전압 분할되도록 구성된다.

엔모스 트랜지스터(NM6) 드레인의 전압 Vint/2 + Vth 및 피모스 트랜지스터(PM2) 드레인의 전압 Vint/2 - Vth는 각각 엔모스 트랜지스터(NM7) 및 피모스 트랜지스터(PM3)의 게이트로 인가되어 내부 전원 전압Vint를 동일하게 분할하여, 이들의 공통 연결 노드 N4로 Vint/2의 전압을 비트라인 프리차지 전압Vbp으로 출력한다.

도 4의 타이밍도를 참조하여 내부 전원 전압 Vint의 발생과 관련하여 센스 증폭기 드라이버(1)의 동작을 살펴보면 다음과 같다.

센스 증폭기 인에이블 신호 SAE가 센스 증폭기 제어 회로(2)에 입력되면 제어 신호 SBE가 '로우' 레벨로 엔모스 트랜지스터(NMS)의 게이트에 입력되어 접지 전압 Vss 레벨의 제어 신호 /S가 출력된다.

이와 동시에 '로우' 레벨의 제어 신호 BST가 피모스 트랜지스터(PMB)의 게이트로 입력되어 외부 전원 전압 Vext이 출력 노드 N2에 인가된다.

센스 증폭기 제어 회로(2)는 출력 노드 N2의 전압을 감지하며, 노드 N2의 전압이 내부 전원 전압의 기준 전압 Vr 레벨에 도달하면 제어 신호 BST는 '하이' 레벨로 출력하며, 또한 제어 신호 RTC는 '로우' 레벨로 출력한다. 이에 따라 노드 N1의 내부 전원 전압 Vint이 출력 노드 N2에 인가된다.

이와 같은 센스 증폭기 드라이버(1)의 동작에 있어서, 외부 전원 전압 Vext이 인가되어 원하는 레벨에 도달한 출력 노드N2의 전압이 센스 증폭기 제어 회로(2)에서 감지되어 외부 전원 전압 Vext의 인가가 중지될 때까지 소정의 감지 시간이 요구돠며, 이로 인해 이 시간 동안 출력 노드 N2에 전압이 오버 드라이빙되어 노드 N2의 전압 레벨은, 구간 A에서와 같이, 요구되는 내부 전원 전압 레벨보다 높아진다.

이와 같이 노드 N2의 전압 레벨이 높아진 상태에서 피모스 트랜지스터(PMI)가 턴온되면 내부 전원 전압 드라이버(3)의 노드 N1 및 노드 N2 사이에 전하 분배가 발생하여 구간 B에서와 같이 노드 N1의 내부 전원 전압 Vint의 레벨은 높아지게 된다.

내부 전원 전압 Vint의 레벨이 증가하면 비트라인 프리차지 전압 발생부(4)에서 출력되는 Vint/2의 비트라인 프리차지 전압 Vbp 역시 레벨이 증가하며, 이는 리프레쉬 타임을 감소시키고, 메모리 셀에 저장되어 있는 '1'의 정보를 읽어낼 때 센싱 마진을 적게하여 정보를 파괴시키는 결과를 초래할 수 있다.

따라서, 본 발명은 상술한 바와 같은 종래의 내부 전원 전압 드라이버의 문제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 전압 클램핑 회로를 구비하여 내부 전원 전압 드라이버 출력 노드의 높아진 전압 레벨을 낮추어 안정된 내부 전원 전압을 출력도록 하는 것이다.

도 1은 내부 전원 전압 관련 주변 회로도.

도 2는 도 1에 있어서 종래의 내부 전원 전압 드라이버의 상세 회로도.

도 3은 도 1에 있어서 비트 라인 프리차지 전압 발생부의 상세 회로도.

도 4은 도 2의 내부 전원 전압 드라이버에 따른 동작 타이밍도.

도 5는 도 1에 있어서 본 발명의 실시예에 따른 내부 전원 전압 드라이버의 상세 회로도.

도 6는 도 5의 내부 전원 전압 드라이버에 따른 동작 타이밍도.

이를 위해 본 발명의 내부 전원 전압 드라이버는 비교부를 구비하여 기준 전압 및 출력 노드의 전압을 비교하며, 이 비교 결과에 따라 출력 노드의 전압이 상기 기준 전압보다 낮은 경우 풀업 스위칭부에서 외부 전원 전압을 출력 노드로 인가하고, 또한 전압 클램핑 회로를 구비하여 내부 전원 전압 드라이버의 출력 노드의 전압이 기준 전압 이상으로 상승할 경우 출력 노드의 전압을 강하시키도록 구성된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 5를 참조하면, 본 발명의 실시예에 따른 내부 전원 전압 드라이버는 비교부(10), 버퍼부(20), 풀업 스위칭부(30) 및 전압 클램핑부(40)를 구비한다.

비교부(10), 버퍼부(20) 및 풀업 스위칭부(30)는 각각 도 2의 내부 전압 드라이버의 전압 비교부(6), 버퍼부(7) 및 풀업 스위칭부(8)와 같이 구성된다.

비교부(10)는 출력 노드 N1의 전압과 내부 전원 전압의 기준 전압 Vr을 비교한 비교 결과 신호를 출력하며, 버퍼부(20)는 이 비교 결과 신호를 버퍼링하여 출력한다.

그러면, 풀업 스위칭부(30)는 이에 따라 외부 전원 전압 Vext을 출력 노드N1로 인가한다.

출력 노드 N1의 전압이 내부 전원 전압의 기준 전압 Vr보다 낮은 경우에는 외부 전원 전압 Vext이 출력 노드 N1에 인가되며, 출력 노드 N1의 전압이 내부 전원 전압의 기준 전압 Vr 레벨까지 상승되면 풀업 스위칭부(30)는 턴오프 되어 외부 전원 전압 Vext의 공급이 차단된다.

전압 클램핑부(40)는 비교부(41)가 출력 노드 N1의 전압 및 내부 전원 전압의 기준 전압 Vr를 비교하여 그 결과인 클램핑 신호 CMP를 출력하도록 구성한다.

비교부(41)는 비교부(10)와 같이 구성되어, 출력노드 N1의 전압이 내부 전원 전압의 기준 전압 Vr보다 높은 경우엔 '하이' 레벨의 클램핑 신호 CMP를 출력하며, 출력 노드 N1의 전압이 내부 전원 전압의 기준 전압 Vr보다 낮은 경우는 '로우' 레벨의 클램핑 신호 CMP를 출력한다.

이 클램핑 신호 CMP가 인버터(IV3, IV4)로 구성된 버퍼부(42)에서 버퍼링되어 전압 강하부(43)의 엔모스 트랜지스터(NMD)의 게이트로 입력되면, 엔모스 트랜지스터(NMD)는 출력 노드 N2로부터 접지로 전류를 유출시켜 출력 노드 N2의 전압 레벨을 강하한다.

도 6의 타이밍도를 참조하여, 상기와 같이 구성되는 내부 전원 전압 드라이버의 동작을 센스 증폭기 드라이버(1)의 동작과 관련하여 살펴보면 다음과 같다.

센스 증폭기 인에이블 신호 SAE가 '하이' 레벨로 센스 증폭기 드라이버(1)에 입력되면, 제어 신호 BST에 의해 외부 전원 전압 Vext이 출력노드 N2에 인가된다.

출력 노드 N2의 전압 레벨이 상승하여 요구되는 내부 전원 전압 레벨에 이르게되면 센스 증폭기 제어 회로(2)는 이 때 출력노드 N2의 전압을 감지하여 제어 신호 BST는 '하이' 레벨로 또한 제어 신호 RTC는 '로우' 레벨로 출력하게 된다.

센스 증폭기 제어 회로(2)가 이와 같은 감지 동작을 수행하는 동안에, 외부 전원 전압 Vext을 인가하는 스위칭 피모스 트랜지스터(PMB)는 여전히 턴온된 상태이므로 출력 노드 N2의 전압 레벨은 계속 상승하여 출력 노드 N2의 전압 Vint는 요구되는 내부 전원 전압 레벨보다 높아지게 되며 이 시기까지가 구간 A에 해당된다.

센스 증폭기 제어 회로(2)의 감지 동작이 완료되어 '하이' 레벨의 제어 신호 BST에 의해 피모스 트랜지스터(PMB)가 턴오프되며, '로우' 레벨의 제어 신호 RTC에 의해 피모스 트랜지스터(PMI)가 턴온되면 노드 N2와의 전하 분배에 의해 내부 전원 전압 드라이버(3)의 출력 노드 N1의 전압 레벨은 내부 전원 전압의 기준 전압 Vr 레벨보다 높아진다. 이 시기가 구간 B에 해당한다.

이 때, 내부 전원 전압 드라이버(3)의 비교부(10)는 '하이' 레벨의 비교 신호를 출력하며, 제2 비교부(41)도 역시 노드 N1의 전압 및 내부 전원 전압의 기준 전압 Vr을 비교하여 '하이' 레벨의 클램핑 신호 CMP를 출력한다.

이에 따라 풀업 스위칭부(30)는 턴오프되며 전압 강하부(43)의 엔모스 트랜지스터(NMD)는 턴온됨으로써 출력 노드 N1으로부터 접지로 전류가 유출되어 출력 노드 N1의 전압은 강하된다.

따라서 출력 노드 N1에 드라이빙되는 내부 전원 전압 Vint은 원하는 내부 전원 전압 레벨이 되며, 이 시기는 구간 C에 해당한다.

또한, 비트라인 프리차지 전압 발생부(4)에 의해 발생되는 Vint/2의 비트 비트라인 프리차지 전압 Vbp에 있어서도 원하는 전압 레벨을 얻게 된다.

상기와 같이 동작하는 본 발명의 내부 전원 전압 드라이버에서는 센스 증폭기 드라이버 출력 노드의 전압 오버 드라이빙에 따라 상승된 내부 전원 전압 레벨을 강하하여 원하는 내부 전원 전압 레벨을 발생시키므로 안정된 내부 전원 전압을 얻는 효과가 있다.

또한, 본 발명의 내부 전원 전압 드라이버에서는 내부 전원 전압의 레벨이 상승으로 인한 비트라인 프리차지 전압이 상승에 따라 리프레쉬 시간이 감소되며, 메모리 셀의 센싱 마진이 감소되어 정보가 파괴되는 문제가 해결된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 기준 전압 및 출력 노드의 전압을 비교하여 그 결과를 출력하는 제1 비교 수단;

   상기 제1 비교 수단의 출력 신호에 따라 상기 출력 노드의 전압이 상기 기준 전압보다 낮은 경우 외부 전원 전압을 출력 노드로 인가하는 풀업 스위칭 수단; 및

   상기 출력 노드의 전압이 상기 기준 전압보다 높은 경우 출력 노드의 전압 을 강하하여 클램핑하는 전압 클램핑 수단;

   을 포함하는 반도체 메모리 장치의 내부 전원 전압 드라이버.
2. 제 1 항에 있어서, 상기 전압 클램핑 수단은

   상기 출력 노드의 전압 및 상기 기준 전압을 비교하여 클램핑 신호를 출력하는 제2 비교 수단; 및

   상기 클램핑 신호에 따라 출력 노드의 전압을 강하하는 전압 강하 수단을 포함함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 드라이버.
3. 제 2 항에 있어서,

   상기 제2 비교 수단은 차동 증폭기를 포함함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 드라이버.
4. 제 2 항에 있어서,

   상기 전압 강하 수단은 상기 출력 노드 및 접지 사이에 연결된 엔모스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 드라이버.