KR100204797B1

KR100204797B1 - 메모리 데이터 라인의 프리차지 전위 발생장치

Info

Publication number: KR100204797B1
Application number: KR1019960035671A
Authority: KR
Inventors: 이재식
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-08-27
Filing date: 1996-08-27
Publication date: 1999-06-15
Also published as: KR19980016154A

Abstract

본 발명은 메모리 장치에서 데이타를 전송하는 데이타 라인의 프리차지 전위 발생장치에 관한 것으로 특히, 미리 설정한 소정의 전압을 발생하는 기준 전압 발생 수단과, 상기 기준 전압 발생기의 출력 전압을 일 입력으로 하고 현재 데이타 라인에 프리차지되어 있는 전압을 피드백 받아 다른 입력으로 하여 두 입력을 비교하고 그 비교차에 따라 특정 전압상태를 출력 유지시키므로써 데이타 라인에 프리차지되어 있는 전압을 상기 기준 전압 발생기의 출력 전압에 유지시키는 비교전압 출력수단, 및 메모리의 상태에 따른 신호등을 입력받아 각 동작 모드에 따라 상기 비교전압 출력수단의 동작을 제어하는 제어수단을 포함하는 것을 특징으로 하는 메모리 데이타 라인의 프리차지 전위 발생장치를 제공하면, 데이타 라인마다 프리차지 전원 공급 디바이스를 설치하지 않고 소정갯수의 블럭으로 구분한 후 각 블럭의 모든 데이타 라인에 공통으로 프리차지 전위를 공급하므로써, 칩의 배치에 용이성을 갖도록 하고 적절한 데이타 라인의 프리차지 전위를 결정하여 동작 성능을 크게 높힐 수 있다.

Description

메모리 데이타 라인의 프리차지 전위 발생장치

제1도는 종래의 데이타 라인 구성 예시도.

제2도는 본 발명에 따른 데이타 버스 프리차지 전압 발생기(VDBP Gen)의 개념을 설명하기 위한 구성 예시도.

제3도는 제2도에 도시되어 있는 제어부의 상세 구성 예시도.

제4도는 제2도에 도시되어 있는 기준 전압 발생기의 상세 구성 예시도.

제5도는 제2도에 도시되어 있는 비교기의 상세 구성 예시도.

제6도는 제3도에 도시되어 있는 제어부의 출력신호의 파형 예시도.

본 발명은 메모리 장치에서 데이타를 전송하는 데이타 라인의 프리차지 전위의 발생장치에 관한 것으로 특히, 각 블록의 모든 데이타 라인에 공통으로 프리차지 전위를 공급하므로써 칩의 배치에 용이성을 갖도록 하고 적절한 데이타 라인의 프리차지 전위를 결정하여 동작 성능을 크게 높힐 수 있도록 하는 메모리 데이타 라인의 프리차지 전위 발생장치에 관한 것이다.

또한, 칩(chip)에 전원이 유입되는 기간(Power-up)동안에 데이타 라인에 유입될 수 있는 전원 노이즈 및 스탠드바이 모드(Standby mode)에서 유입될 수 있는 디지탈 잡음을 제거할 수 있도록 하는 메모리 데이타 라인의 프리차지 전위 발생장치에 관한 것이다.

일반적으로, 메모리 반도체 칩에는 다수의 메모리 셀과, 상기 메모리 셀의 구동을 위한 다수의 워드 라인과, 상기 메모리 셀의 데이타를 감지하고 증폭하는 다수의 비트라인 센스 앰프, 및 상기 비트라인 센스 앰프에서 증폭된 데이타를 전송하여 데이타 라인 센스 앰프로 하여 증폭하게 하는 다수의 데이타 라인이 존재하게 된다.

근래 들어, 반도체 메모리 소자에서 사용되는 데이타 라인을 살펴보기 위해 히다찌(Hitachi)사에서 생산되는 제품을 예로들어 첨부한 제1도를 참조하여 살펴보면, 제1도는 4M DRAM에서 사용되는 데이타 라인의 상세 회로도인데, 이 회로는 DRAM의 대기 모드상태에서는 VCC/2의 전위로 프리차지 되어 있고 데이타 라인의 프리차지 전위가 (VCC-Vtn)로 올라간 상태에서 데이타 센스 앰프의 동작을 구동한다. 사용한 데이타 센스 앰프는 두 단의 NMOS 입력 차동 앰프(input differential amp.)이다.

이와 같은, 비트 라인의 프리차지 전위 VCC/2와 같은 전위를 갖도록 데이타 라인의 프리차지 전위를 설정하는 것은 비트 라인에 유입되는 잡음 성분을 최소화하기 위해서이고 데이타 센스 앰프의 동작 시점에서 데이타 라인의 프리차지 전위를 (VCC-Vtn)으로 조정한 것은 데이타 센스 앰프의 전압 이득을 크게 하기 위함이다.

그러나, 데이타 라인에 프리차지 전위를 생성하는 전압 발생기의 대기 전류가 문제가 될 수 있고, 모든 데이타 라인 각각에 대하여 프리차지 디바이스를 두어야 하기 때문에 레이아웃 경비(layout overhead)가 크며, 보다 적합한 데이타 라인의 프리차지 전위를 선택할 수 없다는 단점을 가지고 있다.

상기 문제점을 해소하기 위한 본 발명의 목적은, 데이타 라인마다 프리차지 전위 공급 디바이스를 설치하지 않고 소정갯수의 블럭으로 구분한 후 각 블럭의 모든 데이타 라인에 공통으로 프리차지 전위를 공급하므로써, 칩의 배치에 용이성을 갖도록 하고 적절한 데이타 라인의 프리차지 전위를 결정하여 동작 성능을 크게 높힐 수 있도록 하는 메모리 데이타 라인의 프리차지 전위 발생장치를 제공하는데 있다.

또한, 상기 문제점을 해소하기 위한 본 발명의 부가적인 목적은, 또한, 칩(chip)에 전원이 유입되는 기간(Power-up) 동안에 데이타 라인에 유입될 수 있는 전원 노이즈 및 스탠드바이 모드(Standby mode)에서 유입될 수 있는 디지탈 잡음을 제거할 수 있도록 하는 메모리 데이타 라인의 프리차지 전위 발생장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 다수의 데이타 라인이 존재하는 메모리 반도체 칩에서 데이타 라인의 프리차지 전위 발생장치에 있어서, 미리 설정한 소정의 전압을 발생하는 기준 전압 발생 수단과, 상기 기준 전압 발생기의 출력 전압을 일 입력으로 하고 현재 데이타 라인에 프리차지되어 있는 전압을 피드백받아 다른 입력으로 하여 두 입력을 비교하고 그 비교차에 따라 특정 전압상태를 출력 유지시키므로써 데이타 라인에 프리차지되어 있는 전압을 상기 기준 전압 발생기의 출력 전압에 유지시키는 비교전압 출력수단, 및 메모리의 상태에 따른 신호등을 입력받아 각 동작 모드에 따라 상기 비교전압 출력수단의 동작을 제어하는 제어수단을 포함하는 데 있다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 살펴보면 다음과 같다.

제2도는 본 발명에 따른 데이타 버스 프리차지 전압 발생기(VDBP Gen)의 개념을 설명하기 위한 구성 예시도로서, 전위 조절이 가능한 기준 전압 발생기(10)와, 상기 기준 전압 발생기(10)에서 발생되는 전압치와 현 데이타 버스에 걸리는 프리차지 전위를 피드백 받아 비교하여 데이타 버스에 걸리는 전압을 기준전압에 근접하게 조정하기 위한 비교기(20) 및 메모리의 상태에 따른 신호(/RAS, 전원 업, 리플레쉬 프레그)등을 입력받아 각 동작 모드에 따라 상기 비교기(20)의 동작을 제어하는 조절부(30)로 구성된다.

이때, 용량성 부하인 콘덴서(C)로 표현되는 부분은 데이타 버스를 상징적으로 표현한 것이다.

상기와 같이 구성되는 본 발명에 따른 데이타 버스 프리차지 전압 발생기의 동작을 대략적으로 간략히 설명하면, 상기 비교기(20)에서는 현 프리차지 전압을 반전 데이타 입력단에 피드백 받고 기준 전압 발생기(10)에서 출력되는 미리 설정된 기준 전압과 비교하여 그 차이에 대응하는 전압을 발생시키는데, 만약 현 프리차지 전압이 기준전압에 비하여 더 낮은 전위를 나타내면 콘덴서(C)에 하이전압을 걸어주어 상기 콘덴서(C)에 전하가 축적되도록 하여 프리차지 전압의 전위를 높이게 된다.

반면에, 상기 비교기(20)의 반전 데이타 입력단에 유입되는 현 프리차지 전압이 기준 전압에 대해 더 높은 전위를 가질 경우 상기 비교기(20)는 로우전압을 출력하여 상기 콘덴서(C)에 축적되어 있는 전하가 방전될 수 있도록 하여 프리차지 전압을 낮추게 된다.

그러므로, 항상 상기 콘덴서(C)에 축적되어 있는 전하의 량 즉, 프리차지 전압의 전위는 일정한 상태를 유지하게 된다.

이하, 상기와 같이 동작하는 본 발명에 따른 데이타 버스 프리차지 전압 발생기의 구성요소별 세부구성과 각 구성의 동작 및 전체 동작을 첨부한 도면을 참조하여 상세히 살펴보면 다음과 같다.

우선, 상기와 같이 동작하는데 있어 전체 시스템의 동작을 제어하는 제어부의 상세 구성을 첨부한 제3도를 참조하여 살펴보면, 외부로부터 RAS(Row Address Strobe) 신호의 반전신호(/RAS)와 전원 업신호(PWRUP) 및 셀프 리플레쉬 프레그신호(Self_Ref.)를 입력받아 논리합 연산 동작하여 해당 연산치를 출력하는 논리합 연산부(21)와, 상기 논리합 연산부(21)에서 출력되는 신호를 입력받아 반전 동작하여 출력하는 신호 반전부(INV)와, 상기 신호 반전부(INV)의 출력신호를 입력받아 신호 지연 및 논리연산을 통해 메모리의 각 동작 모드에 따라 상기 비교기(20)와 기준 전압 발생부(10)의 동작을 제어하기 위한 제어신호를 발생시켜 해당구성에 전달하는 동작신호 발생부(22), 및 상기 신호 반전부(INV)의 출력신호를 입력받아 신호 지연 및 논리 연산을 통해 메모리의 억세스 모드에 따른 제어신호를 발생시켜 상기 비교기(20)에 전달하는 억세스신호 발생부(33)로 구성된다.

상기와 같은 구성을 세부적으로 살펴보면 우선, 논리합 연산부(21)는 입력신호의 시간적인 임피던스 매칭을 위하여 3개의 인버터(IV1∼IV3)와 1개의 낸드 게이트(NAND1)를 사용하였다. 그 구성 요소간의 연결구성을 살펴보면 RAS 신호의 반전신호(/RAS)를 입력받아 반전 동작하여 출력하는 제1인버터(IV1)와, 전원 업신호(PWRUP)를 입력받아 반전 동작하여 출력하는 제2인버터(IV2)와, 셀프 리플레쉬 프레그신호(Self_Ref.)를 입력받아 반전 동작하여 출력하는 제3인버터(IV3), 및 상기 제1∼3 인버터(IV1∼IV3)에서 출력되는 신호를 입력받아 부정 논리곱 연산 동작하여 그 연산치를 출력하는 제1낸드 게이트(NAND1)으로 이루어진다.

또한, 상기 동작신호 발생부(22)는 상기 신호 반전부(INV)의 출력신호를 입력받아 그대로 제1제어신호(RAS1)로 사용하고, 상기 제1제어신호(RAS1)를 입력받아 반전하여 제2제어신호(/RAS1)를 출력하는 제4인버터(IV4)와, 상기 제4인버터(IV4)에서 출력되는 신호를 입력받아 반전 동작하여 제3제어신호(RAS2)를 출력하는 제5인버터(IV5)와, 상기 제5인버터(IV5)에서 출력되는 신호를 입력받아 반전 동작하여 제4제어신호(/RAS2)를 출력하는 제6인버터(IV6)와, 상기 신호 반전부(INV)의 출력신호와 상기 제5인버터(IV5)에서 출력되는 신호를 입력받아 부정 논리곱 연산하여 그 연산치를 제5제어신호(/RAS3)로 출력하는 제2낸드 게이트(NAND2) 및 상기 제2낸드 게이트(NAND2)에서 출력되는 신호를 입력받아 반전 동작하여 제6제어신호(RAS3)를 출력하는 제7인버터(IV7)로 이루어진다.

또한, 상기 억세스신호 발생부(33)는 상기 신호 반전부(INV)에서 출력되는 신호를 입력받아 소정시간 지연하여 출력하는 시간지연부(33A)와, 상기 시간지연부(33A)에서 출력되는 신호를 입력받아 반전 출력하는 제8인버터(IV8)와, 상기 제8인버터(IV8)의 출력신호와 상기 신호 반전부(INV)에서 출력되는 신호를 입력받아 부정 논리곱 동작하여 제7제어신호(/ACCESS)를 출력하는 제3낸드 게이트(NAND3), 및 상기 제3낸드 게이트(NAND3)의 출력신호를 입력받아 반전시켜 제8제어신호(ACCESS)를 출력하는 제9인버터(IV9)로 이루어진다.

이때, 상기 신호 반전부(INV)는 인버터 게이트를 사용한다.

상기와 같이 구성되는 제어부(30)에서 제1, 제2제어신호를 입력받아 그에 따라 동작하는 기준 전압 발생기(10)의 상세 구성을 첨부한 제4도를 참조하여 살펴보면, 게이트 단자와 접지가 연결되어 있어 항상 소스 단자에 입력받는 소정의 양전압(Vcc)을 드레인 단자로 출력하는 제1PMOS(PM1)와, 상기 제1PMOS(PM1)의 소스 단자에 일단이 연결되어 있는 제1저항(R1)을 시작점으로 하여 직렬로 순차 연결되어 있는 제1∼제4저항(R1∼R4)과, 상기 제어부(30)의 제1제어신호(RAS) 신호를 게이트 단자에 입력받아 신호의 상태에 따라 상기 제4저항(R4)과 연결되어 있는 드레인 단자를 통해 인가되는 전원을 소스 단자에 연결된 접지로 도통하는 제1NMOS(NM1) 및 상기 제1NMOS(NM1)의 드레인 단자에 소스 단자가 연결되고 드레인 단자가 상기 제1NMOS(NM1)의 소스단자에 연결되어 있으며 게이트 단자에 걸리는 상기 제어부(30)의 제2제어신호(/RAS) 신호에 따라 온/오프 동작하는 제2PMOS(PM2)로 구성된다.

이때, 상기 제1∼제4저항(R1∼R4) 각각에는 각 저항의 양단에는 온동작시 해당 저항에서 전압 강하가 일어나지 않도록 하는 제1∼제4스위칭소자(S1∼S4)가 연결 구성되어 있으며, 상기 비교기(20)의 비반전 데이타 입력단에 제공하는 기준전압(Vref)은 제2저항(R2)과 제3저항(R3)의 공통 접속접에 걸리는 전압을 사용한다.

마지막으로, 상기와 같이 구성되는 기준 전압 발생기(10)에서 출력되는 기준전압을 입력받는 비교기(20)의 구성 및 동작을 첨부한 제5도를 참조하여 살펴보면 다음과 같다.

원칙적으로 상기 비교기(20)는 두 입력단자를 갖고 있으며, 일측의 입력단자는 상기 기준 전압 발생기(10)에서 출력되는 기준전압을 입력받고 있으며, 다른 일측의 입력단에는 비교기의 출력(VDBP)이 피드백되어 연결되어 있어야 하지만, 첨부한 제5도에 도시되어 있는 비교기(20)는 상술한 제어부(30)에 유입되는 제어신호와 관련된 부분에 관련된 상세회로만을 도시하고 있다.

이는, 전체 동작과 신호의 연관성을 설명하는데 용이하도록 하기 위한 것이다.

우선, 회로에 도시되어 있지는 않지만 출력신호의 궤환부분에 대하여 간략히 설명하면, 출력 VDBP의 입력 단자에로의 연결은 네가티브 피드백(negative feedback)효과로 적절한 전위를 출력단이 갖도록 한다. 다만 적절한 루프 게인(loop gain)을 얻어서 발진 현상이 없도록 설계에 주의한다.

도시되어 있는 제5도의 회로를 기능에 따라 분리하면, 입력단과 출력단으로 구분할 수 있는데, 소정의 양전압(Vcc)을 소스 단자에 입력받고 상기 제어부(30)의 제4제어신호(/RAS2)를 입력받아 온/오프 동작하는 제3PMOS(PM3)와, 각각 상기 소정의 양전압(Vcc)을 소스 단자에 입력받고 게이트 단자가 공통으로 접속되어 있는 제4, 제5PMOS(PM4, PM5)와, 상기 제3PMOS(PM3)의 드레인 단자와 저항(R5)를 통하여 각각 공통으로 드레인 단자가 연결되어 있는 제2, 제3NMOS(NM2, NM3)와 상기 제4, 제5PMOS(PM4, PM5)의 드레인 단자 각각에 드레인 단자가 각각 개별적으로 연결되어 있으며 소스단이 공통으로 연결되어 있는 제4, 제5NMOS(NM4, NM5) 및 상기 제4, 제5NMOS(NM4, NM5)의 공통 소스 단자에 드레인 단자가 연결되고 게이트 단자는 상기 제3NMOS(NM3)의 게이트 단자와 연결되며 소스 단자는 접지와 연결되는 제6NMOS(NM6)로 입력단(20A)은 구성된다.

이때, 상기 제2NMOS(NM2)는 게이트 단자에 상기 제3PMOS(PM3)의 게이트 단자와 공통으로 접속되어 있어 상기 제어부(30)의 제4제어신호(/RAS2)를 입력받아 온/오프 동작하게 된다.

또한, 출력단(20B∼20D)는 메모리 반도체의 동작 상태에서 사용되는 출력단으로 상대적으로 적은 출력 능력을 가지는 제1출력단(20B)와, 상기 제1출력단(20B)에 비하여 상대적으로 큰 출력 구동 능력을 갖도록 설계되어 있는 제2출력단(20C) 및 최종적으로 반도체 메모리의 프리차지 전원을 출력하는 제3출력단(20D)으로 구성된다.

상기 구성중 제2출력단(20C)은 상기 제1출력단(20B)에 비하여 상대적으로 더 많은 전류를 사용하기 때문에 동작 모드에서 항시 동작하는 것은 아니다.

이하, 상기 출력단(20B∼20D)의 상세 구성을 살펴보면, 제1출력단(20B)은 소정의 양전압(VCC)를 소스단자에 입력받고 게이트 단자에 입력되는 상기 제어부(30)의 제5제어신호(/RAS3)에 따라 온/오프 동작하는 제7PMOS(PM7)와, 상기 제7PMOS(PM7)의 드레인 단자에 소스단자가 연결되어 있으며 상기 입력단(20A)내부의 제4PMOS(PM4)의 소스 단자에 걸리는 전압신호를 게이트 단자에 입력받아 온/오프 동작하며 상기 제5NMOS(NM5)의 게이트 단자와 드레인 단자가 연결되어 있는 제6PMOS(PM6)와, 상기 제6PMOS(PM6)의 게이트 단자와 공통으로 연결되며 드레인 단자가 상기 제6PMOS(PM6)의 드레인 단자와 연결되어 있는 제7NMOS(NM7) 및 상기 제7NMOS(NM7)의 소스 단자에 드레인 단자가 연결되며 상기 제어부(30)의 제3제어신호(RAS2)를 게이트 단자에 입력받아 온/오프 동작하는 제8NMOS(NM8)로 구성된다.

또한, 제2출력단(20C)은 소정의 양전압(VCC)를 소스 단자에 입력받고 드레인 단자가 상기 제7PMOS(PM7)의 드레인 단자와 공통으로 묶여 있으며 상기 제어부(30)의 제7제어신호(/ACCESS)를 게이트 단자에 입력받아 온/오프 동작하는 제8PMOS(PM8)와, 상기 제8NMOS(NM8)의 드레인 단자와 소스 단자에 각각 드레인과 소스 단자가 연결되며 게이트 단자에 상기 제어부(30)의 제8제어신호(ACCESS)를 입력받아 온/오프 동작하는 제9NMOS(NM9)로 구성된다.

그리고, 제3출력단(20D)은 소정의 양전압(VCC)를 드레인 단자에 입력받고 게이트 단자에 상기 제어부(30)에서 출력되는 제1제어신호(RAS1)를 입력받아 온/오프 동작하는 제10 NMOS(NM10)와, 상기 제10NMOS(NM10)의 소스 단자에 드레인 단자와 게이트 단자가 공통으로 묶여 있으며 소스 단자는 상기 제6PMOS(PM6)의 드레인 단자와 연결되어 있는 제11 NMOS(NM11)로 구성되어 있다.

상기와 같이 구성되는 본 발명에 따른 메모리 데이타 라인의 프리차지 전위 발생장치의 동작을 첨부한 제6도를 참조하여 상세히 살펴보면 다음과 같다.

우선, 상기 제어부(30)는 상술한 출력단의 사용용도를 설명하기 위한 개략적인 회로도인 것을 미리 밝혀둔다.

상기 제어부(30)의 제어신호에 따라 기준 전압을 발생시키는 기준 전압 발생기(10)의 동작을 살펴보면, 상기 기준 전압 발생기(10)는 제2저항(R2)과 제3저항(R3)의 접속접을 중심으로 상부 즉, 제1PMOS(PM1)와 제1, 제2저항(R1, R2) 및 제1, 제2스위칭소자(S1, S2)는 풀업(Pull-Up)의 기능을 수행하고, 상기 접속접을 중심으로 하부 구성은 풀다운(Pull-Down)의 기능을 수행한다.

이에 따라, 상기 제1~제4스위칭 소자(S1~S4)가 모두 오프상태가 되면, 기준전압(Vref)은 아래의 식에 따라 출력된다.

즉, 상술한 경우의 기준전압(Vref)은,

아래와 같으며, 이때의 기준전압은 구동전압(Vcc)가 전혀 변화하지 않고 일정하다고 가정하는 경우, 기준 전압 발생기(10)에서 발생될 수 있는 최소의 전압이다. 또한, 실제로 저항 성분은 공정 변화에 둔감하고 한계(threshold) 전압의 변화와 무관한 폴리(Poly) 저항을 사용할 수 있으며, 풀업부와 풀다운부에 사용하는 저항 성분은 같은 재질을 사용하여 동일한 전기적 특성을 갖도록 한다.

상기와 같은 기준 전압 발생기(10)의 출력신호를 입력받아 현재 프리차지 전위를 비교하여 비교기(20)의 입력단(20A)은 일반적인 차동 증폭기(20A)의 구조를 도시하고 있고, 출력단(20B~20D)은 구동 능력이 큰 AB 급출력단을 사용한다.

입력단의 구성은 종래 많이 사용되고 있는 일반적인 차동 증폭기의 구성을 가지고 있으므로 상세한 설명은 생략하겠다.

상기 출력단(20B~20D)은 대체적으로 전원 전압(VCC)에 연결된 풀업 필터(pull-up lifter)와 접지전위(VSS)에 연결된 풀다운 싱커(pull-down sinker)의 직렬 연결 구조를 갖는다.

이와 같은 비교기의 동작을 제어하는 제어부(30)는 크게 세가지 동작 영역을 나누어 각기 다르게 동작 제어를 수행하는데, 그 모드를 살펴보면, 대기모드와, 억세스 모드 및 동작모드로 구분한다.

이하, 첨부한 제6도를 참조하여 제어부(30)의 출력신호에 따른 전체적인 동작을 살펴보면, 우선 대기 모드 상태에 있을 때에는 제4도에 도시되어 있는 기준 전압 발생기(10)의 전류 경로를 형성하는 제1NMOS(NM1)와 제2PMOS(PM2)의 게이트에 인가되는 제어신호(제6도(d) 참조)가 각각 로우상태와 하이상태이므로 각 MOS(NM1,PM2)는 오프상태를 유지하게 된다. 그에 따라 비교기(20)의 동작이 멈추어지게 된다.

이것은 대기 모드에서 전류의 양을 조절하기 위한 것이다. 결국 대기모드에서 VDBP발생기의 동작이 멈추고 데이타 라인 프리차지 전압은 부유(floating) 상태가 된다. 이때, VDBP발생기의 용량성 부하에 저장된 전하들이 누설 전류에 의해 방전되는데 이로 인해 VDBP가 설정된 전압영역을 벗어나게 됨으로 이를 방지하기 위해서 비교기(20)에는 제3출력단(20D)를 구비하고 있다. 즉, 상기 제3출력단(20D)은 전압 제한기의 역할을 수행하여 VDBP 전위를 제어하게 된다.

이후, 반도체 메모리의 제어 신호인 /RAS(제6도(b) 참조)가 하이상태에서 로우 상태로 전환되면 즉, 동작모드로 들어가면 대기 모드에서 부유하고 있던 VDBP전위가 미리 설정된 전위로 빠르게 복원되어야 한다. 동작 출력단을 이용하여 이를 수행하고자 하면 복원되는 시간이 길어지게 되므로 실제 동작 상태에서는 원하는 데이타 라인의 전위를 얻을 수 없다. 이러한 단점을 해결하기 위해 동작 모드의 초기에 강력한 구동 능력을 가진 출력단을 사용하여 단숨에 VDBP의 전위를 복원하도록 하는 모드가 억세스 모드이다.

억세스 모드 동안에는 매우 큰 전류를 사용하므로 제2출력단(20C)가 동작하며 이때, 억세스 모드의 적절한 시간 구간을 설정하도록 제어하여야 하는데, 이는 제어부(30)의 억세스신호 발생부(33)에서의 지연회로에 의해 결정한다.

상기 억세스 모드가 끝나면 VDBP 발생기는 동작 모드로 진입하여 기준 전압과의 작은 전압차를 복원하고 동작에 의해 사용된 전하를 계속 복구하도록 한다.

만약 데이타 라인에 디지탈 잡음이 유입될 경우 비교기의 동작에 의해 전하를 공급, 혹은 방출하여 적절한 데이타 라인 프리차지 전압을 유지하도록 한다.

이때, 초기 메모리의 전원이 안정될때까지 VDBP는 상기 비교기(20)의 제3출력단(20D)의 전압 제한 기능에 의해 미리 전압한도(V limit)까지 설정한다. 즉, 상기 제3출력단(20D)만이 동작하며, 실제 다른 전압 발생기는 동작하지 않는다.

이후, 동작 모드로 진행하는데, 이는 열(column)의 동작에 의해 데이타 라인이 움직이는 구간이다. 입력원에 의해 데이타가 데이타 라인에 실린후 다시 프리차지 모드가 되면 제1출력단(20B)에 의해 빠르게 VDBP전위를 복원시킨다.

실제로 메모리에서 VDBP발생기의 용량성 부하(load)가 매우 크게 되면 출력 복원 시간이 길어지기 때문에 적절한 부하를 갖도록 전체 메모리 칩을 블럭화하기도 한다.

상기와 같이 동작하는 본 발명에 따른 메모리 데이타 라인의 프리차지 전위 발생장치를 제공하면, 데이타 라인마다 프리차지 전원 공급 디바이스를 설치하지 않고 소정갯수의 블럭으로 구분한 후 각 블럭의 모든 데이타 라인에 공통으로 프리차지 전위를 공급하므로써, 칩의 배치에 용이성을 갖도록 하고 적절한 데이타 라인의 프리차지 전위를 결정하여 동작 성능을 크게 높힐 수 있다.

Claims

다수의 데이타 라인이 존재하는 메모리 반도체 칩에서 데이타 라인의 프리차지 전위 발생장치에 있어서, 미리 설정한 소정의 전압을 발생하는 기준 전압 발생 수단과, 상기 기준 전압 발생기의 출력 전압을 일 입력으로 하고 현재 데이타 라인에 프리차지되어 있는 전압을 피드백받아 다른 입력으로 하여 두 입력을 비교하고 그 비교차에 따라 특정 전압상태를 출력 유지시키므로써 데이타 라인에 프리차지되어 있는 전압을 상기 기준 전압 발생기의 출력전압에 유지시키는 비교전압 출력수단, 및 메모리의 상태에 따른 신호등을 입력받아 각 동작 모드에 따라 상기 비교전압 출력수단의 동작을 제어하는 제어수단을 포함하는 것을 특징으로 하는 메모리 데이타 라인의 프리차지 전위 발생장치.
제1항에 있어서, 상기 제어수단은 상기 기준 전압 발생 수단의 동작을 온/오프시키는 제어 동작을 수행하는 것을 특징으로 하는 메모리 데이타 라인의 프리차지 전위 발생장치.
제1항에 있어서, 상기 제어수단은 상기 비교전압 출력수단을 메모리 동작의 스탠바이 모드와 억세스 모드 및 동작 모드로 구분된 동작 상태에 따라 제어동작하는 것을 특징으로 하는 데이타 라인의 프리차지 전위 발생장치.
제1항 내지 제3항중 어느 한 항에 있어서, 상기 제어수단은 외부로부터 RAS(Row Address Strobe) 신호의 반전신호(/RAS)와 전원 업신호(PWRUP) 및 셀프 리플레쉬 프레그신호(Self_Ref.)를 입력받아 메모리의 동작을 스탠바이 모드와 억세스 모드 및 동작 모드로 구분하여 제어동작하는 것을 특징으로 하는 데이타 라인의 프리차지 전위 발생장치.
제4항에 있어서, 상기 제어수단은 외부로부터 RAS 신호의 반전신호(/RAS)와 전원 업신호(PWRUP) 및 셀프 리플레쉬 프레그신호(Self_Ref.)를 입력받아 논리합 연산 동작하여 해당 연산치를 출력하는 논리합 연산부와, 상기 논리합 연산부에서 출력되는 신호를 입력받아 반전 동작하여 출력하는 신호 반전부와, 상기 신호 반전부의 출력신호를 입력받아 신호 지연 및 논리 연산을 통해 메모리의 각 동작 모드에 따라 상기 기준 전압 발생 수단과 비교전압 출력수단의 동작을 제어하기 위한 제어신호를 발생시켜 해당 구성에 전달하는 동작신호 발생부, 및 상기 신호 반전부의 출력신호를 입력받아 신호 지연 및 논리 연산을 통해 메모리의 억세스 모드에 따른 제어신호를 발생시켜 상기 비교전압 출력수단에 전달하는 억세스신호 발생부로 구성되는 것을 특징으로 하는 데이타 라인의 프리차지 전위 발생장치.
제5항에 있어서, 상기 논리합 연산부는 입력신호의 시간적인 데이타 매칭을 위하여 RAS 신호의 반전신호(/RAS)를 입력받아 반전 동작하여 출력하는 제1인버터와, 전원 업신호(PWRUP)를 입력받아 반전 동작하여 출력하는 제2인버터와, 셀프 리플레쉬 프레그신호(Self_Ref.)를 입력받아 반전 동작하여 출력하는 제3인버터, 및 상기 제1∼3 인버터에서 출력되는 신호를 모두 입력받아 부정 논리곱 연산 동작하여 그 연산치를 출력하는 제1낸드 게이트로 이루어지는 것을 특징으로 하는 데이타 라인의 프리차지 전위 발생장치.
제5항에 있어서, 상기 동작신호 발생부는 상기 신호 반전부의 출력신호를 입력받아 그대로 제1제어신호로 사용하고, 상기 제1제어신호를 입력받아 반전하여 제2제어신호를 출력하는 제4인버터와, 상기 제4인버터에서 출력되는 신호를 입력받아 반전 동작하여 제3제어신호를 출력하는 제5인버터와, 상기 제5인버터에서 출력되는 신호를 입력받아 반전 동작하여 제4제어신호를 출력하는 제6인버터와, 상기 신호 반전부의 출력신호와 상기 제5인버터에서 출력되는 신호를 입력받아 부정 논리곱 연산하여 그 연산치를 제5제어신호로 출력하는 제2낸드 게이트 및 상기 제2낸드 게이트에서 출력되는 신호를 입력받아 반전 동작하여 제6제어신호를 출력하는 제7인버터로 이루어지는 것을 특징으로 하는 데이타 라인의 프리차지 전위 발생장치.
제5항에 있어서, 상기 억세스 신호 발생부는 상기 신호 반전부에서 출력되는 신호를 입력받아 소정시간 지연하여 출력하는 시간지연부와, 상기 시간지연부에서 출력되는 신호를 입력받아 반전 출력하는 제8인버터와, 상기 제8인버터의 출력신호와 상기 신호 반전부에서 출력되는 신호를 입력받아 부정 논리곱 동작하여 제7제어신호를 출력하는 제3낸드 게이트, 및 상기 제3낸드 게이트의 출력신호를 입력받아 반전시켜 제8제어신호를 출력하는 제9인버터로 이루어지는 것을 특징으로 하는 데이타 라인의 프리차지 전위 발생장치.