JP6752126B2 - センスアンプ回路 - Google Patents

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Description

本発明は、センスアンプ回路に関する。
メモリセルから読み出したデータを検出する回路として、センスアンプ回路が用いられている。このようなセンスアンプ回路として、選択されたメモリセルからビットラインに流れる電流を検出することによって、メモリセルからの読出データを判定するいわゆる電流検出型のセンスアンプ回路が知られている。
電流検出型のセンスアンプ回路は、例えばトランジスタ及びインバータから構成されており、ビットラインの電位を制御する電位制御部と、読出電流に基づいて読出データを検出する検出部とを有する。かかるセンスアンプ回路では、ビットラインの電位を制御し、メモリセルからビットラインに流れる電流（読出電流）に応じて変化するノード電位とインバータの閾値電位との比較結果に基づいて、インバータがハイレベル又はローレベルの信号を出力することにより、メモリセルに記憶されているデータの判定を行う（例えば、特許文献１）。
特開２００１−２５０３９１号公報
上記のようなセンスアンプ回路において、ビットラインに流れる読出電流が小さい場合、読出電流を増幅するための電流増幅部が必要となる。電流増幅部を備えたセンスアンプ回路では、メモリ読出期間において電位制御部と電流増幅部とがいずれもオン状態（動作を行う状態）に制御されるため、回路全体の消費電流が大きいという問題があった。
また、ロングサイクルでの読み出しを行う場合には、通常、ショートサイクルでの読み出しよりも低消費電力であることが要求される。しかし、上記のようなセンスアンプ回路では時間毎の消費電流が読み出し期間の間一定であるため、低消費電力の要求を満たすことができないという問題があった。
本発明に係るセンスアンプ回路は、メモリセルから読み出されたデータを検出するセンスアンプ回路であって、前記メモリセルに接続されたビットラインの電位を制御する電位制御部と、前記メモリセルから前記ビットラインに流れる読出電流を増幅し、増幅電流を生成する電流増幅部と、前記増幅電流に基づいて、前記メモリセルから読み出されたデータを検出する検出部と、を備え、前記電位制御部は、データ読出期間において前記ビットラインの電位を制御し、前記データ読出期間内には電流増幅期間が設けられ、前記電流増幅部は、前記電流増幅期間において前記読出電流を増幅することを特徴とする。
本発明に係るセンスアンプ回路によれば、消費電流を低減しつつメモリセルからの読出データを検出することが可能となる。
実施例１のセンスアンプ回路の構成を示す回路図である。 メモリセルの構成を模式的に示す図である。 実施例１のディレイ回路の構成を示す回路図である。 実施例１のディレイ回路の動作時における信号波形及びノード電位を示すタイムチャートである。 実施例１のセンスアンプ回路の動作時における信号波形及びノード電位を示すタイムチャートである。 実施例２のセンスアンプ回路の構成を示す回路図である。 実施例２のディレイ回路の構成を示す回路図である。 実施例２のディレイ回路の動作時における信号波形及びノード電位を示すタイムチャートである。 実施例２のセンスアンプ回路の動作時における信号波形及びノード電位を示すタイムチャートである。 実施例２のセンスアンプ回路の変形例を示す図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本発明の実施例１のセンスアンプ回路１０の構成を示す回路図である。センスアンプ回路１０は、メモリセルアレイのビットラインＢＬの電位を制御する電位制御部１１、メモリセルからの読出電流を増幅する電流増幅部１２、回路の動作タイミングを制御する制御部１３、増幅された読出電流（増幅電流）に基づいて読出データを検出する読出データ検出部１４、検出結果を出力する出力部としてのインバータＩＮＶ１を備える。
電位制御部１１は、第１導電型のＰチャネル型ＭＯＳトランジスタであるトランジスタＰＭ０、ＰＭ１及びＰＭ４と、第１導電型とは反対導電型のＮチャネル型ＭＯＳトランジスタであるトランジスタＮＭ０、ＮＭ１、ＮＭ４及びＮＭ５から構成されている。
トランジスタＰＭ０のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ０のドレインは、トランジスタＮＭ０のドレインに接続されるとともに、トランジスタＮＭ０のゲート及びトランジスタＮＭ１のゲートを接続するノードであるノードＮ０に接続されている。トランジスタＰＭ０のゲートには、メモリアレイのビットラインＢＬの電位を制御するための制御電圧ＣＬＭＰＲＥＦが供給される。
トランジスタＰＭ４のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ４のゲートは、制御部１３に接続され、制御部１３から第１制御信号ＳＥＮＳＥの供給を受ける。トランジスタＰＭ４のドレインは、ノードＮ０を介してトランジスタＮＭ０及びＮＭ１のゲートに接続されるとともに、トランジスタＰＭ０及びＮＭ０のドレインに接続されている。
トランジスタＰＭ１のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ１のゲート及びドレインは共通接続され、ノードＮ１を介して電流増幅部１２のトランジスタＰＭ２のゲートに接続されている。
トランジスタＮＭ０、ＮＭ１、ＮＭ４及びＮＭ５は、カレントミラー回路を構成している。トランジスタＮＭ０のソースは、トランジスタＮＭ４のドレインに接続されている。トランジスタＮＭ０のゲートは、ノードＮ０を介してトランジスタＮＭ１のゲートに接続されている。トランジスタＮＭ０のドレインは、トランジスタＮＭ４のドレインに接続されている。
トランジスタＮＭ４のソースは接地されている。トランジスタＮＭ４のゲートは、制御部１３に接続され、第１制御信号ＳＥＮＳＥの供給を受ける。
トランジスタＮＭ１のソースは、トランジスタＮＭ５のドレインに接続されている。トランジスタＮＭ１のドレインは、トランジスタＰＭ１のドレインに接続されるとともにノードＮ１に接続されている。
トランジスタＮＭ５のソースは、メモリアレイのビットラインＢＬに接続されている。トランジスタＮＭ５のゲートは、制御部１３に接続され、第１制御信号ＳＥＮＳＥの供給を受ける。
電位制御部１１は、制御部１３から第１制御信号ＳＥＮＳＥの供給を受けて動作を行う。具体的には、電源レベルのハイレベルの信号（以下、“Ｈ”）が印加されるとアクティブモードとなり、接地レベルのローレベルの信号（以下、“Ｌ”）が印加されるとスタンバイモードとなる。アクティブモードにおいて、制御電圧ＣＬＭＰＲＥＦに応じた電流がトランジスタＮＭ０に流れ、ノードＮ０の電位が定まる。これにより、ビットラインＢＬがチャージされ、ビットラインＢＬの電位が所定電位に制御される。なお、本実施例では、読出期間ＴＣＹＣの間、信号レベルが“Ｈ”である第１制御信号ＳＥＮＳＥが電位制御部１１に供給される。すなわち、読出期間ＴＣＹＣの間、電位制御部１１はアクティブモードに制御される。
トランジスタＰＭ１、ＮＭ１及びＮＭ５からなる電流路には、メモリセルアレイからの読み出しデータに応じた電流（読出電流）が流れる。具体的には、メモリセルアレイにおいて選択されたメモリセルから読み出されたデータが“０”である場合には電流が流れず、読み出されたデータが“１”である場合には電流が流れる。
図２は、メモリセルアレイ２０の構成を模式的に示す図である。メモリセルアレイ２０は、行デコーダ２１と、列デコーダ２２と、メモリセルトランジスタＭＣ０、ＭＣ１、ＭＣ２及びＭＣ３と、Ｎチャネル型ＭＯＳトランジスタであるＮＭＯＳトランジスタＮＳ０及びＮＳ１と、から構成されている。
また、メモリセルアレイ２０には、ワードラインＷＬ０及びＷＬ１、サブビットラインＳＢＬ０及びＳＢＬ１、カラム信号ラインＹ０及びＹ１が設けられている。ワードラインＷＬ０及びＷＬ１は、行方向のメモリセルトランジスタのゲートに共通に接続される信号ラインであり、行デコーダ２１に接続されている。カラム信号ラインＹ０及びＹ１は、夫々ＮＭＯＳトランジスタＮＳ０及びＮＳ１のゲートに接続される信号ラインであり、列デコーダ２２に接続されている。サブビットラインＳＢＬ０及びＳＢＬ１は、ビットラインＢＬに接続されている。
メモリセルトランジスタＭＣ０〜ＭＣ３は、フローティングゲートを備えたＮチャネル型ＭＯＳトランジスタであり、マトリクス状に配置されている。メモリセルトランジスタＭＣ０及びＭＣ１にはワードラインＷＬ０が共通に接続されている。メモリセルトランジスタＭＣ２及びＭＣ３にはワードラインＷＬ１が共通に接続されている。メモリセルトランジスタＭＣ０〜ＭＣ３のソースはソースラインＳＬ０に共通に接続されている。メモリセルトランジスタＭＣ０及びＭＣ２のドレインは、サブビットラインＳＢＬ０に接続されている。メモリセルトランジスタＭＣ１及びＭＣ３のドレインは、サブビットラインＳＢＬ１に接続されている。
トランジスタＮＳ０のソースはサブビットラインＳＢＬ０に接続され、トランジスタＮＳ１のソースはサブビットラインＳＢＬ１に接続されている。トランジスタＮＳ０及びＮＳ１のドレインは、ビットラインＢＬに共通に接続されている。
ワードラインＷＬ０及びＷＬ１とカラム信号ラインＹ０及びＹ１には、“Ｈ”又は“Ｌ”の信号が供給され、メモリセルトランジスタＭＣ０〜ＭＣ３のうちのいずれかが選択される。例えば、ＷＬ０に“Ｌ”、ＷＬ１に“Ｈ”、Ｙ０に“Ｌ”、Ｙ１に“Ｈ”の信号が供給されると、メモリセルトランジスタＭＣ３が選択される。
再び図１を参照すると、電流増幅部１２は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ２及びＰＭ５と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ２及びＮＭ６と、から構成されている。読出データ検出部１４は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ３及びＰＭ６と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ６と、から構成されている。トランジスタＰＭ１及びＰＭ２、ＮＭ２及びＮＭ３は夫々カレントミラーを構成し、電位制御部１１のトランジスタＰＭ１を流れた電流を例えば２倍に増幅する。
トランジスタＰＭ５のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ５のドレインは、ノードＮ１を介してトランジスタＰＭ１及びＰＭ２のゲートに接続されている。トランジスタＰＭ５のゲートは、制御部１３に接続され、制御部１３から第２制御信号ＳＥＮＳＥ２の供給を受ける。
トランジスタＰＭ２のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ２のゲートは、ノードＮ１を介してトランジスタＰＭ１のゲートに接続されている。トランジスタＰＭ２のドレインは、トランジスタＮＭ２のドレインに接続されるとともに、ノードＮ２を介してトランジスタＮＭ２及びＮＭ３のゲートに接続されている。
トランジスタＰＭ３のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ３のドレインは、トランジスタＮＭ３のドレインに接続されるとともに、ノードＮ３を介してインバータＩＮＶの入力端に接続されている。トランジスタＰＭ３には、メモリセルのデータを判定するためのリファレンス電流制御電圧ＳＥＮＲＥＦが供給される。
トランジスタＮＭ２のソースは接地されている。トランジスタＮＭ２のゲート及びドレインはノードＮ２を介して共通接続され、トランジスタＮＭ３のゲートに接続されている。
トランジスタＮＭ３のソースは接地されている。トランジスタＮＭ３のゲートは、トランジスタＮＭ２のゲートに接続されている。トランジスタＮＭ３のドレインは、ノードＮ３を介してインバータＩＮＶ１の入力端に接続されている。
トランジスタＮＭ６はソースが接地されている。トランジスタＮＭ６のドレインは、ノードＮ２に接続されている。トランジスタＮＭ６のゲートは、インバータＩＮＶ０の出力端に接続されている。
トランジスタＰＭ６のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ６のドレインは、ノードＮ３を介してトランジスタＰＭ３及びＮＭ３及びインバータＩＮＶ１の入力端に接続されている。トランジスタＰＭ６のゲートは、制御部１３に接続され、制御部１３から第２制御信号ＳＥＮＳＥ２の供給を受ける。
インバータＩＮＶ０の入力端は、制御部１３に接続され、制御部１３から第２制御信号ＳＥＮＳＥ２の供給を受ける。インバータＩＮＶ０の出力端は、トランジスタＮＭ６のゲートに接続されている。インバータＩＮＶ０は、第２制御信号ＳＥＮＳＥ２の反転信号を生成して、トランジスタＮＭ６のゲートに供給する。
インバータＩＮＶ１の入力端は、ノードＮ３に接続されている。インバータＩＮＶ１の出力端は、電流検出結果を出力するＤＯＵＴ端子に接続されている。インバータＩＮＶ１は、ノードＮ３における信号レベル（電圧レベル）を反転した信号を検出信号としてＤＯＵＴ端子から出力する。
制御部１３は、第１制御信号ＳＥＮＳＥを電位制御部１１に供給し、第２制御信号ＳＥＮＳＥ２を電流増幅部１２及び読出データ検出部１４に供給する。制御部１３は、メモリセルからデータを読み出す読出期間のタイミングを示す読出信号ＲＥＢに基づいて、第２制御信号ＳＥＮＳＥ２を生成する。制御部１３は、例えば読出信号ＲＥＢを遅延させることにより第２制御信号ＳＥＮＳＥ２を生成するディレイ回路３０を有する。
図３は、ディレイ回路３０の構成を示す回路図である。ディレイ回路３０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ７、ＰＭ８及びＰＭ９と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ７及びＮＭ８と、キャパシタＣＡＰ０と、インバータＩＮＶ２及びＩＮＶ３と、ＮＡＮＤゲートＮＡＮＤ０（以下、単にＮＡＮＤ０と称する）と、を有する。
インバータＩＮＶ２は、読出信号ＲＥＢの入力を受け、これを反転した信号をインバータＩＮＶ３及びＮＡＮＤ０に供給する。インバータＩＮＶ３は、インバータＩＮＶ２から供給された信号をさらに反転してトランジスタＰＭ７及びＮＭ７のゲートに供給する。
トランジスタＰＭ９は、ソースに電源電圧ＶＤＤが印加され、ゲートにバイアス電圧ＰＢＩＡＳが印加され、ドレインがトランジスタＰＭ７のソースに接続されている。トランジスタＰＭ７のドレインは、トランジスタＮＭ７のドレインと、トランジスタＰＭ８及びＮＭ８のゲートに接続されている。トランジスタＮＭ７は、ソースが接地されている。
キャパシタＣＡＰ０は、トランジスタＰＭ７及びＮＭ７のドレイン及びトランジスタＰＭ８及びＮＭ８のゲートを接続するノード（ノードＢ）に一端が接続され、他端が接地されている。
トランジスタＰＭ８は、ソースに電源電圧ＶＤＤが印加され、ドレインがトランジスタＮＭ８のドレイン及びＮＡＮＤ０の入力端子の１つに接続されている。トランジスタＮＭ８は、ソースが接地されている。
ＮＡＮＤ０は、２入力端子の一方がインバータＩＮＶ２の出力端子に接続され、他方がトランジスタＰＭ８及びＮＭ８のドレインに接続されている。ＮＡＮＤ０は、２入力端子に入力された信号の否定論理積の信号を第２制御信号ＳＥＮＳＥ２として出力する。
図４は、ディレイ回路３０の動作時における信号波形を示す図である。読出信号ＲＥＢは、信号レベルが“Ｈ”及び“Ｌ”に変化する信号であり、メモリセルからデータを読み出す際の読出期間の開始のタイミングを示す信号である。本実施例では、読出信号ＲＥＢの信号レベルが“Ｈ”から“Ｌ”に変化する立下りのタイミングが、１サイクルの読出期間ＴＣＹＣ（以下、単に読出期間ＴＣＹＣと称する）の開始（及び終了）のタイミングとなる。
読出信号ＲＥＢは、インバータＩＮＶ２に入力される。インバータＩＮＶ２は、読出信号ＲＥＢを反転し且つ遅延させた信号（図中、Ｘとして示す）を出力する。
インバータＩＮＶ２から出力された信号は、インバータＩＮＶ３に入力される。インバータＩＮＶ３は、入力された信号を反転し且つ遅延させた信号（図中、Ａとして示す）を出力する。
インバータＩＮＶ３の出力信号は、トランジスタＰＭ７及びＮＭ７のゲートに供給される。トランジスタＰＭ７及びＮＭ７のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｂとして示す）が出力される。
トランジスタＰＭ７及びＮＭ７のドレインからの出力信号は、トランジスタＰＭ８及びＮＭ８のゲートに供給される。トランジスタＰＭ８及びＮＭ８のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｃとして示す）が出力される。
ＮＡＮＤ０は、インバータＩＮＶ２の出力信号と、トランジスタＰＭ８及びＮＭ８のドレインからの出力信号との否定論理積からなる信号を第２制御信号ＳＥＮＳＥ２として出力する。これにより、読出期間ＴＣＹＣの開始からしばらくの間は信号レベルが“Ｌ”であり、その後“Ｈ”に変化する第２制御信号ＳＥＮＳＥ２が生成される。
次に、本実施例のセンスアンプ回路１０が行う検出動作について、図１、図２及び図５を参照して説明する。図５のＡＭＰＯＦＦはセンスアンプ非活性期間を示し、ＡＭＰＯＮはセンスアンプ活性期間を示す。以下では、メモリセルトランジスタＭＣ３からデータを読み出す場合を例として説明する。なお、図５は、メモリセルトランジスタＭＣ３にデータ“１”が記憶されている場合の信号レベル（電位レベル）の変化を示すタイムチャートである。
第１制御信号ＳＥＮＳＥが“Ｈ”であるため、電位制御部１１はアクティブモードであり、トランジスタＮＭ４及びＮＭ５はＯＮ状態、トランジスタＰＭ４はＯＦＦ状態に制御されている。
読出期間ＴＣＹＣにおいて、図２のワードラインＷＬ０に“Ｌ”、ワードラインＷＬ１に“Ｈ”、カラム信号ラインＹ０に“Ｌ”、カラム信号ラインＹ１に“Ｈ”の信号が供給されると、メモリセルトランジスタＭＣ３が選択される。
再び図１を参照すると、トランジスタＰＭ０のゲートには制御電圧ＣＬＭＰＲＥＦが供給され、トランジスタＰＭ３のゲートにはリファレンス電流制御電圧ＳＥＮＲＥＦが供給されている。
トランジスタＰＭ０を流れる電流は、ダイオード接続されたトランジスタＮＭ０を流れる。上記の通り、トランジスタＮＭ０、ＮＭ１、ＮＭ４及びＮＭ５はカレントミラー回路を構成しているため、トランジスタＮＭ１も電流を流すことが可能となる。これにより、ビットラインＢＬには制御電圧ＣＬＭＰＲＥＦに応じた電流が供給され、ビットラインＢＬの電位は所定電位に制御される。
リファレンス電流制御電圧ＳＥＮＲＥＦは、トランジスタＰＭ３が流す電流が、メモリセルトランジスタから読み出されたデータが“１”の場合にトランジスタＮＭ３が流す電流と読み出されたデータが“０”の場合にトランジスタＮＭ３が流す電流との中間の電流となるように設定されている。そのため、データ“１”の読み出し時には、ノードＮ３の電位は接地レベル（“Ｌ”）まで遷移し、インバータＩＮＶ１によりその反転信号“Ｈ”がＤＯＵＴ端子に出力される。一方、データ“０”の読み出し時には、ノードＮ３の電位は電源レベル（“Ｈ”）まで遷移し、インバータＩＮＶ１によりその反転信号“Ｌ”がＤＯＵＴ端子に出力される。
図５のＡＭＰＯＦＦ期間において、信号レベルが“Ｌ”の第２制御信号ＳＥＮＳＥ２がトランジスタＰＭ５及びＰＭ６のゲートに供給される。また、インバータＩＮＶ０によりこれを反転した信号レベル“Ｈ”の信号がトランジスタＮＭ６のゲートに供給される。従って、トランジスタＰＭ５、ＰＭ６及びＮＭ６はいずれもＯＮ状態となる。
このとき、トランジスタＮＭ１を流れる電流はトランジスタＰＭ１及びＰＭ５を流れるが、トランジスタＰＭ５のサイズをノードＮ１の電位を電源レベル（電源電圧ＶＤＤレベル）まで充電可能なサイズにしていると、トランジスタＰＭ１はＯＦＦ状態となるため、トランジスタＮＭ１を流れる電流はトランジスタＰＭ５から供給されることになる。
ノードＮ１が電源レベル（“Ｈ”）の場合、トランジスタＰＭ２もＯＦＦ状態となる。トランジスタＮＭ６はＯＮ状態であるため、ノードＮ２は接地レベル（“Ｌ”）となり、トランジスタＮＭ２はＯＦＦ状態となる。すなわち、トランジスタＰＭ２及びＮＭ２を流れる電流経路が遮断される。ノードＮ２が接地レベル（“Ｌ”）の場合、トランジスタＮＭ３もＯＦＦ状態となり、トランジスタＮＭ３を流れる電流経路が遮断される。このとき、トランジスタＰＭ６はＯＮ状態であるため、ノードＮ３は電源レベル（“Ｈ”）となり、インバータＩＮＶ１は、信号レベル“Ｌ”の信号を出力する。
一方、ＡＭＰＯＮ期間において、信号レベルが“Ｈ”の第２制御信号ＳＥＮＳＥ２がトランジスタＰＭ５及びＰＭ６のゲートに供給される。また、インバータＩＮＶ０によりこれを反転した信号レベル“Ｌ”の信号がトランジスタＮＭ６のゲートに供給される。従って、トランジスタＰＭ５、ＰＭ６及びＮＭ６はいずれもＯＦＦ状態となる。
このとき、メモリセルトランジスタＭＣ３からの読み出しデータが“１”である場合、読出電流はトランジスタＰＭ１を流れ、図５のタイムチャートに示すように、ノードＮ１の電位レベルが低下する。ノードＮ１の電位レベルの低下により、トランジスタＰＭ２は多くの電流を流すことが可能になり、ノードＮ２の電位レベルは上昇する。ノードＮ２の電位レベルの上昇により、トランジスタＮＭ３は多くの電流を流すことが可能となり、ノードＮ３の電位レベルは低下する。ノードＮ３の電位レベルの低下により、これを反転した信号レベル“Ｈ”の信号がインバータＩＮＶ１から出力される。
一方、メモリセルトランジスタＭＣ３からの読み出しデータが“０”である場合、読出電流はトランジスタＰＭ１を流れず、図５のタイムチャートとは異なり、カレントミラーを構成するトランジスタＰＭ２、ＮＭ２及びＮＭ３にも電流が流れない。一方、トランジスタＰＭ３は電流を流すため、ノードＮ３の電位レベルは電源レベル（“Ｈ”）となる。従って、これを反転した信号レベル“Ｌ”の信号がインバータＩＮＶ１から出力される。
このように、本実施例のセンスアンプ回路１０では、電位制御部１１に信号レベル“Ｈ”の第１制御信号ＳＥＮＳＥを供給してアクティブモードにする一方、読出期間ＴＣＹＣにおいて信号レベルが“Ｈ”及び“Ｌ”に変化する第２制御信号ＳＥＮＳＥ２を電流増幅部１２及び読出データ検出部１４に供給し、電流増幅部１２及び読出データ検出部１４の動作状態（ＡＭＰＯＮ期間とＡＭＰＯＦＦ期間）を変化させる。
以上のように、本実施例のセンスアンプ回路１０によれば、ＡＭＰＯＦＦ期間の間、ビットラインＢＬへの電流供給（すなわち、ビットラインＢＬの電位の制御）を行いつつ、トランジスタＰＭ２の電流経路及びトランジスタＮＭ３の電流経路を遮断することができる。従って、電流増幅部１２及び読出データ検出部１４における消費電流を低減することができる。
また、ロングサイクルでの読み出しを行う場合、読出期間ＴＣＹＣ内にＡＭＰＯＦＦ期間を長く設けることにより、消費電流を効果的に低減することができる。
また、本実施例では、ＡＭＰＯＮ期間が電流増幅期間となる一方、ＡＭＰＯＦＦ期間がビットラインＢＬのプリチャージ期間となっている。すなわち、ＡＭＰＯＦＦ期間の間、第１制御信号ＳＥＮＳＥを電位制御部１１に供給し、ビットラインＢＬに電流を供給することにより、ビットラインＢＬがプリチャージされる。従って、メモリセルからのデータの読み出し時間を短縮することが可能となる。
図６は、本発明の実施例２のセンスアンプ回路４０の構成を示す回路図である。センスアンプ回路４０は、出力部としてインバータＩＮＶ１の代わりにラッチ４５を有する点で、実施例１のセンスアンプ回路１０と異なる。
ラッチ４５は、制御端子、入力端子及び出力端子を備える。ラッチ４５は、制御端子に第２制御信号ＳＥＮＳＥ２の供給を受け、入力端子にトランジスタＰＭ３及びＮＭ３の出力信号の供給を受ける。ラッチ４５は、信号レベル“Ｈ”の第２制御信号ＳＥＮＳＥ２が供給されている場合、入力端子に入力された信号の反転信号を出力し、第２制御信号ＳＥＮＳＥ２が信号レベル“Ｈ”から“Ｌ”に遷移した場合、そのときに出力しているデータを保持する。
電位制御部４１、電流増幅部４２及び読出データ検出部４４は、実施例１のセンスアンプ回路１０の電位制御部１１、電流増幅部１２及び読出データ検出部１４と同様の構成を有する。
制御部４３は、第１制御信号ＳＥＮＳＥを電位制御部４１に供給し、第２制御信号ＳＥＮＳＥ２を電流増幅部４２及び読出データ検出部４４に供給する。制御部４３は、メモリセルからデータを読み出す読出期間のタイミングを示す読出信号ＲＥＢを遅延させて第２制御信号ＳＥＮＳＥ２を生成するディレイ回路５０を有する。
図７は、ディレイ回路５０の構成を示す回路図である。ディレイ回路３０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ７、ＰＭ８、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ１４及びＰＭ１５と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ７、ＮＭ８、ＮＭ９、ＮＭ１０、ＮＭ１１及びＮＭ１２と、キャパシタＣＡＰ０、ＣＡＰ１及びＣＡＰ２と、インバータＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５及びＩＮＶ６と、ＮＡＮＤゲートＮＡＮＤ０及びＮＡＮＤ１（以下、単にＮＡＮＤ０、ＮＡＮＤ１と称する）と、を有する。
インバータＩＮＶ２は、読出信号ＲＥＢの入力を受け、これを反転した信号をＮＡＮＤ０、インバータＩＮＶ３、ＮＡＮＤ１及びインバータＩＮＶ４に供給する。
インバータＩＮＶ３は、インバータＩＮＶ２から供給された信号をさらに反転してトランジスタＰＭ７及びＮＭ７のゲートに供給する。
トランジスタＰＭ９は、ソースに電源電圧ＶＤＤが印加され、ゲートにバイアス電圧ＰＢＩＡＳが印加され、ドレインがトランジスタＰＭ７のソースに接続されている。トランジスタＰＭ７のドレインは、トランジスタＮＭ７のドレインと、トランジスタＰＭ８及びＮＭ８のゲートに接続されている。トランジスタＮＭ７は、ソースが接地されている。
キャパシタＣＡＰ０は、トランジスタＰＭ７及びＮＭ７のドレイン及びトランジスタＰＭ８及びＮＭ８のゲートを接続するノード（ノードＢ）に一端が接続され、他端が接地されている。
トランジスタＰＭ８は、ソースに電源電圧ＶＤＤが印加され、ドレインがトランジスタＮＭ８のドレイン及びＮＡＮＤ０の入力端子の１つに接続されている。トランジスタＮＭ８は、ソースが接地されている。
ＮＡＮＤ０は、２入力端子の一方がインバータＩＮＶ２の出力端子に接続され、他方がトランジスタＰＭ８及びＮＭ８のドレインに接続されている。ＮＡＮＤ０は、２入力端子に入力された信号の否定論理積の信号を出力し、ＮＡＮＤ２に供給する。
インバータＩＮＶ４は、インバータＩＮＶ２から供給された信号をさらに反転してトランジスタＰＭ１０及びＮＭ９のゲートに供給する。
トランジスタＰＭ１４は、ソースに電源電圧ＶＤＤが印加され、ゲートにバイアス電圧ＰＢＩＡＳが印加され、ドレインがトランジスタＰＭ１０のソースに接続されている。トランジスタＰＭ１０のドレインは、トランジスタＮＭ９のドレインと、トランジスタＰＭ１１及びＮＭ１０のゲートに接続されている。トランジスタＮＭ９は、ソースが接地されている。
キャパシタＣＡＰ１は、トランジスタＰＭ１０及びＮＭ９のドレイン及びトランジスタＰＭ１１及びＮＭ１０のゲートを接続するノード（ノードＢ）に一端が接続され、他端が接地されている。
トランジスタＰＭ１１は、ソースに電源電圧ＶＤＤが印加され、ドレインがトランジスタＮＭ１０のドレインと、トランジスタＰＭ１２及びＮＭ１１のゲートとに接続されている。トランジスタＮＭ１０は、ソースが接地されている。
トランジスタＰＭ１５は、ソースに電源電圧ＶＤＤが印加され、ゲートにバイアス電圧ＰＢＩＡＳが印加され、ドレインがトランジスタＰＭ１２のソースに接続されている。トランジスタＰＭ１２のドレインは、トランジスタＮＭ１１のドレインと、トランジスタＰＭ１３及びＮＭ１２のゲートに接続されている。トランジスタＮＭ１１は、ソースが接地されている。
トランジスタＰＭ１３は、ソースに電源電圧ＶＤＤが印加され、ドレインがトランジスタＮＭ１２のドレイン及びＮＡＮＤ１の入力端子の１つに接続されている。トランジスタＮＭ１２は、ソースが接地されている。
ＮＡＮＤ１は、２入力端子の一方がインバータＩＮＶ２の出力端子に接続され、他方がトランジスタＰＭ１３及びＮＭ１２のドレインに接続されている。ＮＡＮＤ１は、２入力端子に入力された信号の否定論理積の信号を出力し、インバータＩＮＶ５に供給する。
インバータＩＮＶ５は、ＮＡＮＤ１の出力端子とＮＡＮＤ２の入力端子の１つとの間に接続されている。インバータＩＮＶ５は、ＮＡＮＤ１の出力信号を反転した信号をＮＡＮＤ２の入力端子の１つに供給する。
ＮＡＮＤ２は、２入力端子の一方がインバータＮＡＮＤ０の出力端子に接続され、他方がインバータＩＮＶ５の出力端子に接続されている。ＮＡＮＤ２は、２入力端子に入力された信号の否定論理積の信号を出力し、インバータＩＮＶ６に供給する。
インバータＩＮＶ６は、ＮＡＮＤ２の出力端子に接続され、ＮＡＮＤ２の出力信号を反転した信号を第２制御信号ＳＥＮＳＥ２として出力する。
図８は、ディレイ回路５０の動作時における信号波形を示す図である。読出信号ＲＥＢは、信号レベルが“Ｈ”及び“Ｌ”に変化する信号であり、メモリセルからデータを読み出す際の読出期間の開始のタイミングを示す信号である。本実施例では、読出信号ＲＥＢの信号レベルが“Ｈ”から“Ｌ”に変化する立下りのタイミングが、１サイクルの読出期間ＴＣＹＣ（以下、単に読出期間ＴＣＹＣと称する）の開始（及び終了）のタイミングとなる。
読出信号ＲＥＢは、インバータＩＮＶ２に入力される。インバータＩＮＶ２は、読出信号ＲＥＢを反転し且つ遅延させた信号（図中、Ｘとして示す）を出力する。
インバータＩＮＶ２から出力された信号は、インバータＩＮＶ３及びＩＮＶ４と、ＮＡＮＤ０及びＮＡＮＤ１に入力される。インバータＩＮＶ３は、入力された信号を反転し且つ遅延させた信号（図中、Ａとして示す）を出力する。
インバータＩＮＶ３の出力信号は、トランジスタＰＭ７及びＮＭ７のゲートに供給される。トランジスタＰＭ７及びＮＭ７のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｂとして示す）が出力される。
トランジスタＰＭ７及びＮＭ７のドレインからの出力信号は、トランジスタＰＭ８及びＮＭ８のゲートに供給される。トランジスタＰＭ８及びＮＭ８のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｃとして示す）が出力される。
ＮＡＮＤ０は、インバータＩＮＶ２の出力信号と、トランジスタＰＭ８及びＮＭ８のドレインからの出力信号との否定論理積からなる信号（図中、Ｄとして示す）を出力する。
インバータＩＮＶ４は、インバータＩＮＶ２から供給された信号を反転し且つ遅延させた信号（図中、Ｆとして示す）を出力する。
インバータＩＮＶ４の出力信号は、トランジスタＰＭ１０及びＮＭ９のゲートに供給される。トランジスタＰＭ１０及びＮＭ９のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｇとして示す）が出力される。
トランジスタＰＭ１０及びＮＭ９のドレインからの出力信号は、トランジスタＰＭ１１及びＮＭ１０のゲートに供給される。トランジスタＰＭ１１及びＮＭ１０のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｈとして示す）が出力される。
ＰＭ１１及びＮＭ１０のドレインからの出力信号は、トランジスタＰＭ１２及びＮＭ１１のゲートに供給される。トランジスタＰＭ１２及びＮＭ１１のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｉとして示す）が出力される。
トランジスタＰＭ１２及びＮＭ１１のドレインからの出力信号は、トランジスタＰＭ１３及びＮＭ１２のゲートに供給される。トランジスタＰＭ１３及びＮＭ１２のドレインからは、ゲートに供給された信号を反転し且つ遅延させた信号（図中、Ｊとして示す）が出力される。
ＮＡＮＤ１には、インバータＩＮＶ０の出力信号とトランジスタＰＭ１３及びＮＭ１２のドレインからの出力信号とが供給される。ＮＡＮＤ１は、これらの信号の否定論理積からなる信号（図中、Ｋとして示す）を出力する。
インバータＩＮＶ３は、ＮＡＮＤ１の出力信号を反転し且つ遅延させた信号（図中、Ｌとして示す）をＮＡＮＤ２に供給する。
ＮＡＮＤ２は、ＮＡＮＤ０の出力信号及びインバータＩＮＶ３の出力信号の否定論理積からなる信号（図中、Ｍとして示す）を出力する。
インバータＩＮＶ４は、ＮＡＮＤ２の出力信号を遅延し且つ反転させた信号を第２制御信号ＳＥＮＳＥ２として出力する。
これにより、読出期間ＴＣＹＣの開始からしばらくの間は信号レベルが“Ｌ”であり、その後一定期間に亘って信号レベルが“Ｈ”となり、再び信号レベルが“Ｌ”に変化する第２制御信号ＳＥＮＳＥ２が生成される。
次に、本実施例のセンスアンプ回路４０が行う検出動作について、図６、図２及び図９を参照して説明する。図９のＡＭＰＯＦＦ１及びＡＭＰＯＦＦ２はセンスアンプ非活性期間を示し、ＡＭＰＯＮはセンスアンプ活性期間を示す。以下の説明では、メモリセルトランジスタＭＣ３にデータ“１”が記憶されている場合を例として説明する。
第１制御信号ＳＥＮＳＥが“Ｈ”であるため、電位制御部４１はアクティブモードであり、トランジスタＮＭ４及びＮＭ５はＯＮ状態、トランジスタＰＭ４はＯＦＦ状態に制御されている。
読出期間ＴＣＹＣにおいて、図２のワードラインＷＬ０に“Ｌ”、ワードラインＷＬ１に“Ｈ”、カラム信号ラインＹ０に“Ｌ”、カラム信号ラインＹ１に“Ｈ”の信号が供給されると、メモリセルトランジスタＭＣ３が選択される。
再び図６を参照すると、トランジスタＰＭ０のゲートには制御電圧ＣＬＭＰＲＥＦが供給され、トランジスタＰＭ３のゲートにはリファレンス電流制御電圧ＳＥＮＲＥＦが供給されている。
トランジスタＰＭ０を流れる電流は、ダイオード接続されたトランジスタＮＭ０を流れる。上記の通り、トランジスタＮＭ０、ＮＭ１、ＮＭ４及びＮＭ５はカレントミラー回路を構成しているため、トランジスタＮＭ１も電流を流すことが可能となり、ビットラインＢＬには、制御電圧ＣＬＭＰＲＥＦに応じた電圧が印加される。
リファレンス電流制御電圧ＳＥＮＲＥＦは、トランジスタＰＭ３が流す電流が、メモリセルトランジスタから読み出されたデータが“１”の場合にトランジスタＮＭ３が流す電流と読み出されたデータが“０”の場合にトランジスタＮＭ３が流す電流との中間の電流となるように設定されている。そのため、データ“１”の読み出し時には、ノードＮ３の電位は接地レベル（“Ｌ”）まで遷移する。このとき、ラッチ４５の制御端子に“Ｈ”が印加されている場合、ラッチ４５によりその反転信号“Ｈ”がＤＯＵＴ端子に出力される。一方、データ“０”の読み出し時には、ノードＮ３の電位は電源レベル（“Ｈ”）まで遷移し、ラッチ４５によりその反転信号“Ｌ”がＤＯＵＴ端子に出力される。
図９のＡＭＰＯＦＦ１の期間において、信号レベルが“Ｌ”の第２制御信号ＳＥＮＳＥ２がトランジスタＰＭ５及びＰＭ６のゲートとラッチ４５の制御端子に供給される。また、インバータＩＮＶ０によりこれを反転した信号レベル“Ｈ”の信号がトランジスタＮＭ６のゲートに供給される。従って、トランジスタＰＭ５、ＰＭ６及びＮＭ６はいずれもＯＮ状態となる。また、ラッチ４５は前の出力を保持する状態となる。
このとき、トランジスタＮＭ１を流れる電流はトランジスタＰＭ１及びＰＭ５を流れるが、トランジスタＰＭ５のサイズをノードＮ１の電位を電源レベル（電源電圧ＶＤＤレベル）まで充電可能なサイズにしていると、トランジスタＰＭ１はＯＦＦ状態となるため、トランジスタＮＭ１を流れる電流はトランジスタＰＭ５から供給されることになる。
ノードＮ１が電源レベル（“Ｈ”）の場合、トランジスタＰＭ２もＯＦＦ状態となる。トランジスタＮＭ６はＯＮ状態であるため、ノードＮ２は接地レベル（“Ｌ”）となり、トランジスタＮＭ２はＯＦＦ状態となる。すなわち、トランジスタＰＭ２及びＮＭ２を流れる電流経路が遮断される。ノードＮ２が接地レベル（“Ｌ”）の場合、トランジスタＮＭ３もＯＦＦ状態となり、トランジスタＮＭ３を流れる電流経路が遮断される。このとき、トランジスタＰＭ６はＯＮ状態であるため、ノードＮ３は電源レベル（“Ｈ”）となる。
一方、ＡＭＰＯＮ期間において、信号レベルが“Ｈ”の第２制御信号ＳＥＮＳＥ２がトランジスタＰＭ５及びＰＭ６のゲートとラッチ４５の制御端子とに供給される。また、インバータＩＮＶ０によりこれを反転した信号レベル“Ｌ”の信号がトランジスタＮＭ６のゲートに供給される。従って、トランジスタＰＭ５、ＰＭ６及びＮＭ６はいずれもＯＦＦ状態となり、ラッチ４５は入力端子に入力された信号の反転信号を出力する。
このとき、メモリセルトランジスタＭＣ３からの読み出しデータが“１”であるため、読出電流はトランジスタＰＭ１を流れ、ノードＮ１の電位レベルが低下する。ノードＮ１の電位レベルの低下により、トランジスタＰＭ２は多くの電流を流すことが可能になり、ノードＮ２の電位レベルは上昇する。ノードＮ２の電位レベルの上昇により、トランジスタＮＭ３は多くの電流を流すことが可能となり、ノードＮ３の電位レベルは低下する。ノードＮ３の電位レベルの低下により、これを反転した信号レベル“Ｈ”の信号がラッチ４５からＤＯＵＴ端子に出力される。
ＡＭＰＯＮ期間からＡＭＰＯＦＦ２期間に移行すると、第２制御信号ＳＥＮＳＥ２は“Ｈ”から“Ｌ”に遷移するため、ラッチ４５は前の出力を保持する状態となる。上記の通りラッチ４５はＡＭＰＯＮ期間に信号レベル“Ｈ”の信号が出力しているため、信号レベル“Ｈ”の信号出力が保持される。ＡＭＰＯＦＦ２期間における各部の動作は、ラッチ４５の出力保持以外についてはＡＭＰＯＦＦ１期間と同様であり、再びトランジスタＰＭ２の電流経路及びトランジスタＮＭ３の電流経路が遮断される。
以上のように、本実施例のセンスアンプ回路１０によれば、ＡＭＰＯＦＦ１期間及びＡＭＰＯＦＦ２期間の間、ビットラインＢＬへの電流供給（電位の制御）を行いつつ、トランジスタＰＭ２の電流経路及びトランジスタＮＭ３の電流経路を遮断することができる。従って、電流増幅部４２及び読出データ検出部４４における消費電流を低減することができる。
また、本実施例では、ＡＭＰＯＦＦ１期間が第１の増幅停止期間（ビットラインＢＬのプリチャージ期間）となり、ＡＭＰＯＮ期間が電流増幅期間となり、ＡＭＰＯＦＦ２期間が第２の増幅停止期間となる。本実施例では、ＡＭＰＯＦＦ２期間を長く設けることにより、メモリへのアクセススピードを遅延させることなく（すなわち、ＡＭＰＯＦＦ１期間を長く設けることなく）、消費電流を低減することができる。従って、ロングサイクルでの読み出しを行う場合、実施例１と比較してさらに効果的に消費電流を低減することができる。
図１０は、実施例２のセンスアンプ回路の変形例であるセンスアンプ回路６０の構成を示す回路図である。
センスアンプ回路６０は、電位制御部６１の構成において図６のセンスアンプ回路４０と異なる。
電位制御部６１は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ０、ＰＭ１、ＰＭ４及びＰＭ１６と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ０、ＮＭ１、ＮＭ１３、ＮＭ１４及びＮＭ１５と、インバータＩＮＶ７と、から構成されている。
トランジスタＰＭ０のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ０のゲートは、トランジスタＰＭ１６のゲートに接続されている。トランジスタＰＭ０のドレインは、トランジスタＮＭ０のドレインに接続されるとともに、トランジスタＮＭ１のゲート及びトランジスタＮＭ１３のドレインを接続するノードであるノードＮ０に接続されている。
トランジスタＰＭ４のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ４のゲートは、制御部１３に接続され、制御部１３から第１制御信号ＳＥＮＳＥの供給を受ける。トランジスタＰＭ４のドレインは、トランジスタＰＭ０及びＰＭ１６のゲート同士を接続する接続ラインに接続されるとともに、トランジスタＰＭ１６及びトランジスタＮＭ１５のドレインに接続されている。
トランジスタＰＭ１のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ１のゲートは、ノードＮ０を介してトランジスタＰＭ２のゲートに接続されている。トランジスタＰＭ１のドレインは、トランジスタＰＭ１のゲートに共通接続されるとともに、トランジスタＮＭ１のドレインに接続されている。
トランジスタＰＭ１６のソースは、電源電圧ＶＤＤの印加を受ける電源端子に接続されている。トランジスタＰＭ１６のゲートは、トランジスタＰＭ０のゲートに接続されている。トランジスタＰＭ１６のドレインは、トランジスタＰＭ１６のゲートに共通接続されるとともにトランジスタＮＭ１５のドレインに接続されている。
トランジスタＮＭ１５のゲートは、制御部１３に接続され、制御部１３から第１制御信号ＳＥＮＳＥの供給を受ける。トランジスタＮＭ１５のドレインはトランジスタＰＭ１６のドレイン及びゲートとトランジスタＰＭ１４のドレインとに接続されている。トランジスタＮＭ１５のソースは、トランジスタＮＭ１４のドレインに接続されている。
トランジスタＮＭ１４は、ソースが接地され、ドレインがトランジスタＮＭ１５のドレインに接続されている。トランジスタＮＭ１４のゲートには、制御電圧ＣＤＶが印加される。
トランジスタＮＭ１３は、ソースが接地され、ドレインがノードＮ０を介してトランジスタＮＭ１のゲートに接続されている。トランジスタＮＭ１３のゲートは、インバータＩＮＶ７の出力端子に接続されている。
トランジスタＮＭ０は、ソースが接地され、ドレインがトランジスタＰＭ０のドレインに接続されている。トランジスタＮＭ０のゲートは、トランジスタＮＭ１のソースと共にビットラインＢＬに接続されている。
トランジスタＮＭ１のドレインは、トランジスタＰＭ１のドレインに接続されている。トランジスタＮＭ１のゲートは、ノードＮ０を介してトランジスタＮＭ１３のドレインに接続されている。トランジスタＮＭ１のソースは、ビットライン端子を介してビットラインＢＬに接続されている。
インバータＩＮＶ７の入力端子は、制御部１３に接続され、制御部１３から第１制御信号ＳＥＮＳＥの供給を受ける。インバータＩＮＶ７の出力端子は、トランジスタＮＭ１３のゲートに接続されている。インバータＩＮＶ７は、第１制御信号ＳＥＮＳＥを反転した信号をトランジスタＮＭ１３のゲートに供給する。
電位制御部６１は、レギュレータとして動作を行う。すなわち、カレントミラーを構成する各トランジスタは、トランジスタＮＭ１４のゲートに供給される制御電圧ＣＤＶとビットラインＢＬの電位とを近づけるように電流を流す動作を行う。これにより、ビットラインＢＬの電位に応じて、ノードＮ０の電位が変動する。
従って、上記構成の電位制御部６１によれば、ビットラインＢＬの充電を素早く行うことが可能となる。また、ＡＭＰＯＦＦ期間においてビットラインＢＬのプリチャージを行う際に、オーバーシュートすることを防ぐことができる。
以上のように、本発明によれば、読出期間ＴＣＹＣにＡＭＰＯＦＦ期間を設け、ビットラインＢＬの電位の制御を行いつつ、電流増幅部１２による増幅動作を停止する。従って、消費電流を低減しつつ読出データを検出することができる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、読出期間ＴＣＹＣの間、常時“Ｈ”レベルの第１制御信号ＳＥＮＳＥが電位制御部に供給される場合を例として説明した。しかし、例えば、実施例２において、第１制御信号ＳＥＮＳＥの信号レベルを、ＡＭＰＯＦＦ１期間及びＡＭＰＯＮ期間で“Ｈ”、ＡＭＰＯＦＦ２期間で“Ｌ”となるように変化させても良い。このように第１制御信号ＳＥＮＳＥの信号レベルを変化させ、ＡＭＰＯＦＦ２期間において電位制御部の動作を停止することにより、消費電流をさらに低減することが可能となる。
また、上記実施例では、メモリセルからの読出電流をカレントミラー回路で検出し、データ“１”又は“０”を出力するセンスアンプ回路を例として説明したが、他のセンスアンプ回路に本発明を適用しても良い。
また、上記実施例では、カレントミラー回路が３段である場合を例として説明したが、カレントミラー回路の段数はこれに限られない。
また、上記実施例２では、ラッチ回路（ラッチ４５、６５）が、制御端子に“Ｈ”の信号が印加された場合に入力端子に入力された信号の反転信号を出力し、制御端子に印加された信号が“Ｈ”から“Ｌ”に遷移した場合に入力端子に入力された信号をラッチし、制御端子にその他の信号が印加された場合にデータを保持する場合を例として説明した。しかし、ラッチ回路の動作はこれに限られない。ラッチ回路は、ＡＭＰＯＮ期間においてノードＮ３の電位に対応したレベルの信号を出力し、ＡＭＰＯＦＦ期間においてそのレベルを保持した信号を出力するものであれば良い。
１０，４０，６０ センスアンプ回路
２０ メモリアレイ
３０，５０ ディレイ回路
１１，４１，６１ 電位制御部
１２，４２，６２ 電流増幅部
１３，４３，６３ 制御部
１４，４４，６４ 読出データ検出部
４５，６５ ラッチ
ＰＭ０〜１６ Ｐチャネル型ＭＯＳトランジスタ
ＮＭ０〜１５ Ｎチャネル型ＭＯＳトランジスタ
ＣＡＰ０〜２ キャパシタ
ＩＮＶ０〜ＩＮＶ７ インバータ
ＮＡＮＤ０〜ＮＡＮＤ２ ＮＡＮＤゲート

Claims (11)

  1. メモリセルから読み出されたデータを検出するセンスアンプ回路であって、
    前記メモリセルに接続されたビットラインの電位を制御する電位制御部と、
    前記メモリセルから前記ビットラインに流れる読出電流を増幅し、増幅電流を生成する電流増幅部と、
    前記増幅電流に基づいて、前記メモリセルから読み出されたデータを検出する検出部と、
    を備え、
    前記電位制御部は、データ読出期間において前記ビットラインの電位を制御し、
    前記データ読出期間内には電流増幅期間が設けられ、
    前記電流増幅部は、前記電流増幅期間において前記読出電流を増幅する
    ことを特徴とするセンスアンプ回路。
  2. 前記データ読出期間には第１の増幅停止期間が設けられ、
    前記電位制御部は、前記第１の増幅停止期間において前記ビットラインをプリチャージし、
    前記電流増幅部は、前記第１の増幅停止期間において前記読出電流の増幅を停止する
    ことを特徴とする請求項１に記載のセンスアンプ回路。
  3. 前記電位制御部と前記電流増幅部とを接続する第１のノードと、
    前記電流増幅部と前記検出部とを接続する第２のノードと、
    を有し、
    前記電流増幅部は、
    前記第１の増幅停止期間において、前記第１のノードの電位及び前記第２のノードの電位を固定電位とし、
    前記電流増幅期間において、前記第１のノードの電位を前記読出電流に応じた電位とし、前記第２のノードの電位を前記増幅電流に応じた電位とする、
    ことを特徴とする請求項２に記載のセンスアンプ回路。
  4. 前記検出部は、前記第２のノードの電位と閾値とを比較し、比較結果を示す検出信号を出力することを特徴とする請求項３に記載のセンスアンプ回路。
  5. 前記データ読出期間には第２の増幅停止期間が設けられ、
    前記電流増幅部は、前記第２の増幅停止期間において前記読出電流の増幅を停止することを特徴とする請求項４に記載のセンスアンプ回路。
  6. 前記検出部は、
    前記電流増幅期間において、前記第２ノードの電位と前記閾値との比較結果を示す前記検出信号を出力し、
    前記第２の増幅停止期間において、前記電流増幅期間における信号レベルを保持した前記検出信号を出力する
    ことを特徴とする請求項５に記載のセンスアンプ回路。
  7. 前記電流増幅部は、前記読出し電流を電流比１：ｍ（ｍ＞１）で増幅するカレントミラー回路を備え、前記第２ノードの電位を前記読出電流のｍ倍の電流に応じた電位とすることを特徴とする請求項３乃至６のいずれか１に記載のセンスアンプ回路。
  8. 前記電位制御部は、制御電圧の印加を受け、前記制御電圧に応じた制御電流を前記ビットラインに供給するカレントミラー回路を有し、
    前記制御電流に基づいて前記ビットラインの電位を制御することを特徴とする請求項１乃至７のいずれか１に記載のセンスアンプ回路。
  9. 前記電位制御部は、制御電圧の印加を受け、前記ビットラインの電位を前記制御電圧に応じた電位に制御するレギュレータ回路から構成されていることを特徴とする請求項１乃至７のいずれか１に記載のセンスアンプ回路。
  10. 前記電流増幅部は、動作制御信号の供給を受け、前記動作制御信号の信号レベルに応じて前記読出電流の増幅及び増幅動作の停止を行うことを特徴とする請求項１乃至９のいずれか１に記載のセンスアンプ回路。
  11. 前記データ読出期間の開始のタイミングを示す読出開始信号に基づいて前記動作制御信号を生成する信号生成部をさらに備えることを特徴とする請求項１０に記載のセンスアンプ回路。
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