KR20020002659A - 반도체 메모리 장치의 셀프 리프레시 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 셀프 리프레시 회로에 관한 것으로, 온도변화에 따른 디램 셀의 데이터 보유 시간의 변화에 맞추어 셀프 리프레시 주기를 능동적으로 변화시킴으로써 전류 소모를 줄일 수 있다.
본 발명의 반도체 메모리 장치의 셀프 리프레시 회로는, 온도를 검출하여 온도에 따른 메모리 셀의 데이타 유지 시간에 맞게 셀프 리프레시 주기를 조절하기 위한 바이어스 전류를 발생시키는 온도검출수단과, 상기 온도검출수단에서 출력된 바이어스 전류에 의해 온도에 따라 주기가 능동적으로 변하는 펄스 신호를 발생하는 링 오실레이터 수단을 포함하여 구성된 것을 특징으로 한다.

Description

반도체 메모리 장치의 셀프 리프레시 회로{SELF REFRESH CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 장치의 셀프 리프레시 회로에 관한 것으로, 특히 온도변화에 따라 셀프 리프레시 주기를 능동적으로 변화시켜 전력소모를 줄인 셀프 리프레시 회로에 관한 것이다.
일반적으로, 디램(DRAM) 셀은 스위치 역할을 하는 1개의 NMOS형 트랜지스터와 전하(데이타)를 저장하는 1개의 커패시터로 구성된다. 메모리 셀 내의 커패시터에 전하의 유무에 따라, 즉 셀 커패시터의 단자 전압이 높은가 낮은가에 따라 2진 정보 "1" 또는 "0"이 대응된다. 2진 정보에 대응하는 전압을 메모리 셀에 인가하여 주면 라이트(write)가 진행되며, 커패시터의 전하의 유무가 전압의 고저로 변화되어 메모리 셀 외부로 검출하는 동작이 리드(read)이다. 데이타의 보관은 커패시터에 전하가 축적되어있는 것이므로 원리적으로는 전력의 소비가 없다.
그러나, MOS 트랜지스터의 PN 접합 등에 누설전류가 있어서 저장된 초기의 전하량이 소멸되게 되므로 데이타가 소실된다. 따라서 데이타를 잃어버리기 전에 메모리 셀의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전해 주어야 한다. 이 동작을 주기적으로 반복해야 데이타의 기억이 유지된다.
이 주기는 커패시터의 공정과 구조에 밀접한 관련이 있다. 이러한 셀 전하의 재충전되는 과정을 리프레시 동작이라 부르며, 데이타의 보관이 리프레시 동작의 반복이라는 다이나믹(dynamic)한 과정을 통해 이루어지므로 다이나믹 램(RAM)이라 불리운다.
리프레시 동작은 로오 어드레스만을 사용하여 워드 라인을 액티브시킨 뒤 센스 앰프를 활성화 시킴으로서 이루어 지는데 밖으로 데이타의 출입이 없이 센스 앰프만을 동작시킨다. 리프레시에는 칩의 동작중에 주기적으로 리프레시 명령을 받아서 다른 명령의 입력을 멈추고, 리프레시를 수행한 후에 다시 명령을 받아들이는 오토 리프레시(Auto-Refresh)와 칩이 대기상태에 있을때도 데이타의 손실을 막아주기 위해 주기적으로 데이타를 읽고 쓰는 동작을 하는 셀프 리프레시(Self-Refresh)가 있는데 이때는 내부 타이머를 동작시켜 주기를 결정해 준다.
셀프 리프레시 모드는 저전력 동작이나 데이터를 오랜기간 저장하기위해 사용되는 모드이다. 셀프 리프레시 모드에서는 클럭 인에이블(cke) 핀을 제외한 클럭을 포함하는 전체 입력핀이 비활성화되고 리프레시 어드레스뿐만 아니라 리프레시 진입 명령까지 내부에서 발생되어 이들의 발생주기를 늘림으로써 전력소모를 줄일 수 있다.
셀프 리프레시 모드는 전체 뱅크(bank)가 유휴(idle) 상태에 있을때 칩 선택신호(/CS), 라스바 신호(/RAS), 카스바 신호(/CAS)와 클럭 인에이블 신호(CKE)를 '로우'로 하고 라이트 인에이블 신호(/WE)를 '하이'로 하여 셀프 리프레시 모드에 진입하며, 일단 이 모드에 진입하면 클럭 인에이블(cke) 핀을 제외한 모든 입력핀이 무시된다.
셀프 리프레시 모드를 빠져나오는 방법은 우선 클럭을 정상으로 입력하고 클럭 인에이블 신호(cke)를 '하이'로 하여 클럭 버퍼를 정상화하면 일정시간(tRC)이 지난뒤 에스디램(SDRAM)이 유휴 상태가 되는데, 이 상태에서 다른 명령을 입력시킬 수 있다.
셀프 리프레시 모드는 도 1에 도시한 것과 같이, 셀프 리프레시 발생부(1), 링 오실레이터부(2), 주파수 드라이버부(3), 셀프리프레시 요구 회로부(4), 라스 발생부(5), 프리디코더부(6)로 구성된다.
셀프 리프레시 발생부(1)에서 셀프 리프레시 모드로 인에이블되는 srefz 신호가 '하이'로 인에이블되면 이 신호는 링 오실레이터를 동작시켜 주기 1㎲ 로 토글하는 신호를 만들고 이 신호가 주파수 드라이버부(3)를 거치면서 주기가 2배씩 증가하게 된다.
셀프 리프레시 요구 회로부(4)에서는 앞단의 주파수 드라이버부(3)를 거치면서 주기가 2배씩 증가하게 된다. 셀프 리프레시 요구 회로부(4)에서는 앞단의 주파수 드라이버부(3)에서 리프레시시간요구신호를 만들어 보내면 디램 셀의 데이타 보유 시간과 리프레시 사이클을 고려하여 알맞은 주기 신호(보통 8㎲, 16㎲)를 선택하여 주기에 따라 만들어진 신호로 로오 액티브를 인에이블시킨다.
한편, 디램 셀의 데이터 보유 시간은 온도에 따라 변화가 크다. 일반적으로, 온도가 10℃ 올라갈때 셀 데이터의 보유 시간은 1/2배씩 감소한다.
그런데, 종래의 셀프 리프레시 주기는 온도변화에 따라 디램 셀의 데이타 보유 시간이 변화는 것과는 상관없이 가장 최악의 경우에 맞추어 주기를 일정하게 갖도록 함으로써 전류소모가 많은 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 온도변화에 따른 디램 셀의 데이터 보유 시간의 변화에 맞추어 셀프 리프레시 주기를 능동적으로 변화시킴으로써 전류 소모를 줄인 반도체 메모리 장치의 셀프 리프레시 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치의 셀프 리프레시 회로는,
온도를 검출하여 온도에 따른 메모리 셀의 데이타 유지 시간에 맞게 셀프 리프레시 주기를 조절하기 위한 바이어스 전류를 발생시키는 온도검출수단과,
상기 온도검출수단에서 출력된 바이어스 전류에 의해 온도에 따라 주기가 능동적으로 변하는 펄스 신호를 발생하는 링 오실레이터 수단을 포함하여 구성된 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 셀프 리프레시 회로에 있어서, 상기 온도검출수단은, 온도변화에 대해 음의 특성를 갖는 기준전압원을 발생하는 제 1 기준전압원 발생부와, 상기 제 1 기준전압원 발생부로 부터의 출력 신호를 입력으로하여 온도변화에 대해 양의 특성을 갖는 기준전압원을 발생하는 제 2 기준전압원 발생부와, 상기 제 2 기준전압원 발생부의 출력 신호를 입력으로하여 링 오실레이터 수단의 동작을 제어하는 전류원을 발생시키는 제 3 기준전압원 발생부로 이루어진 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 셀프 리프레시 회로에 있어서, 상기 제 2 및 제 3 기준전압원 발생부의 출력 신호에 의해 상기 링 오실레이터 수단의 동작이 제어되는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 셀프 리프레시 회로에 있어서, 상기 제 1 기준전압 발생부는, 전원전압 공급노드와 출력 단자 사이에 다이오드 구조로 접속된 PMOS 트랜지스터와, 상기 출력 단자와 접지전압 노드 사이에 다이오드 구조로 직렬접속된 2개의 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 셀프 리프레시 회로에 있어서, 상기 제 2 기준전압 발생부는, 전원전압 공급노드와 출력 단자 사이에 다이오드 구조로 접속된 PMOS 트랜지스터와, 상기 출력 단자와 접지전압 노드 사이에 접속되고 상기 제 1 기준전압 발생부의 출력 신호를 게이트로 입력하는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 셀프 리프레시 회로에 있어서, 상기 제 3 기준전압 발생부는, 전원전압 공급노드와 출력 단자 사이에 다이오드 구조로 접속된 PMOS 트랜지스터와, 상기 출력 단자와 접지전압 노드 사이에 접속되고 상기 제 2 기준전압 발생부의 출력 신호를 게이트로 입력하는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
도 1은 종래의 셀프 리프레시 모드 관련 블럭도
도 2는 종래의 일반적인 온도변화에 따른 셀프 리프레시 주기변화를 나타낸 그래프도
도 3은 본 발명에 의한 셀프 리프레시 회로도
도 4a 및 도 4b는 온도 변화에 따른 본 발명의 셀프 리프레시 회로의 각 노드의 전압 변화율을 나타낸 그래프도
도 5는 온도 변화에 따른 본 발명의 셀프 리프레시 주기 변화를 나타낸 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 셀프 리프레시 발생부 2 : 링 오실레이터부
3 : 주파수 드라이버부 4 : 셀프 리프레시 요구 회로부
5 : 라스 발생부 6 : 프리 디코더부
20 : 온도 검출부 21 : 제 1 기준전압 발생단
22 : 제 2 기준전압 발생단 23 : 제 3 기준전압 발생단
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 셀프 리프레시 회로의 구성도로서, 온도를 검출하여 온도에 따른 메모리 셀의 데이타 유지 시간에 맞게 셀프 리프레시 주기를 조절하기 위한 바이어스 전류를 발생시키는 온도검출부(20)와, 상기 온도검출부(20)에서 출력된 바이어스 전류에 의해 온도에 따라 주기가 능동적으로 변하는 펄스 신호를 발생하는 링 오실레이터부(12)로 구성된다.
상기 온도 검출부(20)는 온도변화에 음(-)의 특성를 갖는 기준전압원(VR)을 발생하는 제 1 기준전압원 발생단(21)과, 상기 제 1 기준전압원 발생단(21)으로 부터의 출력 신호를 입력으로하여 온도변화에 양(+)의 특성을 갖는 기준전압원(VF)을 발생하는 제 2 기준전압원 발생단(22)과, 상기 제 2 기준전압원 발생단(22)의 출력 신호를 입력으로하여 상기 오실레이터부(12)의 동작을 제어하는 전류원을 발생시키는 제 3 기준전압원 발생단(23)으로 구성된다.
도시된 바와 같이, 상기 제 1 기준전압 발생단(21)은, 전원전압(Vcc) 공급노드와 출력 단자(Nd1) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P1)와, 상기 출력 단자(Nd1)와 접지전압(Vss) 노드 사이에 다이오드 구조로 직렬접속된 2개의 NMOS 트랜지스터(N1, N2)로 구성된다.
온도변화에 대해 음(-)의 온도계수를 갖는 기준 전압원을 발생시키기 위해서는 전원전압(Vcc)에 독립적인 특성을 가져야 한다. 따라서, 상기 제 1 기준전압 발생단(21)에서는 상기 구성에서와 같이 직렬접속된 2개의 NMOS 트랜지스터를 사용하여 2배의 문턱전압(VT)값을 이용하였다. 공정 특성상 2VT값은 음의 온도계수를 가진다. 따라서, 출력 노드(Nd1)는 온도변화에 대해 음(-)의 특성을 갖는다.
상기 제 2 기준전압 발생단(22)은, 전원전압(Vcc) 공급노드와 출력 단자(Nd2) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P2)와, 상기 출력 단자(Nd2)와 접지전압(Vss) 노드 사이에 접속되고 상기 제 1 기준전압 발생부(21)의 출력 신호(VR)를 게이트로 입력하는 NMOS 트랜지스터(N3)로 구성된다.
상기 제 2 기준전압 발생단(22)은 온도변화에 대해 양(+)의 특성을 갖는 기준 전압원을 발생하는 것으로, 상기 제 1 기준전압 발생부(21)에서 출력된 음(-)의 특성을 갖는 기준 전압원(VR)을 인버터의 NMOS 트랜지스터(N3)의 게이트로 입력하여 트랜지스터의 온(on)상태를 포화역에 설정되도록 하였다. 따라서, 출력 노드(Nd2)는 온도변화에 선형적인 양(+)의 특성을 갖는다.
도 4는 온도변화에 따른 상기 제 1 및 제 2 기준전압 발생단(21,22)의 출력 노드의 전압 변화율을 각각 나타낸 그래프이다.
도 4a는 제 1 기준전압 발생단(21)의 출력 노드(Nd1)의 전압 변화율을 나타낸 것으로, 온도가 증가할수록 출력 노드(Nd1)의 전압(VR)이 감소됨을 알수 있다. 즉, 상기 제 1 기준전압 발생단(21)은 온도에 대해 음(-)의 특성을 갖는 기준 전압을 발생한다.
도 4b는 제 2 기준전압 발생단(22)의 출력 노드(Nd1)의 전압 변화율을 나타낸 것으로, 온도가 증가할수록 출력 노드(Nd2)의 전압(VF)도 비례하여 증가됨을 알수 있다. 즉, 상기 제 2 기준전압 발생단(22)은 온도에 대해 양(+)의 특성을 갖는 기준 전압을 발생한다.
그리고, 상기 제 3 기준전압 발생단(23)은, 전원전압(Vcc) 공급노드와 출력 단자(Nd3) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P3)와, 상기 출력 단자(Nd3)와 접지전압(Vss) 노드 사이에 접속되고 상기 제 2 기준전압 발생단(22)의 출력 신호(VF)를 게이트로 입력하는 NMOS 트랜지스터(N4)로 구성된다.
상기 제 3 기준전압 발생단(23)은 온도에 반비례한 출력 전압값을 발생한다. 즉, 온도가 증가할수록 출력 노드(Nd3)의 전압은 감소하고, 온도가 감소할수록 출력 노드(Nd3)의 전압은 증가한다.
일반적으로, 온도가 10℃ 올라갈때 셀 데이터의 보유 시간은 1/2배씩 감소되므로, 온도가 올라갈 때는 셀프 리프레시 주기를 빠르게 해야 한다. 따라서, 상기 제 3 기준전압 발생단(23)의 출력 노드(Nd3)의 전압을 감소시켜 주기시간이 짧은 펄스신호를 발생하도록 상기 오실레이터부(12)의 동작을 제어하게 된다.
도 5는 온도 변화에 따른 주기 변화를 나타낸 타이밍도이다.
상기 도면에서, -10℃에서 90℃로 변할때 50배의 주기를 갖도록 하였다. 따라서, 온도가 변화되더라도 본 발명에서 제안한 온도 검출부(20)에 의해 능동적으로 셀프 리프레시 주기를 변화시켜 셀 데이터의 보유시간이 길어짐에 따라 발생하는 데이터의 유실을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치의 셀프 리프레시 회로에 의하면, 온도변화에 따른 디램 셀의 데이터 보유 시간의 변화에 맞추어 셀프 리프레시 주기를 능동적으로 변화시킴으로써 전류 소모를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 메모리 장치에 있어서,
    온도를 검출하여 온도에 따른 메모리 셀의 데이타 유지 시간에 맞게 셀프 리프레시 주기를 조절하기 위한 바이어스 전류를 발생시키는 온도검출수단과,
    상기 온도검출수단에서 출력된 바이어스 전류에 의해 온도에 따라 주기가 능동적으로 변하는 펄스 신호를 발생하는 링 오실레이터 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 회로.
  2. 제 1 항에 있어서, 상기 온도검출수단은,
    온도변화에 대해 음의 특성를 갖는 기준전압원을 발생하는 제 1 기준전압원 발생부와,
    상기 제 1 기준전압원 발생부로 부터의 출력 신호를 입력으로하여 온도변화에 대해 양의 특성을 갖는 기준전압원을 발생하는 제 2 기준전압원 발생부와,
    상기 제 2 기준전압원 발생부의 출력 신호를 입력으로하여 링 오실레이터 수단의 동작을 제어하는 전류원을 발생시키는 제 3 기준전압원 발생부로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 회로.
  3. 제 1 항 및 제 2 항에 있어서,
    상기 제 2 및 제 3 기준전압원 발생부의 출력 신호에 의해 상기 링 오실레이터 수단의 동작이 제어되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 회로.
  4. 제 2 항에 있어서, 상기 제 1 기준전압 발생부는,
    전원전압 공급노드와 출력 단자 사이에 다이오드 구조로 접속된 PMOS 트랜지스터와, 상기 출력 단자와 접지전압 노드 사이에 다이오드 구조로 직렬접속된 2개의 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 회로.
  5. 제 2 항에 있어서, 상기 제 2 기준전압 발생부는,
    전원전압 공급노드와 출력 단자 사이에 다이오드 구조로 접속된 PMOS 트랜지스터와, 상기 출력 단자와 접지전압 노드 사이에 접속되고 상기 제 1 기준전압 발생부의 출력 신호를 게이트로 입력하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 회로.
  6. 제 2 항에 있어서, 상기 제 3 기준전압 발생부는,
    전원전압 공급노드와 출력 단자 사이에 다이오드 구조로 접속된 PMOS 트랜지스터와, 상기 출력 단자와 접지전압 노드 사이에 접속되고 상기 제 2 기준전압 발생부의 출력 신호를 게이트로 입력하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 회로.
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