JP4031546B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に低消費電力化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】
まず、従来の半導体記憶装置の動作を、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと略する）を例にとって述べる。図１０及び図１１は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）の動作を示すタイミング図であり、図１０はノーマルモード動作を示し、図１１はセルフリフレッシュモード動作を示している。
【０００３】
図１０に示すように、ノーマルモード動作として、メモリセルデータの書き込み・読み出しが行われる。行アドレスストローブ信号バーＲＡＳの立ち下がり時に書き込み信号バーＷＥが“Ｈ”のとき読み出し動作が行われ、列アドレスストローブ信号バーＣＡＳの立ち下がりから所定期間経過後に、入出力部ＤＱから出力データＤoutが出力される。行アドレスストローブ信号バーＲＡＳの立ち下がり時に書き込み信号バーＷＥが“Ｌ”のとき書き込み動作が行われ、列アドレスストローブ信号バーＣＡＳの立ち下がりから所定期間経過後に、入出力部ＤＱより与えられた入力データＤinが書き込まれる。
【０００４】
一方、図１１に示すように、セルフリフレッシュモード動作として、外部信号入力を必要としないリフレッシュ動作が行われ、データリテンションが自動的に行われる。
【０００５】
行アドレスストローブ信号バーＲＡＳが“Ｈ”の状態で、列アドレスストローブ信号バーＣＡＳが立ち下がるタイミング（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ入力、以下、単に「ＣＢＲ入力」と言う）をトリガとして、一定時間（例えば、１０μｓ）の経過後にセルフリフレッシュ信号ＳＲが“Ｈ”となりセルフリフレッシュモードに入る。この後、次にＣＢＲ入力がされるまで、セルフリフレッシュモードが保持される。
【０００６】
セルフリフレッシュモードでは、チップ内部のリフレッシュタイミング発生回路により発生される一定周期（例えば、３０μｓ）のリフレッシュ活性化信号（内部（行アドレスストローブ信号）バーＲＡＳ（Ｉ））によりリフレッシュ動作が起動され、内部ロウアドレスカウンタにより、該当するロウアドレスの選択がなされ、これに従って、通常のセンス動作を行って、リフレッシュ動作を繰り返す。
【０００７】
また、近年の高集積ＤＲＡＭでは、外部印加電源電圧を、内部降圧回路（ＶＤＣ）により降下させ、これをチップの内部回路に動作電源電圧として印加し、デバイスの信頼性を確保する手法が行われている。
【０００８】
【発明が解決しようとする課題】
上記のようにＶＤＣを用いた従来のＤＲＡＭ構成には、以下のような欠点がある。ノーマルモード時には、内部回路であるＤＲＡＭ回路がスタンドバイ状態であっても、比較的電流消費が大きいＴＴＬ信号入力時に信号入力回路で消費される電流を供給するために十分なＶＤＣ回路系を備える必要があり、これによりＶＤＣ自身で消費される電流が大きくなり、これに伴いスタンドバイ電流が増加することになる。
【０００９】
一方、本来、ＴＴＬ信号を含む外部入力信号が不要なセルフリフレッシュモードのスタンドバイ状態である場合にも、ノーマルモード時と同量のスタンドバイ電流が流れることになる。すなわちデータ保持期間の主要な消費電流であるセルフリフレッシュモード時のスタンドバイ電流が、本来セルフリフレッシュモード時には必要のない動作（ＴＴＬ信号入力等の外部信号の入力）のため、必要以上に増加しているという問題点があった。
【００１０】
また、従来のＤＲＡＭの信号入力回路はＶＤＣを介さずに外部電源をそのまま動作電源電圧として信号入力回路を動作させているが、この場合には、外部電源電圧の変動により入力信号に対する判定レベルが変動し、誤判定を起こしやすくなり、また、判定レベルに余裕が小さくなるという問題点があった。
【００１１】
この発明は上記問題点を解決するためになされたもので、ノーマルモードとセルフリフレッシュモードを有するＤＲＡＭのように、少なくとも２つの動作モードを有する内部回路をもつ半導体装置において、それぞれのモードに最適なＶＤＣ回路系の動作電流で内部電源電圧を内部回路に供給可能な内部電源電圧供給手段を有する半導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体装置は、外部入力信号に関連した外部入力関連信号及び第１の内部電源電圧を受け、該第１の内部電源電圧を動作電源電圧として、通常モード時は、前記外部入力関連信号に基づいてメモリセルに対する読み出し及び書き込み動作を行い、セルフリフレッシュモード時は、前記外部入力関連信号と関係のないセルフリフレッシュ動作を行う内部回路を備えた半導体装置において、外部制御信号に基づきモード制御信号を生成するモード制御信号生成手段をさらに備え、前記モード制御信号は前記通常モードの有無、前記セルフリフレッシュモードの有無、前記内部回路のアクティブ状態／スタンドバイ状態を指示する情報を有し、第１の基準電圧を受け、該第１の基準電圧に基づき外部電源電圧を変換して前記第１の内部電源電圧を前記内部回路に供給する第１の内部電源電圧供給手段をさらに備え、前記第１の内部電源電圧供給手段は、前記モード制御信号が前記通常モードの前記スタンドバイ状態を指示するとき第１の動作電流で動作し、前記モード制御信号が前記セルフリフレッシュモードの前記スタンドバイ状態を指示するとき前記第１の動作電流より小さい第２の動作電流で動作し、前記モード制御信号が前記内部回路の前記アクティブ状態を指示するとき前記第１の動作電流より大きい第３の動作電流で動作し、前記第１の内部電源電圧供給手段は、一端に前記外部電源電圧を受け、第１の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第１の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第１の電圧制御信号を出力する第１の比較回路とを有する第１の内部電源電圧供給部と、一端に前記外部電源電圧を受け、第２の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第２の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第２の電圧制御信号を出力する第２の比較回路とを有する第２の内部電源電圧供給部とを備え、前記第１の内部電源電圧供給手段は、前記モード制御信号が前記通常モードであると指示するとき第１の内部電源電圧供給部を選択的に活性状態にし、前記モード制御信号が前記セルフリフレッシュモードであると指示するとき第２の内部電源電圧供給部を選択的に活性状態にし、前記第１の内部信号供給手段は、一端に前記外部電源電圧を受け、第３の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第３の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第３の電圧制御信号を出力する第３の比較回路とを有する第３の内部電源電圧供給部をさらに備え、前記モード制御信号が前記内部回路の前記アクティブ状態を指示するとき、前記第３の内部電源電圧供給部を活性状態にしている。
【００１７】
また、請求項２記載の半導体装置のように、第２の基準電圧を受け、該第２の基準電圧に基づき前記外部電源電圧を変換して前記第２の内部電源電圧を供給する第２の内部電源電圧供給手段と、前記外部入力信号及び前記第２の内部電源電圧を受け、前記第２の内部電源電圧を動作電源電圧として、前記外部入力信号を内部入力信号に変換して前記内部回路に付与する内部入力信号付与手段とをさらに備え、前記外部入力関連信号は前記内部入力信号を含んでもよい。
【００１８】
また、請求項３記載の半導体装置のように、前記内部入力信号付与手段は前記モード制御信号を受け、前記モード制御信号が前記セルフリフレッシュモードであると指示するとき、前記第２の内部電源電圧の前記内部入力信号付与手段内への供給経路を遮断するように構成してもよい。
【００１９】
また、請求項４記載の半導体装置のように、前記モード制御信号における前記内部回路の前記アクティブ状態／前記スタンドバイ状態を指示する情報は第１及び第２の実行情報を含み、前記第１の内部信号供給手段は、前記モード制御信号の前記第１の実行情報が前記内部回路の前記アクティブ状態を指示するとき、前記第３の内部電源電圧供給部を活性状態にして前記第３の動作電流で動作し、前記内部回路は前記モード制御信号の前記第２の実行情報が前記内部回路の前記アクティブ状態を指示するとき動作状態となり、前記モード制御信号において、前記第２の実行情報の指示内容が前記スタンドバイ状態から前記アクティブ状態に変化するタイミングを、前記第１の実行情報の指示内容が前記スタンドバイ状態から前記アクティブ状態に変化するタイミングより所定期間遅らせてもよい。
【００２０】
また、請求項５記載の半導体装置のように、前記モード制御信号において、前記第２の実行情報の指示内容が前記アクティブ状態から前記スタンドバイ状態に変化するタイミングを、前記第１の実行情報の指示内容が前記アクティブ状態から前記スタンドバイ状態に変化するタイミングより所定期間早めてもよい。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＤＲＡＭの構成を示すブロック図である。内部信号生成回路１は行アドレスストローブ信号バーＲＡＳ及び列アドレスストローブ信号バーＣＡＳを外部より受け、セルフリフレッシュ信号ＳＲ、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）及びノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力するとともに、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）及び内部列アドレスストローブ信号バーＣＡＳ（Ｉ）を内部回路３に出力する。
【００２２】
内部電源電圧供給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発生手段を制御するコンパレータの動作電流（負荷駆動能力）は信号ＳＲ、バーＲＡＳ（Ｉ）及びバーＲＡＳ（Ｎ）（モード制御信号）に基づき決定される。
【００２３】
内部回路３はダイナミック型のメモリセルをからなるメモリセルアレイ、行デコーダ、列デコーダ及びセンスアンプ等で構成され、内部電源電圧ＶＣＩを動作電源電圧として、ノーマルモード時は入力信号ＳＩに基づく動作を行い、セルフリフレッシュモード時には入力信号ＳＩとは関係なくセルフリフレッシュ動作を行う。なお、入力信号ＳＩとしては外部入力信号そのものでもよく、外部入力信号を内部で変換して得られる内部入力信号でもよい。
【００２４】
図２は内部信号生成回路１の内部構成を示す回路図である。同図に示すように、コンパレータ１１は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ２１のゲートに付与する。ＰＭＯＳトランジスタ２１はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ１１の正入力に接続される。コンパレータ１１，ＰＭＯＳトランジスタ２１により第１のＶＤＣを構成し、ＰＭＯＳトランジスタ２１が内部電源電圧ＶＣＩの付与部であり、コンパレータ１１がその制御手段となり、その活性／非活性が内部行アドレスストローブ信号バーＲＡＳ（Ｉ）によって制御される。内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の“Ｌ”／“Ｈ”によってアクティブ状態／スタンドバイ状態が指示される。
【００２５】
コンパレータ１２は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ２２のゲートに付与する。ＰＭＯＳトランジスタ２２はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ１２の正入力に接続される。コンパレータ１２及びＰＭＯＳトランジスタ２２により第２のＶＤＣを構成し、ＰＭＯＳトランジスタ２２が内部電源電圧ＶＣＩの付与部であり、コンパレータ１２がその制御手段となり、その活性／非活性がノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）によって制御される。このノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）の“Ｈ”によってノーマルモードを指示する。
【００２６】
コンパレータ１３は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ２３のゲートに付与する。ＰＭＯＳトランジスタ２３はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ１３の正入力に接続される。コンパレータ１３及びＰＭＯＳトランジスタ２３により第３のＶＤＣを構成し、ＰＭＯＳトランジスタ２３が内部電源電圧ＶＣＩの付与部であり、コンパレータ１３がその制御手段となり、その活性／非活性がセルフリフレッシュ信号ＳＲによって制御される。このセルフリフレッシュ信号ＳＲの“Ｈ”によってセルフリフレッシュモードを指示する。
【００２７】
これら第１〜第３のＶＤＣのＰＭＯＳトランジスタ２１〜２３のドレインがノード１６で共通に接続され、このノード１６より得られる電圧が内部電源電圧ＶＣＩとして内部回路３に供給される。
【００２８】
このような構成の内部電源電圧供給回路２は、外部電源電圧ＶＣＥは３．３Ｖであるが、コンパレータ１１〜１３の負入力に２．５Ｖの基準電圧ＶＲが付与されるため、コンパレータ１１〜１３それぞれによる負入力と正入力との比較動作によって、コンパレータ１１〜１３のうちいずれかのコンパレータが活性状態となれば、外部電源電圧ＶＣＥの多少変動しても２．５Ｖで安定した内部電源電圧ＶＣＩを内部回路３に供給することができる。
【００２９】
コンパレータ１１〜１３の動作電流Ｉ１１〜Ｉ１３はＩ１１（大）＞Ｉ１２（小）＞Ｉ１３（極小）の順に設定され、コンパレータ１１は内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の“Ｌ”／“Ｈ”によって活性／非活性が制御され、コンパレータ１２はノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）の“Ｈ”／“Ｌ”によって活性／非活性が制御され、コンパレータ１３はセルフリフレッシュ信号ＳＲの“Ｈ”／“Ｌ”によって活性／非活性が制御される。
【００３０】
図３はコンパレータ１１（１２，１３）の内部構成を示す回路図である。同図に示すように、共にソースに外部電源電圧ＶＣＥを受けるＰＭＯＳトランジスタ３１，３２のゲートが共通に接続され、ＰＭＯＳトランジスタ３１のドレインとゲートが共通に接続される。ＮＭＯＳトランジスタ３３のドレインはＰＭＯＳトランジスタ３１のドレインに接続され、ＮＭＯＳトランジスタ３４のドレインはＰＭＯＳトランジスタ３２のドレインに接続され、ＮＭＯＳトランジスタ３３，３４のソースは共通にＮＭＯＳトランジスタ３５を介して接地される。
【００３１】
そして、ＮＭＯＳトランジスタ３３のゲートが正入力となり、ＮＭＯＳトランジスタ３４のゲートが負入力となり、ＮＭＯＳトランジスタ３４のドレインより得られる信号が出力となり、ＮＭＯＳトランジスタ３５のゲートに活性制御信号ＳＡが与えられる。
【００３２】
活性制御信号ＳＡとして、コンパレータ１１の場合は内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の反転信号、コンパレータ１２の場合はノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）、コンパレータ１３の場合はセルフリフレッシュ信号ＳＲが与えられる。なお、上記反転信号の生成はＮＭＯＳトランジスタ３５のゲートの前段にインバータを設ける等によって簡単に実現できる。
【００３３】
コンパレータ１１〜１３の内部構成は図３に示す如く同様な構成であるが、トランジスタ３１〜３５のトランジスタサイズは、コンパレータ１３，１２，１１の順に大きくなるように設定され、その結果、コンパレータ１１〜１３の動作電流Ｉ１１〜Ｉ１３はＩ１１＞Ｉ１２＞Ｉ１３の順に設定される。すなわち、コンパレータ１１〜１３の負荷駆動能力はコンパレータ１１、１２、１３の順に設定される。
【００３４】
このような構成において、ノーマルモード時において、内部信号生成回路１は行アドレスストローブ信号バーＲＡＳをそのまま内部行アドレスストローブ信号バーＲＡＳ（Ｎ）、ノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）として内部電源電圧供給回路２に出力する。
【００３５】
したがって、内部電源電圧供給回路２は、ノーマルモードのスタンドバイ状態時は内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が“Ｈ”、ノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）が“Ｈ”、セルフリフレッシュ信号ＳＲが“Ｌ”あるため、コンパレータ１１，１３が非活性状態となり、コンパレータ１２が活性状態となって、比較的小さい動作電流Ｉ１２のコンパレータ１２の制御によって内部電源電圧ＶＣＩを内部回路３に供給する。
【００３６】
この動作電流Ｉ１２は、比較的電流消費が大きいＴＴＬ信号入力時においても、安定な内部電源電圧ＶＣＩを供給が可能な負荷駆動能力が得られるレベルに設定される。
【００３７】
一方、セルフリフレッシュモード時において、内部信号生成回路１は図１１に示すように、セルフリフレッシュ信号ＳＲ、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）及びノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力する。
【００３８】
したがって、内部電源電圧供給回路２は、セルフリフレッシュモードのスタンドバイ状態時は、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が“Ｈ”、ノーマル行アドレスストローブ信号バーＲＡＳが“Ｌ”、セルフリフレッシュ信号ＳＲが“Ｈ”であるため、コンパレータ１１，１２が非活性状態となり、コンパレータ１３が活性状態となって、極めて小さい動作電流Ｉ１３のコンパレータ１３の制御によって内部電源電圧ＶＣＩを内部回路３に供給する。
【００３９】
この動作電流Ｉ１３は、動作電流Ｉ１２より十分小さいため、セルフリフレッシュモードのスタンドバイ状態時に消費される電流を必要最小限に抑えることができる。セルフリフレッシュモード時のスタンドバイ電流は、データ保持期間の主要な消費電流であるため、データ保持期間における消費電流の低減化が図れることになる。
【００４０】
一方、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が“Ｌ”レベルになるとアクティブ状態となり、コンパレータ１１が活性状態となって、大きな動作電流Ｉ１１のコンパレータ１１の制御によって内部電源電圧ＶＣＩを内部回路３に供給する。このとき、ノーマルモードではコンパレータ１２が同時に活性状態となり、セルフリフレッシュモードではコンパレータ１３が同時に活性状態となっているが、動作電流Ｉ１１が動作電流Ｉ１２，Ｉ１３に比べて十分大きいため、コンパレータ１１のみが活性状態となっている場合と等価な動作となる。
【００４１】
コンパレータ１１の動作電流Ｉ１１は十分大きく大きな負荷駆動能力を得ることができるため、コンパレータ１１の制御下で内部電源電圧ＶＣＩを供給することにより、内部回路３の実行には何ら支障はない。
【００４２】
なお、セルフリフレッシュモード時のスタンドバイ状態用の内部電源電圧ＶＣＩの供給手段として、図２のコンパレータ１３及びＰＭＯＳトランジスタ２３に置き換えて、図４に示すように、ソースに外部電源電圧ＶＣＥを受け、ゲートに基準電圧ＶＲ′（ＶＲ＋ＶＴ（ＮＭＯＳトランジスタ２４の閾値電圧））を受けるＮチャネルＭＯＳトランジスタ２４のドレインより、基準電圧ＶＲ′を閾値電圧ＶＴだけ降下させた内部電源電圧ＶＣＩを供給するように構成してもよい。この場合、消費電流はほぼ零となる。
【００４３】
＜実施の形態２＞
図１〜図４で示した実施の形態１の構成に下記の機能を加えたのが実施の形態２のＤＲＡＭである。
【００４４】
図５はこの発明の実施の形態２であるＤＲＡＭの特徴部を示すブロック図である。内部電源電圧供給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発生手段を制御するコンパレータの動作電流（負荷駆動能力）は信号バーＲＡＳ（Ｉ）及びバーＲＡＳ（Ｎ）に基づき決定される。
【００４５】
内部入力信号生成回路５は内部電源電圧ＶＣＩを動作電源電圧として外部入力信号Ｓ０を内部入力信号Ｓ１を生成している。この内部入力信号Ｓ１は図１で示した入力信号ＳＩとして内部回路３に付与される。また、内部入力信号生成回路５はセルフリフレッシュ信号ＳＲが“Ｈ”／“Ｌ”によって活性／非活性状態となる。
【００４６】
図６は内部電源電圧供給回路４及び内部入力信号生成回路５の内部構成を示す回路図である。同図に示すように、コンパレータ４１は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ５１のゲートに付与する。ＰＭＯＳトランジスタ５１はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ４１の正入力に接続される。コンパレータ４１，ＰＭＯＳトランジスタ５１により第１のＶＤＣを構成し、ＰＭＯＳトランジスタ５１が内部電源電圧ＶＣＩの付与部であり、コンパレータ４１がその制御手段となり、その活性／非活性が内部行アドレスストローブ信号バーＲＡＳ（Ｉ）によって制御される。
【００４７】
コンパレータ４２は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ５２のゲートに付与する。ＰＭＯＳトランジスタ５２はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ４２の正入力に接続される。コンパレータ４２及びＰＭＯＳトランジスタ５２により第２のＶＤＣを構成し、ＰＭＯＳトランジスタ５２が内部電源電圧ＶＣＩの付与部であり、コンパレータ４２がその制御手段となり、その活性／非活性がノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）によって制御される。
【００４８】
これら第１〜第２のＶＤＣで構成される内部電源電圧供給回路４は、ＰＭＯＳトランジスタ５１及び５２のドレインがノード１６で共通に接続され、このノード１７より得られる電圧が内部電源電圧ＶＣＩとして内部入力信号生成回路５に供給される。
【００４９】
このような構成の内部電源電圧供給回路４は、外部電源電圧ＶＣＥは３．３Ｖであるが、コンパレータ１１及び１２の負入力に２．５Ｖの基準電圧ＶＲが付与されるため、コンパレータ１１及び１２それぞれによる負入力と正入力との比較動作によって、コンパレータ１１及び１２のうちいずれかのコンパレータが活性状態となれば、図７に示すように、外部電源電圧ＶＣＥが上昇しても２．５Ｖで安定した内部電源電圧ＶＣＩを内部入力信号生成回路５に供給することができる。
【００５０】
内部入力信号生成回路５はノード１７から接地レベルに直列に接続されたＰＭＯＳトランジスタ５３，５４及びＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６とから構成され、ＰＭＯＳトランジスタ５３のゲートにセルフリフレッシュ信号ＳＲが付与され、ＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５はＣＭＯＳインバータを構成し、その入力部が入力端子１５を介して外部入力信号Ｓ０を受け、その出力部から内部入力信号Ｓ１を出力する。また、上記ＣＭＯＳインバータの出力部と接地レベルとの間にＮＭＯＳトランジスタ５６が介挿され、ＮＭＯＳトランジスタ５６のゲートにセルフリフレッシュ信号ＳＲが付与される。
【００５１】
実施の形態２のＤＲＡＭは、実施の形態１に加えて、第１及び第２のＶＤＣからなる内部電源電圧供給回路４から供給される内部電源電圧ＶＣＩを、内部入力信号生成回路５の動作電源電圧としたため、内部入力信号生成回路５の動作電源電圧を、外部電源電圧ＶＣＥの変動にかかわらずほぼ一定にでき、その結果、上記ＣＭＯＳインバータの信号入力レベル判定に対する余裕を増すことができ、判定レベル精度を向上させることができる。
【００５２】
また、内部入力信号生成回路５は、セルフリフレッシュ信号ＳＲが“Ｈ”でセルフリフレッシュモードであると指示するとき、ＰＭＯＳトランジスタ５３がオフして内部電源電圧ＶＣＩ，接地レベル間の電流パスを遮断するため、内部電源電圧ＶＣＩによって生じる電流分の低消費電流化を図ることができる。このとき、ＮＭＯＳトランジスタ５６がオンするため、内部入力信号Ｓ１は“Ｌ”固定される。
【００５３】
図５及び図６で示した構成が可能になるのは、実施の形態１のＤＲＡＭの内部電源電圧供給回路２によって、データ保持期間の主要な消費電流であるセルフリフレッシュモード時のスタンドバイ電流を低減することが可能になったため、ノーマルモード・スタンドバイ時には消費電流をさほど制限する必要がなくなり、ノーマルモード・スタンドバイ用ＶＤＣ（図５のコンパレータ４２及びＰＭＯＳトランジスタ５２）の動作電流を比較的大きめに設定することが可能になり、十分な負荷駆動能力を備えることができるためである。
【００５４】
＜実施の形態３＞
実施の形態１のＤＲＡＭに加えて、セルフリフレッシュモード・アクティブ時の内部発生リサイクルタイミングに余裕を持たせたのが実施の形態３のＤＲＡＭである。
【００５５】
図８は実施の形態３のＤＲＡＭの構成を示すブロック図である。内部信号生成回路６は行アドレスストローブ信号バーＲＡＳ及び列アドレスストローブ信号バーＣＡＳを外部より受け、セルフリフレッシュ信号ＳＲ、第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）及びノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力するとともに、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）及び内部列アドレスストローブ信号バーＣＡＳ（Ｉ）を内部回路３に出力する。
【００５６】
内部電源電圧供給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発生手段を制御するコンパレータの動作電流（負荷駆動能力）は信号ＳＲ、バーＲＡＳ（Ｉ１）及びバーＲＡＳ（Ｎ）に基づき決定される。なお、内部電源電圧供給回路２の内部構成は、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）に置き換わる以外は、図２〜図４で示した実施の形態１と同様である。
【００５７】
内部回路３はダイナミック型のメモリセルをからなるメモリセルアレイ、行デコーダ、列デコーダ及びセンスアンプ等で構成され、内部電源電圧ＶＣＩを動作電源電圧として、ノーマルモード時は入力信号ＳＩに基づく動作を行い、セルフリフレッシュモード時には入力信号ＳＩとは関係なく、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）の制御下でセルフリフレッシュ動作を行う。
【００５８】
図９は実施の形態３のＤＲＡＭのセルフリフレッシュ動作を示すタイミング図である。同図に示すように、時刻ｔ０のＣＢＲ入力をトリガとして、一定時間（例えば、１０μｓ）の経過後の時刻ｔ１にセルフリフレッシュ信号ＳＲが“Ｈ”となりセルフリフレッシュモードに入る。この後、次にＣＢＲ入力がされるまで、セルフリフレッシュモードが保持される。
【００５９】
そして、セルフリフレッシュモードでは、内部信号生成回路６から生成される第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）の“Ｌ”／“Ｈ”によって内部電源電圧供給回路２の第１のＶＤＣのコンパレータ１１の活性／非活性が制御され、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）の“Ｌ”／“Ｈ”によって内部回路３のリフレッシュ動作の実行／非実行が制御される。
【００６０】
第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）が“Ｌ”に立ち下がりスタンドバイ状態からアクティブ状態へ遷移する際、活性状態となるコンパレータがコンパレータ１３からコンパレータ１１に切り替えられるが、切り替えられる直前まで負荷駆動能力（動作電流）が極小のセルフリフレッシュモード・スタンドバイ用の第３のＶＤＣのコンパレータ１３が動作しているため、切り替え期間にアクティブ動作開始による消費電流の増加に伴い、内部電源電圧ＶＣＩが規定値より低くなってしまう第１の危険性がある。
【００６１】
同様に、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）が“Ｈ”に立ち上がりアクティブ状態からスタンドバイ状態へ遷移する際、活性状態となるコンパレータがコンパレータ１１からコンパレータ１３に切り替えられるが、早めに負荷駆動能力が極小のセルフリフレッシュモード・スタンドバイ用の第３のＶＤＣのコンパレータ１３を動作させると、アクティブ動作時の比較的大きな消費電流によって内部電源電圧ＶＣＩが規定値より低くなってしまう第２の危険性がある。
【００６２】
上記第１の危険性を考慮して、実施の形態３のＤＲＡＭの内部信号生成回路６は、セルフリフレッシュモードでスタンドバイ状態からアクティブ状態の移行に際して、第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）を第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）より早く“Ｌ”に立ち下げている。
【００６３】
さらに、上記第２の危険性を考慮して、実施の形態３のＤＲＡＭの内部信号生成回路６は、セルフリフレッシュモードでアクティブ状態からスタンドバイ状態の移行に際して、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）を第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）より早く“Ｈ”に立ち上げている。
【００６４】
したがって、実施の形態３のＤＲＡＭは、内部電源電圧供給回路２のコンパレータを負荷駆動能力（動作電流）が極めて小さいコンパレータ１３から負荷駆動能力が大きいコンパレータ１１に確実に切り替えた後、内部回路３によるリフレッシュ動作を開始し、内部回路３によるリフレッシュ動作が確実に終了した後、内部電源電圧供給回路２のコンパレータを負荷駆動能力が大きいコンパレータ１３から負荷駆動能力が極めて小さいコンパレータ１１に切り替えるため、内部回路３によるリフレッシュ動作を支障無く行いながら、コンパレータ１１，１３の切り替えを行うことができる。
【００６５】
＜その他＞
実施の形態１〜実施の形態３では、内部回路にダイナミック型のメモリセルを有するＤＲＡＭを例に挙げたが、これに限定されず、内部電源電圧を動作電源電圧として、ノーマルモード時に入力信号に基づく動作を行い、特殊モード時に入力信号と関係のない動作を行う内部回路を有する半導体装置すべてにこの発明を適用することが可能である。
【００６６】
また、実施の形態１及び実施の形態２の内部電源電圧供給回路２，５として、コンパレータの正入力に内部電源電圧ＶＣＩがそのまま入力されている構成を示したが、内部電源電圧ＶＣＩを分圧した電圧を入力する等、内部電源電圧ＶＣＩに関連した電圧が入力されるように構成してもよい。
【００６７】
【発明の効果】
この発明における請求項１記載の半導体装置における第１の内部電源電圧供給手段は、モード制御信号が通常モードのスタンドバイ状態であると指示するとき第１の動作電流で動作し、モード制御信号がセルフリフレッシュモードのスタンドバイ状態であると指示するとき第１の動作電流より小さい第２の動作電流で動作するため、通常モードのスタンドバイ状態時及びセルフリフレッシュモードのスタンドバイ状態時それぞれに最適な動作電流で第１の内部電源電圧供給手段を動作させることができる。
【００６８】
加えて、請求項１記載の半導体装置の第１の内部電源電圧供給手段は、モード制御信号が通常モードであると指示するとき第１の内部電源電圧供給部を選択的に活性状態にし、モード制御信号がセルフリフレッシュモードであると指示するとき第２の内部電源電圧供給部を選択的に活性状態にして、第１及び第２の比較回路のうち最適な比較回路と動作させて第１の内部電源電圧を供給することができる。
【００６９】
さらに、請求項１記載の半導体装置において、通常モードはメモリセルに対する読み出し及び書き込み動作を行うモードを含み、セルフリフレッシュモードはセルフリフレッシュ動作を行うモードを含んでいるため、通常の読み書き動作を行うモードのスタンドバイ状態時とセルフリフレッシュ動作を行う場合のスタンドバイ状態時それぞれに最適な動作電流で第１の内部電圧供給手段を動作させて第１の内部電源電圧を内部回路に供給することができる。
【００７０】
加えて、請求項１記載の半導体装置において、第２の動作電流は第１の動作電流より小さいため、セルフリフレッシュ動作を行う場合のスタンドバイ状態時の第１の内部電源電圧付与手段による消費電流を低減させることができる。
【００７１】
さらに、請求項１記載の半導体装置の第１の内部信号供給手段は、モード制御信号が内部回路のアクティブ状態を指示するとき、第１及び第２の動作電流より動作電流が大きい第３の動作電流で動作するため、内部回路の実行には何ら支障はない。
【００７２】
請求項２記載の半導体装置は、第２の基準電圧を受け、該第２の基準電圧に基づき外部電源電圧を変換して第２の内部電源電圧を供給する第２の内部電源電圧供給手段と、外部入力信号及び第２の内部電源電圧を受け、第２の内部電源電圧を動作電源電圧として、外部入力信号を内部入力信号に変換して内部回路に付与する内部入力信号付与手段とをさらに備えるため、外部電源電圧が変動しても第２の内部電源電圧は安定しているため、誤動作することなく外部入力信号を内部入力信号に変換することができる。
【００７３】
請求項３記載の半導体装置における内部入力信号付与手段は、モード制御信号がセルフリフレッシュモードであると指示するとき、前記第２の内部電源電圧の前記内部入力信号付与手段内への供給経路を遮断するため、第２の内部電源電圧によって生じる電流分の低消費電流化を図ることができる。
【００７４】
請求項４記載の半導体装置において、第１の内部信号供給手段は、モード制御信号の第１の実行情報が内部回路のアクティブ状態を指示するとき、第３の動作電流で動作し、内部回路はモード制御信号の第２の実行情報が内部回路のアクティブ状態を指示するとき動作状態となる。そして、第２の実行情報の指示内容がスタンドバイ状態からアクティブ状態に変化するタイミングを、第１の実行情報の指示内容がスタンドバイ状態からアクティブ状態に変化するタイミングより所定期間遅らせている。
【００７５】
したがって、第１の内部信号供給手段が比較的大きな第３の動作電流で動作することによって得られる第１の内部電源電圧が内部回路に確実に供給された後に内部回路は動作状態となるため、セルフリフレッシュモードのスタンドバイ状態からアクティブ状態に移行する場合でも内部回路は支障無く所定の動作を実行することができる。
【００７６】
さらに、請求項５記載の半導体装置は、第２の実行情報の指示内容がアクティブ状態からスタンドバイ状態に変化するタイミングを、第１の実行情報の指示内容がアクティブ状態からスタンドバイ状態に変化するタイミングより所定期間早めている。
【００７７】
したがって、内部回路による所定の動作が確実に終了した後に、第３の動作電流から第２の動作電流に変更され、第１の内部信号供給手段は第１の内部電源電圧の供給動作を開始することができるため、アクティブ状態からセルフリフレッシュモードのスタンドバイ状態に移行する場合でも内部回路は支障無く所定の動作を完了することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＤＲＡＭの構成を示すブロック図である。
【図２】 図１の内部電源電圧供給回路の内部構成を示す回路図である。
【図３】 図２のコンパレータの内部構成を示す回路図である。
【図４】 ＶＤＣの変形例を示す回路図である。
【図５】 この発明の実施の形態２であるＤＲＡＭの特徴部を示すブロック図である。
【図６】 図５の内部電源電圧供給回路及び内部入力信号生成回路５の内部構成を示す回路図である。
【図７】 図５の内部入力信号生成回路の動作特性を示すグラフである。
【図８】 この発明の実施の形態３であるＤＲＡＭの構成を示すブロック図である。
【図９】 実施の形態３のＤＲＡＭの動作を示すタイミング図である。
【図１０】 従来のＤＲＡＭのノーマルモード動作を示すタイミング図である。
【図１１】 従来のＤＲＡＭのセルフリフレッシュモード動作を示すタイミング図である。
【符号の説明】
１ 内部信号生成回路、２，４ 内部電源電圧供給回路、３ 内部回路、５ 内部入力信号生成回路、１１〜１３、４１，４２ コンパレータ。
【発明の属する技術分野】
この発明は半導体装置に関し、特に低消費電力化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】
まず、従来の半導体記憶装置の動作を、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと略する）を例にとって述べる。図１０及び図１１は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）の動作を示すタイミング図であり、図１０はノーマルモード動作を示し、図１１はセルフリフレッシュモード動作を示している。
【０００３】
図１０に示すように、ノーマルモード動作として、メモリセルデータの書き込み・読み出しが行われる。行アドレスストローブ信号バーＲＡＳの立ち下がり時に書き込み信号バーＷＥが“Ｈ”のとき読み出し動作が行われ、列アドレスストローブ信号バーＣＡＳの立ち下がりから所定期間経過後に、入出力部ＤＱから出力データＤoutが出力される。行アドレスストローブ信号バーＲＡＳの立ち下がり時に書き込み信号バーＷＥが“Ｌ”のとき書き込み動作が行われ、列アドレスストローブ信号バーＣＡＳの立ち下がりから所定期間経過後に、入出力部ＤＱより与えられた入力データＤinが書き込まれる。
【０００４】
一方、図１１に示すように、セルフリフレッシュモード動作として、外部信号入力を必要としないリフレッシュ動作が行われ、データリテンションが自動的に行われる。
【０００５】
行アドレスストローブ信号バーＲＡＳが“Ｈ”の状態で、列アドレスストローブ信号バーＣＡＳが立ち下がるタイミング（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ入力、以下、単に「ＣＢＲ入力」と言う）をトリガとして、一定時間（例えば、１０μｓ）の経過後にセルフリフレッシュ信号ＳＲが“Ｈ”となりセルフリフレッシュモードに入る。この後、次にＣＢＲ入力がされるまで、セルフリフレッシュモードが保持される。
【０００６】
セルフリフレッシュモードでは、チップ内部のリフレッシュタイミング発生回路により発生される一定周期（例えば、３０μｓ）のリフレッシュ活性化信号（内部（行アドレスストローブ信号）バーＲＡＳ（Ｉ））によりリフレッシュ動作が起動され、内部ロウアドレスカウンタにより、該当するロウアドレスの選択がなされ、これに従って、通常のセンス動作を行って、リフレッシュ動作を繰り返す。
【０００７】
また、近年の高集積ＤＲＡＭでは、外部印加電源電圧を、内部降圧回路（ＶＤＣ）により降下させ、これをチップの内部回路に動作電源電圧として印加し、デバイスの信頼性を確保する手法が行われている。
【０００８】
【発明が解決しようとする課題】
上記のようにＶＤＣを用いた従来のＤＲＡＭ構成には、以下のような欠点がある。ノーマルモード時には、内部回路であるＤＲＡＭ回路がスタンドバイ状態であっても、比較的電流消費が大きいＴＴＬ信号入力時に信号入力回路で消費される電流を供給するために十分なＶＤＣ回路系を備える必要があり、これによりＶＤＣ自身で消費される電流が大きくなり、これに伴いスタンドバイ電流が増加することになる。
【０００９】
一方、本来、ＴＴＬ信号を含む外部入力信号が不要なセルフリフレッシュモードのスタンドバイ状態である場合にも、ノーマルモード時と同量のスタンドバイ電流が流れることになる。すなわちデータ保持期間の主要な消費電流であるセルフリフレッシュモード時のスタンドバイ電流が、本来セルフリフレッシュモード時には必要のない動作（ＴＴＬ信号入力等の外部信号の入力）のため、必要以上に増加しているという問題点があった。
【００１０】
また、従来のＤＲＡＭの信号入力回路はＶＤＣを介さずに外部電源をそのまま動作電源電圧として信号入力回路を動作させているが、この場合には、外部電源電圧の変動により入力信号に対する判定レベルが変動し、誤判定を起こしやすくなり、また、判定レベルに余裕が小さくなるという問題点があった。
【００１１】
この発明は上記問題点を解決するためになされたもので、ノーマルモードとセルフリフレッシュモードを有するＤＲＡＭのように、少なくとも２つの動作モードを有する内部回路をもつ半導体装置において、それぞれのモードに最適なＶＤＣ回路系の動作電流で内部電源電圧を内部回路に供給可能な内部電源電圧供給手段を有する半導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体装置は、外部入力信号に関連した外部入力関連信号及び第１の内部電源電圧を受け、該第１の内部電源電圧を動作電源電圧として、通常モード時は、前記外部入力関連信号に基づいてメモリセルに対する読み出し及び書き込み動作を行い、セルフリフレッシュモード時は、前記外部入力関連信号と関係のないセルフリフレッシュ動作を行う内部回路を備えた半導体装置において、外部制御信号に基づきモード制御信号を生成するモード制御信号生成手段をさらに備え、前記モード制御信号は前記通常モードの有無、前記セルフリフレッシュモードの有無、前記内部回路のアクティブ状態／スタンドバイ状態を指示する情報を有し、第１の基準電圧を受け、該第１の基準電圧に基づき外部電源電圧を変換して前記第１の内部電源電圧を前記内部回路に供給する第１の内部電源電圧供給手段をさらに備え、前記第１の内部電源電圧供給手段は、前記モード制御信号が前記通常モードの前記スタンドバイ状態を指示するとき第１の動作電流で動作し、前記モード制御信号が前記セルフリフレッシュモードの前記スタンドバイ状態を指示するとき前記第１の動作電流より小さい第２の動作電流で動作し、前記モード制御信号が前記内部回路の前記アクティブ状態を指示するとき前記第１の動作電流より大きい第３の動作電流で動作し、前記第１の内部電源電圧供給手段は、一端に前記外部電源電圧を受け、第１の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第１の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第１の電圧制御信号を出力する第１の比較回路とを有する第１の内部電源電圧供給部と、一端に前記外部電源電圧を受け、第２の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第２の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第２の電圧制御信号を出力する第２の比較回路とを有する第２の内部電源電圧供給部とを備え、前記第１の内部電源電圧供給手段は、前記モード制御信号が前記通常モードであると指示するとき第１の内部電源電圧供給部を選択的に活性状態にし、前記モード制御信号が前記セルフリフレッシュモードであると指示するとき第２の内部電源電圧供給部を選択的に活性状態にし、前記第１の内部信号供給手段は、一端に前記外部電源電圧を受け、第３の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第３の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第３の電圧制御信号を出力する第３の比較回路とを有する第３の内部電源電圧供給部をさらに備え、前記モード制御信号が前記内部回路の前記アクティブ状態を指示するとき、前記第３の内部電源電圧供給部を活性状態にしている。
【００１７】
また、請求項２記載の半導体装置のように、第２の基準電圧を受け、該第２の基準電圧に基づき前記外部電源電圧を変換して前記第２の内部電源電圧を供給する第２の内部電源電圧供給手段と、前記外部入力信号及び前記第２の内部電源電圧を受け、前記第２の内部電源電圧を動作電源電圧として、前記外部入力信号を内部入力信号に変換して前記内部回路に付与する内部入力信号付与手段とをさらに備え、前記外部入力関連信号は前記内部入力信号を含んでもよい。
【００１８】
また、請求項３記載の半導体装置のように、前記内部入力信号付与手段は前記モード制御信号を受け、前記モード制御信号が前記セルフリフレッシュモードであると指示するとき、前記第２の内部電源電圧の前記内部入力信号付与手段内への供給経路を遮断するように構成してもよい。
【００１９】
また、請求項４記載の半導体装置のように、前記モード制御信号における前記内部回路の前記アクティブ状態／前記スタンドバイ状態を指示する情報は第１及び第２の実行情報を含み、前記第１の内部信号供給手段は、前記モード制御信号の前記第１の実行情報が前記内部回路の前記アクティブ状態を指示するとき、前記第３の内部電源電圧供給部を活性状態にして前記第３の動作電流で動作し、前記内部回路は前記モード制御信号の前記第２の実行情報が前記内部回路の前記アクティブ状態を指示するとき動作状態となり、前記モード制御信号において、前記第２の実行情報の指示内容が前記スタンドバイ状態から前記アクティブ状態に変化するタイミングを、前記第１の実行情報の指示内容が前記スタンドバイ状態から前記アクティブ状態に変化するタイミングより所定期間遅らせてもよい。
【００２０】
また、請求項５記載の半導体装置のように、前記モード制御信号において、前記第２の実行情報の指示内容が前記アクティブ状態から前記スタンドバイ状態に変化するタイミングを、前記第１の実行情報の指示内容が前記アクティブ状態から前記スタンドバイ状態に変化するタイミングより所定期間早めてもよい。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＤＲＡＭの構成を示すブロック図である。内部信号生成回路１は行アドレスストローブ信号バーＲＡＳ及び列アドレスストローブ信号バーＣＡＳを外部より受け、セルフリフレッシュ信号ＳＲ、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）及びノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力するとともに、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）及び内部列アドレスストローブ信号バーＣＡＳ（Ｉ）を内部回路３に出力する。
【００２２】
内部電源電圧供給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発生手段を制御するコンパレータの動作電流（負荷駆動能力）は信号ＳＲ、バーＲＡＳ（Ｉ）及びバーＲＡＳ（Ｎ）（モード制御信号）に基づき決定される。
【００２３】
内部回路３はダイナミック型のメモリセルをからなるメモリセルアレイ、行デコーダ、列デコーダ及びセンスアンプ等で構成され、内部電源電圧ＶＣＩを動作電源電圧として、ノーマルモード時は入力信号ＳＩに基づく動作を行い、セルフリフレッシュモード時には入力信号ＳＩとは関係なくセルフリフレッシュ動作を行う。なお、入力信号ＳＩとしては外部入力信号そのものでもよく、外部入力信号を内部で変換して得られる内部入力信号でもよい。
【００２４】
図２は内部信号生成回路１の内部構成を示す回路図である。同図に示すように、コンパレータ１１は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ２１のゲートに付与する。ＰＭＯＳトランジスタ２１はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ１１の正入力に接続される。コンパレータ１１，ＰＭＯＳトランジスタ２１により第１のＶＤＣを構成し、ＰＭＯＳトランジスタ２１が内部電源電圧ＶＣＩの付与部であり、コンパレータ１１がその制御手段となり、その活性／非活性が内部行アドレスストローブ信号バーＲＡＳ（Ｉ）によって制御される。内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の“Ｌ”／“Ｈ”によってアクティブ状態／スタンドバイ状態が指示される。
【００２５】
コンパレータ１２は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ２２のゲートに付与する。ＰＭＯＳトランジスタ２２はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ１２の正入力に接続される。コンパレータ１２及びＰＭＯＳトランジスタ２２により第２のＶＤＣを構成し、ＰＭＯＳトランジスタ２２が内部電源電圧ＶＣＩの付与部であり、コンパレータ１２がその制御手段となり、その活性／非活性がノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）によって制御される。このノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）の“Ｈ”によってノーマルモードを指示する。
【００２６】
コンパレータ１３は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ２３のゲートに付与する。ＰＭＯＳトランジスタ２３はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ１３の正入力に接続される。コンパレータ１３及びＰＭＯＳトランジスタ２３により第３のＶＤＣを構成し、ＰＭＯＳトランジスタ２３が内部電源電圧ＶＣＩの付与部であり、コンパレータ１３がその制御手段となり、その活性／非活性がセルフリフレッシュ信号ＳＲによって制御される。このセルフリフレッシュ信号ＳＲの“Ｈ”によってセルフリフレッシュモードを指示する。
【００２７】
これら第１〜第３のＶＤＣのＰＭＯＳトランジスタ２１〜２３のドレインがノード１６で共通に接続され、このノード１６より得られる電圧が内部電源電圧ＶＣＩとして内部回路３に供給される。
【００２８】
このような構成の内部電源電圧供給回路２は、外部電源電圧ＶＣＥは３．３Ｖであるが、コンパレータ１１〜１３の負入力に２．５Ｖの基準電圧ＶＲが付与されるため、コンパレータ１１〜１３それぞれによる負入力と正入力との比較動作によって、コンパレータ１１〜１３のうちいずれかのコンパレータが活性状態となれば、外部電源電圧ＶＣＥの多少変動しても２．５Ｖで安定した内部電源電圧ＶＣＩを内部回路３に供給することができる。
【００２９】
コンパレータ１１〜１３の動作電流Ｉ１１〜Ｉ１３はＩ１１（大）＞Ｉ１２（小）＞Ｉ１３（極小）の順に設定され、コンパレータ１１は内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の“Ｌ”／“Ｈ”によって活性／非活性が制御され、コンパレータ１２はノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）の“Ｈ”／“Ｌ”によって活性／非活性が制御され、コンパレータ１３はセルフリフレッシュ信号ＳＲの“Ｈ”／“Ｌ”によって活性／非活性が制御される。
【００３０】
図３はコンパレータ１１（１２，１３）の内部構成を示す回路図である。同図に示すように、共にソースに外部電源電圧ＶＣＥを受けるＰＭＯＳトランジスタ３１，３２のゲートが共通に接続され、ＰＭＯＳトランジスタ３１のドレインとゲートが共通に接続される。ＮＭＯＳトランジスタ３３のドレインはＰＭＯＳトランジスタ３１のドレインに接続され、ＮＭＯＳトランジスタ３４のドレインはＰＭＯＳトランジスタ３２のドレインに接続され、ＮＭＯＳトランジスタ３３，３４のソースは共通にＮＭＯＳトランジスタ３５を介して接地される。
【００３１】
そして、ＮＭＯＳトランジスタ３３のゲートが正入力となり、ＮＭＯＳトランジスタ３４のゲートが負入力となり、ＮＭＯＳトランジスタ３４のドレインより得られる信号が出力となり、ＮＭＯＳトランジスタ３５のゲートに活性制御信号ＳＡが与えられる。
【００３２】
活性制御信号ＳＡとして、コンパレータ１１の場合は内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の反転信号、コンパレータ１２の場合はノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）、コンパレータ１３の場合はセルフリフレッシュ信号ＳＲが与えられる。なお、上記反転信号の生成はＮＭＯＳトランジスタ３５のゲートの前段にインバータを設ける等によって簡単に実現できる。
【００３３】
コンパレータ１１〜１３の内部構成は図３に示す如く同様な構成であるが、トランジスタ３１〜３５のトランジスタサイズは、コンパレータ１３，１２，１１の順に大きくなるように設定され、その結果、コンパレータ１１〜１３の動作電流Ｉ１１〜Ｉ１３はＩ１１＞Ｉ１２＞Ｉ１３の順に設定される。すなわち、コンパレータ１１〜１３の負荷駆動能力はコンパレータ１１、１２、１３の順に設定される。
【００３４】
このような構成において、ノーマルモード時において、内部信号生成回路１は行アドレスストローブ信号バーＲＡＳをそのまま内部行アドレスストローブ信号バーＲＡＳ（Ｎ）、ノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）として内部電源電圧供給回路２に出力する。
【００３５】
したがって、内部電源電圧供給回路２は、ノーマルモードのスタンドバイ状態時は内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が“Ｈ”、ノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）が“Ｈ”、セルフリフレッシュ信号ＳＲが“Ｌ”あるため、コンパレータ１１，１３が非活性状態となり、コンパレータ１２が活性状態となって、比較的小さい動作電流Ｉ１２のコンパレータ１２の制御によって内部電源電圧ＶＣＩを内部回路３に供給する。
【００３６】
この動作電流Ｉ１２は、比較的電流消費が大きいＴＴＬ信号入力時においても、安定な内部電源電圧ＶＣＩを供給が可能な負荷駆動能力が得られるレベルに設定される。
【００３７】
一方、セルフリフレッシュモード時において、内部信号生成回路１は図１１に示すように、セルフリフレッシュ信号ＳＲ、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）及びノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力する。
【００３８】
したがって、内部電源電圧供給回路２は、セルフリフレッシュモードのスタンドバイ状態時は、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が“Ｈ”、ノーマル行アドレスストローブ信号バーＲＡＳが“Ｌ”、セルフリフレッシュ信号ＳＲが“Ｈ”であるため、コンパレータ１１，１２が非活性状態となり、コンパレータ１３が活性状態となって、極めて小さい動作電流Ｉ１３のコンパレータ１３の制御によって内部電源電圧ＶＣＩを内部回路３に供給する。
【００３９】
この動作電流Ｉ１３は、動作電流Ｉ１２より十分小さいため、セルフリフレッシュモードのスタンドバイ状態時に消費される電流を必要最小限に抑えることができる。セルフリフレッシュモード時のスタンドバイ電流は、データ保持期間の主要な消費電流であるため、データ保持期間における消費電流の低減化が図れることになる。
【００４０】
一方、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が“Ｌ”レベルになるとアクティブ状態となり、コンパレータ１１が活性状態となって、大きな動作電流Ｉ１１のコンパレータ１１の制御によって内部電源電圧ＶＣＩを内部回路３に供給する。このとき、ノーマルモードではコンパレータ１２が同時に活性状態となり、セルフリフレッシュモードではコンパレータ１３が同時に活性状態となっているが、動作電流Ｉ１１が動作電流Ｉ１２，Ｉ１３に比べて十分大きいため、コンパレータ１１のみが活性状態となっている場合と等価な動作となる。
【００４１】
コンパレータ１１の動作電流Ｉ１１は十分大きく大きな負荷駆動能力を得ることができるため、コンパレータ１１の制御下で内部電源電圧ＶＣＩを供給することにより、内部回路３の実行には何ら支障はない。
【００４２】
なお、セルフリフレッシュモード時のスタンドバイ状態用の内部電源電圧ＶＣＩの供給手段として、図２のコンパレータ１３及びＰＭＯＳトランジスタ２３に置き換えて、図４に示すように、ソースに外部電源電圧ＶＣＥを受け、ゲートに基準電圧ＶＲ′（ＶＲ＋ＶＴ（ＮＭＯＳトランジスタ２４の閾値電圧））を受けるＮチャネルＭＯＳトランジスタ２４のドレインより、基準電圧ＶＲ′を閾値電圧ＶＴだけ降下させた内部電源電圧ＶＣＩを供給するように構成してもよい。この場合、消費電流はほぼ零となる。
【００４３】
＜実施の形態２＞
図１〜図４で示した実施の形態１の構成に下記の機能を加えたのが実施の形態２のＤＲＡＭである。
【００４４】
図５はこの発明の実施の形態２であるＤＲＡＭの特徴部を示すブロック図である。内部電源電圧供給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発生手段を制御するコンパレータの動作電流（負荷駆動能力）は信号バーＲＡＳ（Ｉ）及びバーＲＡＳ（Ｎ）に基づき決定される。
【００４５】
内部入力信号生成回路５は内部電源電圧ＶＣＩを動作電源電圧として外部入力信号Ｓ０を内部入力信号Ｓ１を生成している。この内部入力信号Ｓ１は図１で示した入力信号ＳＩとして内部回路３に付与される。また、内部入力信号生成回路５はセルフリフレッシュ信号ＳＲが“Ｈ”／“Ｌ”によって活性／非活性状態となる。
【００４６】
図６は内部電源電圧供給回路４及び内部入力信号生成回路５の内部構成を示す回路図である。同図に示すように、コンパレータ４１は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ５１のゲートに付与する。ＰＭＯＳトランジスタ５１はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ４１の正入力に接続される。コンパレータ４１，ＰＭＯＳトランジスタ５１により第１のＶＤＣを構成し、ＰＭＯＳトランジスタ５１が内部電源電圧ＶＣＩの付与部であり、コンパレータ４１がその制御手段となり、その活性／非活性が内部行アドレスストローブ信号バーＲＡＳ（Ｉ）によって制御される。
【００４７】
コンパレータ４２は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳトランジスタ５２のゲートに付与する。ＰＭＯＳトランジスタ５２はソースに外部電源電圧ＶＣＥを受け、ドレインがコンパレータ４２の正入力に接続される。コンパレータ４２及びＰＭＯＳトランジスタ５２により第２のＶＤＣを構成し、ＰＭＯＳトランジスタ５２が内部電源電圧ＶＣＩの付与部であり、コンパレータ４２がその制御手段となり、その活性／非活性がノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）によって制御される。
【００４８】
これら第１〜第２のＶＤＣで構成される内部電源電圧供給回路４は、ＰＭＯＳトランジスタ５１及び５２のドレインがノード１６で共通に接続され、このノード１７より得られる電圧が内部電源電圧ＶＣＩとして内部入力信号生成回路５に供給される。
【００４９】
このような構成の内部電源電圧供給回路４は、外部電源電圧ＶＣＥは３．３Ｖであるが、コンパレータ１１及び１２の負入力に２．５Ｖの基準電圧ＶＲが付与されるため、コンパレータ１１及び１２それぞれによる負入力と正入力との比較動作によって、コンパレータ１１及び１２のうちいずれかのコンパレータが活性状態となれば、図７に示すように、外部電源電圧ＶＣＥが上昇しても２．５Ｖで安定した内部電源電圧ＶＣＩを内部入力信号生成回路５に供給することができる。
【００５０】
内部入力信号生成回路５はノード１７から接地レベルに直列に接続されたＰＭＯＳトランジスタ５３，５４及びＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６とから構成され、ＰＭＯＳトランジスタ５３のゲートにセルフリフレッシュ信号ＳＲが付与され、ＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５はＣＭＯＳインバータを構成し、その入力部が入力端子１５を介して外部入力信号Ｓ０を受け、その出力部から内部入力信号Ｓ１を出力する。また、上記ＣＭＯＳインバータの出力部と接地レベルとの間にＮＭＯＳトランジスタ５６が介挿され、ＮＭＯＳトランジスタ５６のゲートにセルフリフレッシュ信号ＳＲが付与される。
【００５１】
実施の形態２のＤＲＡＭは、実施の形態１に加えて、第１及び第２のＶＤＣからなる内部電源電圧供給回路４から供給される内部電源電圧ＶＣＩを、内部入力信号生成回路５の動作電源電圧としたため、内部入力信号生成回路５の動作電源電圧を、外部電源電圧ＶＣＥの変動にかかわらずほぼ一定にでき、その結果、上記ＣＭＯＳインバータの信号入力レベル判定に対する余裕を増すことができ、判定レベル精度を向上させることができる。
【００５２】
また、内部入力信号生成回路５は、セルフリフレッシュ信号ＳＲが“Ｈ”でセルフリフレッシュモードであると指示するとき、ＰＭＯＳトランジスタ５３がオフして内部電源電圧ＶＣＩ，接地レベル間の電流パスを遮断するため、内部電源電圧ＶＣＩによって生じる電流分の低消費電流化を図ることができる。このとき、ＮＭＯＳトランジスタ５６がオンするため、内部入力信号Ｓ１は“Ｌ”固定される。
【００５３】
図５及び図６で示した構成が可能になるのは、実施の形態１のＤＲＡＭの内部電源電圧供給回路２によって、データ保持期間の主要な消費電流であるセルフリフレッシュモード時のスタンドバイ電流を低減することが可能になったため、ノーマルモード・スタンドバイ時には消費電流をさほど制限する必要がなくなり、ノーマルモード・スタンドバイ用ＶＤＣ（図５のコンパレータ４２及びＰＭＯＳトランジスタ５２）の動作電流を比較的大きめに設定することが可能になり、十分な負荷駆動能力を備えることができるためである。
【００５４】
＜実施の形態３＞
実施の形態１のＤＲＡＭに加えて、セルフリフレッシュモード・アクティブ時の内部発生リサイクルタイミングに余裕を持たせたのが実施の形態３のＤＲＡＭである。
【００５５】
図８は実施の形態３のＤＲＡＭの構成を示すブロック図である。内部信号生成回路６は行アドレスストローブ信号バーＲＡＳ及び列アドレスストローブ信号バーＣＡＳを外部より受け、セルフリフレッシュ信号ＳＲ、第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）及びノーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力するとともに、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）及び内部列アドレスストローブ信号バーＣＡＳ（Ｉ）を内部回路３に出力する。
【００５６】
内部電源電圧供給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発生手段を制御するコンパレータの動作電流（負荷駆動能力）は信号ＳＲ、バーＲＡＳ（Ｉ１）及びバーＲＡＳ（Ｎ）に基づき決定される。なお、内部電源電圧供給回路２の内部構成は、内部行アドレスストローブ信号バーＲＡＳ（Ｉ）が内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）に置き換わる以外は、図２〜図４で示した実施の形態１と同様である。
【００５７】
内部回路３はダイナミック型のメモリセルをからなるメモリセルアレイ、行デコーダ、列デコーダ及びセンスアンプ等で構成され、内部電源電圧ＶＣＩを動作電源電圧として、ノーマルモード時は入力信号ＳＩに基づく動作を行い、セルフリフレッシュモード時には入力信号ＳＩとは関係なく、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）の制御下でセルフリフレッシュ動作を行う。
【００５８】
図９は実施の形態３のＤＲＡＭのセルフリフレッシュ動作を示すタイミング図である。同図に示すように、時刻ｔ０のＣＢＲ入力をトリガとして、一定時間（例えば、１０μｓ）の経過後の時刻ｔ１にセルフリフレッシュ信号ＳＲが“Ｈ”となりセルフリフレッシュモードに入る。この後、次にＣＢＲ入力がされるまで、セルフリフレッシュモードが保持される。
【００５９】
そして、セルフリフレッシュモードでは、内部信号生成回路６から生成される第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）の“Ｌ”／“Ｈ”によって内部電源電圧供給回路２の第１のＶＤＣのコンパレータ１１の活性／非活性が制御され、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）の“Ｌ”／“Ｈ”によって内部回路３のリフレッシュ動作の実行／非実行が制御される。
【００６０】
第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）が“Ｌ”に立ち下がりスタンドバイ状態からアクティブ状態へ遷移する際、活性状態となるコンパレータがコンパレータ１３からコンパレータ１１に切り替えられるが、切り替えられる直前まで負荷駆動能力（動作電流）が極小のセルフリフレッシュモード・スタンドバイ用の第３のＶＤＣのコンパレータ１３が動作しているため、切り替え期間にアクティブ動作開始による消費電流の増加に伴い、内部電源電圧ＶＣＩが規定値より低くなってしまう第１の危険性がある。
【００６１】
同様に、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）が“Ｈ”に立ち上がりアクティブ状態からスタンドバイ状態へ遷移する際、活性状態となるコンパレータがコンパレータ１１からコンパレータ１３に切り替えられるが、早めに負荷駆動能力が極小のセルフリフレッシュモード・スタンドバイ用の第３のＶＤＣのコンパレータ１３を動作させると、アクティブ動作時の比較的大きな消費電流によって内部電源電圧ＶＣＩが規定値より低くなってしまう第２の危険性がある。
【００６２】
上記第１の危険性を考慮して、実施の形態３のＤＲＡＭの内部信号生成回路６は、セルフリフレッシュモードでスタンドバイ状態からアクティブ状態の移行に際して、第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）を第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）より早く“Ｌ”に立ち下げている。
【００６３】
さらに、上記第２の危険性を考慮して、実施の形態３のＤＲＡＭの内部信号生成回路６は、セルフリフレッシュモードでアクティブ状態からスタンドバイ状態の移行に際して、第２の内部行アドレスストローブ信号バーＲＡＳ（Ｉ２）を第１の内部行アドレスストローブ信号バーＲＡＳ（Ｉ１）より早く“Ｈ”に立ち上げている。
【００６４】
したがって、実施の形態３のＤＲＡＭは、内部電源電圧供給回路２のコンパレータを負荷駆動能力（動作電流）が極めて小さいコンパレータ１３から負荷駆動能力が大きいコンパレータ１１に確実に切り替えた後、内部回路３によるリフレッシュ動作を開始し、内部回路３によるリフレッシュ動作が確実に終了した後、内部電源電圧供給回路２のコンパレータを負荷駆動能力が大きいコンパレータ１３から負荷駆動能力が極めて小さいコンパレータ１１に切り替えるため、内部回路３によるリフレッシュ動作を支障無く行いながら、コンパレータ１１，１３の切り替えを行うことができる。
【００６５】
＜その他＞
実施の形態１〜実施の形態３では、内部回路にダイナミック型のメモリセルを有するＤＲＡＭを例に挙げたが、これに限定されず、内部電源電圧を動作電源電圧として、ノーマルモード時に入力信号に基づく動作を行い、特殊モード時に入力信号と関係のない動作を行う内部回路を有する半導体装置すべてにこの発明を適用することが可能である。
【００６６】
また、実施の形態１及び実施の形態２の内部電源電圧供給回路２，５として、コンパレータの正入力に内部電源電圧ＶＣＩがそのまま入力されている構成を示したが、内部電源電圧ＶＣＩを分圧した電圧を入力する等、内部電源電圧ＶＣＩに関連した電圧が入力されるように構成してもよい。
【００６７】
【発明の効果】
この発明における請求項１記載の半導体装置における第１の内部電源電圧供給手段は、モード制御信号が通常モードのスタンドバイ状態であると指示するとき第１の動作電流で動作し、モード制御信号がセルフリフレッシュモードのスタンドバイ状態であると指示するとき第１の動作電流より小さい第２の動作電流で動作するため、通常モードのスタンドバイ状態時及びセルフリフレッシュモードのスタンドバイ状態時それぞれに最適な動作電流で第１の内部電源電圧供給手段を動作させることができる。
【００６８】
加えて、請求項１記載の半導体装置の第１の内部電源電圧供給手段は、モード制御信号が通常モードであると指示するとき第１の内部電源電圧供給部を選択的に活性状態にし、モード制御信号がセルフリフレッシュモードであると指示するとき第２の内部電源電圧供給部を選択的に活性状態にして、第１及び第２の比較回路のうち最適な比較回路と動作させて第１の内部電源電圧を供給することができる。
【００６９】
さらに、請求項１記載の半導体装置において、通常モードはメモリセルに対する読み出し及び書き込み動作を行うモードを含み、セルフリフレッシュモードはセルフリフレッシュ動作を行うモードを含んでいるため、通常の読み書き動作を行うモードのスタンドバイ状態時とセルフリフレッシュ動作を行う場合のスタンドバイ状態時それぞれに最適な動作電流で第１の内部電圧供給手段を動作させて第１の内部電源電圧を内部回路に供給することができる。
【００７０】
加えて、請求項１記載の半導体装置において、第２の動作電流は第１の動作電流より小さいため、セルフリフレッシュ動作を行う場合のスタンドバイ状態時の第１の内部電源電圧付与手段による消費電流を低減させることができる。
【００７１】
さらに、請求項１記載の半導体装置の第１の内部信号供給手段は、モード制御信号が内部回路のアクティブ状態を指示するとき、第１及び第２の動作電流より動作電流が大きい第３の動作電流で動作するため、内部回路の実行には何ら支障はない。
【００７２】
請求項２記載の半導体装置は、第２の基準電圧を受け、該第２の基準電圧に基づき外部電源電圧を変換して第２の内部電源電圧を供給する第２の内部電源電圧供給手段と、外部入力信号及び第２の内部電源電圧を受け、第２の内部電源電圧を動作電源電圧として、外部入力信号を内部入力信号に変換して内部回路に付与する内部入力信号付与手段とをさらに備えるため、外部電源電圧が変動しても第２の内部電源電圧は安定しているため、誤動作することなく外部入力信号を内部入力信号に変換することができる。
【００７３】
請求項３記載の半導体装置における内部入力信号付与手段は、モード制御信号がセルフリフレッシュモードであると指示するとき、前記第２の内部電源電圧の前記内部入力信号付与手段内への供給経路を遮断するため、第２の内部電源電圧によって生じる電流分の低消費電流化を図ることができる。
【００７４】
請求項４記載の半導体装置において、第１の内部信号供給手段は、モード制御信号の第１の実行情報が内部回路のアクティブ状態を指示するとき、第３の動作電流で動作し、内部回路はモード制御信号の第２の実行情報が内部回路のアクティブ状態を指示するとき動作状態となる。そして、第２の実行情報の指示内容がスタンドバイ状態からアクティブ状態に変化するタイミングを、第１の実行情報の指示内容がスタンドバイ状態からアクティブ状態に変化するタイミングより所定期間遅らせている。
【００７５】
したがって、第１の内部信号供給手段が比較的大きな第３の動作電流で動作することによって得られる第１の内部電源電圧が内部回路に確実に供給された後に内部回路は動作状態となるため、セルフリフレッシュモードのスタンドバイ状態からアクティブ状態に移行する場合でも内部回路は支障無く所定の動作を実行することができる。
【００７６】
さらに、請求項５記載の半導体装置は、第２の実行情報の指示内容がアクティブ状態からスタンドバイ状態に変化するタイミングを、第１の実行情報の指示内容がアクティブ状態からスタンドバイ状態に変化するタイミングより所定期間早めている。
【００７７】
したがって、内部回路による所定の動作が確実に終了した後に、第３の動作電流から第２の動作電流に変更され、第１の内部信号供給手段は第１の内部電源電圧の供給動作を開始することができるため、アクティブ状態からセルフリフレッシュモードのスタンドバイ状態に移行する場合でも内部回路は支障無く所定の動作を完了することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＤＲＡＭの構成を示すブロック図である。
【図２】 図１の内部電源電圧供給回路の内部構成を示す回路図である。
【図３】 図２のコンパレータの内部構成を示す回路図である。
【図４】 ＶＤＣの変形例を示す回路図である。
【図５】 この発明の実施の形態２であるＤＲＡＭの特徴部を示すブロック図である。
【図６】 図５の内部電源電圧供給回路及び内部入力信号生成回路５の内部構成を示す回路図である。
【図７】 図５の内部入力信号生成回路の動作特性を示すグラフである。
【図８】 この発明の実施の形態３であるＤＲＡＭの構成を示すブロック図である。
【図９】 実施の形態３のＤＲＡＭの動作を示すタイミング図である。
【図１０】 従来のＤＲＡＭのノーマルモード動作を示すタイミング図である。
【図１１】 従来のＤＲＡＭのセルフリフレッシュモード動作を示すタイミング図である。
【符号の説明】
１ 内部信号生成回路、２，４ 内部電源電圧供給回路、３ 内部回路、５ 内部入力信号生成回路、１１〜１３、４１，４２ コンパレータ。
Claims (5)
- 外部入力信号に関連した外部入力関連信号及び第１の内部電源電圧を受け、該第１の内部電源電圧を動作電源電圧として、通常モード時は、前記外部入力関連信号に基づいてメモリセルに対する読み出し及び書き込み動作を行い、セルフリフレッシュモード時は、前記外部入力関連信号と関係のないセルフリフレッシュ動作を行う内部回路を備えた半導体装置において、
外部制御信号に基づきモード制御信号を生成するモード制御信号生成手段をさらに備え、前記モード制御信号は前記通常モードの有無、前記セルフリフレッシュモードの有無、前記内部回路のアクティブ状態／スタンドバイ状態を指示する情報を有し、
第１の基準電圧を受け、該第１の基準電圧に基づき外部電源電圧を変換して前記第１の内部電源電圧を前記内部回路に供給する第１の内部電源電圧供給手段をさらに備え、前記第１の内部電源電圧供給手段は、前記モード制御信号が前記通常モードの前記スタンドバイ状態を指示するとき第１の動作電流で動作し、前記モード制御信号が前記セルフリフレッシュモードの前記スタンドバイ状態を指示するとき前記第１の動作電流より小さい第２の動作電流で動作し、前記モード制御信号が前記内部回路の前記アクティブ状態を指示するとき前記第１の動作電流より大きい第３の動作電流で動作し、
前記第１の内部電源電圧供給手段は、
一端に前記外部電源電圧を受け、第１の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第１の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第１の電圧制御信号を出力する第１の比較回路とを有する第１の内部電源電圧供給部と、
一端に前記外部電源電圧を受け、第２の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第２の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第２の電圧制御信号を出力する第２の比較回路とを有する第２の内部電源電圧供給部とを備え、
前記第１の内部電源電圧供給手段は、前記モード制御信号が前記通常モードであると指示するとき第１の内部電源電圧供給部を選択的に活性状態にし、前記モード制御信号が前記セルフリフレッシュモードであると指示するとき第２の内部電源電圧供給部を選択的に活性状態にし、
前記第１の内部信号供給手段は、
一端に前記外部電源電圧を受け、第３の電圧制御信号に基づき他端から前記第１の内部電源電圧を付与する第３の内部電源電圧付与部と、前記第１の内部電源電圧に関連した電圧と前記第１の基準電圧との比較結果に基づき前記第３の電圧制御信号を出力する第３の比較回路とを有する第３の内部電源電圧供給部をさらに備え、
前記モード制御信号が前記内部回路の前記アクティブ状態を指示するとき、前記第３の内部電源電圧供給部を活性状態にする、
半導体装置。 - 第２の基準電圧を受け、該第２の基準電圧に基づき前記外部電源電圧を変換して前記第２の内部電源電圧を供給する第２の内部電源電圧供給手段と、
前記外部入力信号及び前記第２の内部電源電圧を受け、前記第２の内部電源電圧を動作電源電圧として、前記外部入力信号を内部入力信号に変換して前記内部回路に付与する内部入力信号付与手段とをさらに備え、前記外部入力関連信号は前記内部入力信号を含む、
請求項１記載の半導体装置。 - 前記内部入力信号付与手段は前記モード制御信号を受け、前記モード制御信号が前記セルフリフレッシュモードであると指示するとき、前記第２の内部電源電圧の前記内部入力信号付与手段内への供給経路を遮断する、
請求項２記載の半導体装置。 - 前記モード制御信号における前記内部回路の前記アクティブ状態／前記スタンドバイ状態を指示する情報は第１及び第２の実行情報を含み、
前記第１の内部信号供給手段は、前記モード制御信号の前記第１の実行情報が前記内部 回路の前記アクティブ状態を指示するとき、前記第３の内部電源電圧供給部を活性状態にして前記第３の動作電流で動作し、
前記内部回路は前記モード制御信号の前記第２の実行情報が前記内部回路の前記アクティブ状態を指示するとき動作状態となり、
前記モード制御信号において、前記第２の実行情報の指示内容が前記スタンドバイ状態から前記アクティブ状態に変化するタイミングを、前記第１の実行情報の指示内容が前記スタンドバイ状態から前記アクティブ状態に変化するタイミングより所定期間遅らせたことを特徴とする、
請求項１記載の半導体装置。 - 前記モード制御信号において、前記第２の実行情報の指示内容が前記アクティブ状態から前記スタンドバイ状態に変化するタイミングを、前記第１の実行情報の指示内容が前記アクティブ状態から前記スタンドバイ状態に変化するタイミングより所定期間早めたことを特徴とする、
請求項４記載の半導体装置。
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