KR100203141B1 - 누설전류를 줄이는 기능을 갖는 디램 - Google Patents

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Abstract

본 발명은 리프레쉬 대기 동작시 소모되는 누설 전류를 줄인 반도체 메모리 소자의 디램에 관한 것으로, 이를 구현하기 위하여 전원전압을 선택된 라인으로 전달하는 적어도 2개 이상의 블록 수단과, 소자 외부에서 공급되는 전원전압을 전달하는 주 전원선과, 상기 블록 수단으로 전원전압을 각각 전달하는 부 전원선과, 상기 주 전원선과 부 전원선 사이에 각각 접속된스위칭 수단과, 상기 적어도 2개 이상의 블록 수단중 1개를 선택하여 동작시키기 위해 상기 각각의 블록 수단으로 2개의 블록 선택 어드레스가 논리좁하된 신호를 출력하는 블록 선택 수단과, 리프레쉬 동작모드 신호와 상기 블록 선택 수단의 출력 신호를 논리조합하여 상기 스위칭 수단의 동작을 각각 제어하는 신호를 출력하는 스위칭 제어수단을 구비하였다.

Description

누설전류를 줄이는 기능을 갖는 디램
제1도는 종래기술에 따른 DRAM의 셀프 리프레쉬 동작 타이밍도.
제2도는 종래의 셀프 리프레쉬 동작을 위한 DRAM의 부분회로도.
제3도는 본 발명의 실시예에 의한 DRAM의 셀프 리프레쉬 동작 타이밍도.
제4도는 본 발명의 실시예에 의한 셀프 리프레쉬 동작을 위한 DRAM의 부분회로도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 블록 선택 회로부 12,22 : 블록 회로부
MP1∼MP8 : PMOS형 트랜지스터 MN1∼MN6 : NMOS형 트랜지스터
NA1∼NA2 : NAND 게이트 NO1∼NO2 : NOR 게이트
본 발명은 반도체 메모리 소자인 디램(DRAM : Dynamic Random Access Memory)에 관한 것으로, 특히 대기 동작시 소모되는 누설 전류를 줄인 것에 관한 것이다.
일반적으로, 반도체 기억소자인 디램은 하나의 캐패시터(capacitor)와 하나의 트랜지스터로 셀(Cell)이 구성되어 있기 때문에, 데이터 리드/라이트(read/write) 동작을 수행하지 않는 대기 상태로 칩을 일정시간 이상 방치하게 되면 셀에 저장된 전하가 셀 플레이트(cell palte) 등으로 방전되어 셀 데이터가 파괴된다. 따라서 디램 셀의 데이터를 보존하기 위해서 일정시간마다 셀 데이터를 재저장한는 리프레쉬 동작을 하게 된다. 상기 리프레쉬 동작에는 많은 양의 전력이 소모되므로 이를 감소시키기 위하여, 통상적인 씨비알 모드(CBR mode)에서 수십 ㎲가 경과하면 칩 내부의 카운터가 동작하여 칩의 모든 셀들을 순차적으로 리프레쉬하는 셀프 리프레쉬 기능이 점차 디램 칩에 보편적으로 탑재되고 있다.
제1도는 종래기술에 따른 DRAM의 셀프 리프레쉬 동작 타이밍도로써, 카운팅 의해 내부에서 발생된 리프레쉬 신호를 도시한 것이다. 이 리프레쉬 신호는 리프레쉬 동작 주기를 사이클 수로 나눈 값에 해당하는 시간 간격으로 만들어 진다. 즉, 리프레쉬 주기가 T이고 칩 전부를 리프레쉬하기 위하여 N 사이클이 필요한 경우 셀프 리프레쉬를 수행하는 방법은 T/N을 주기로 하는 주기적인 리프레쉬 신호를 만들고, 이 신호 각각에 순차적인 어드레스 신호를 발생시켜서 리프레쉬 동작을 수행한다.
예를 들어, 리프레쉬 주기가 128msec이고 리프레쉬 사이클이 8k 사이클인 경우 128m/8k = 16μsec 단위의 주기적인 신호를 발생시켜서 순차적인 리프레쉬 동작을 수행한다.
그런데, 각가의 리프레쉬 동작을 수행하는 사이의 대기 상태시에는 소자가 대기 상태가 됨으로써 내부 회로를 구성하는 트랜지스터 소자들도 턴-오프 상태로 있지만, 트랜지스터 특성상 오프 상태에서 흐르는 누설 전류는 소비하게 된다. 이를 제2도에 도시된 회로도를 보면서 설명하기로 한다.
제2도는 종래의 셀프 리프레쉬 동작을 위한 DRAM의 부분회로도를 도시한 것으로, 블록 선택 어드레스(add1,add2와 add3,add4)에 의해 선택되어 동작되는 2개 이상의 블록 회로부(12,22)로 구성되어 있다.
블록 선택 어드레스 add1,add2가 모두 '하이'이면 블록 선택 신호 a2는 '하이'가 되어 블록 회로부(12)를 동작시키게 된다. 그리고, 블록 선택 어드레스 add1, add2가 모두 '하이'가 아니면 블록 선택 신호 a2는 '로우'가 되어 블럭 회로부(12)는 동작을 안한다. 그런데, 이 경우 블럭 선택 신호 a2가 로우가 되더라도 블록 회로부(12)에서는 누설 전류가 생긴다. 즉, 블록 회로부(12)의 12b 회로에서 블록 선택 신호 a3가 '하이'인 경우에 제6 PMOS형 트랜지스터(MP6)는 턴-오프되고 제6 NMOS형 트랜지스터(MN6)는 턴-온된다. 그러나 상기 제6 PMOS형 트랜지스터(MP6)는 턴-오프된 상태이지만, 문턱 전위(Vt) 이하에서 생기는 누설전류가 전원전압(Vdd)에서 블록 선택 신호 a4쪽으로 흐르게 된다. 이러한 누설 전류는 소자가 소형화하면서 문턱전위가 낮아질수록 커지고, 소자가 고집적화하면서 하나의 칩을 구성하는 트랜지스터의 수가 증가할수록 커지게 된다.
따라서 본 발명은 리프레쉬가 수행되는 블록으로만 파워가 인가되도록 하고, 리프레쉬가 수행되지 않는 나머지 블록들로는 파워가 인가되지 않도록 제어함으로써 누설 전류를 줄인 디램을 제공하는데에 그 목적이 있다.
또한, 본 발명은 파워가 인가되는 전원선을 스위치 소자로 주 전원선과 부 전원선으로 분리시켜 동작 상태에 따라 스위치 소자의 동작을 제어함으로써, 대기 전류를 줄인 디램을 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 디램은 전원전압을 선택된 워드라인으로 전달하는 적어도 2개 이상의 블록 수단과, 소자 외부에서 공급되는 전원전압을 전달하는 부 전원선과, 상기 주 전원선과 부 전원선 사이에 각각 전달하는 주 전원선과, 상기 블록 수단으로 전원전압을 각각 접속된 스위칭 수단과, 상기 적어도 2개 이상의 블록 수단중 1개를 선택하여 동작시키기 위해 상기 각각의 블록 수단으로 2개의 블록 선택 어드레스가 논리조합된 신호를 출력하는 블록 선택 수단과, 리프레쉬 동작모드 신호와 상기 블록 선택 수단의 출력 신호를 논리조합하여 상기 스위칭 수단의 동작을 각각 제어하는 신호를 출력하는 스위칭 제어수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 실시예에 의한 DRAM의 셀프 리프레쉬 동작 타이밍도를 도시한 것이다.
제3도를 참조하면, 리프레쉬 주기가 T이고 칩 전부를 리프레쉬하기 위하여 N 사이클이 필요한 경우 리프레쉬 동작은 특정한 m에 대하여 T/m 시간 간격으로 n(=N/m) 사이클의 리프레쉬 동작을 수행한다. T/m 시간 동안에 수행되는 n사이클의 리프레쉬 동작은 t2 시간을 주기로 동작하며 n사이클의 리프레쉬 동작이 완결되는 시간 t3(t2*n)은 0.5*(T/m)보다 적인 시간안에 이루어 지는 것을 특징으로 한다. 이러한 동작이 구체적으로 수행되는 내부 블록 회로들의 구성을 제4도에 나타내었다.
제4도는 본 발명의 실시예에 의한 셀프 리프레쉬 동작을 위한 DRAM의 부분회로도로서, 전원전압을 선택된 워드라인으로 전달하는 적어도 2개 이상의 블럭 회로부(21,22)와, 소자 외부에서 공급되는 전원전압을 전달하는 주 전원선(31)과, 상기 블럭 회로부(21,22)로 전원전압을 각각 저달하는 부 전원선(32,33)과, 상기 주 전원선(31)과 부 전원선(32,33) 사이에 각각 접속된 스위칭 소자(MP7,MP8)와, 상기 적어도 2개 이상의 블록 회로부(12,22)중 1개를 선택하여 동작시키기 위해 상기 각각의 블록 회로부로 2개의 블록 선택 어드레스가 논리조합된 신호를 출력하는 NAND게이트로 된 블록 선택 회로부(NA1,NA2)와, 리프레쉬 동작모드(S1,S2)와 상기 블록 선택 회로부(NA1,NA2)의 출력 신호를 논리조합하여 상기 스위치 소자(MP7,MP8)의 동작을 제어하는 신호를 출력하는 NOR게이트로 된 스위칭 제어회로부(NO1,NO2)로 구성된다.
제4도를 참조하면, 상기 블럭 회로부(21,22)는 블록 선택 어드레스로 구별 가능하며, 각각의 블록 회로부에는 n개의 워드라인을 포함하고 있다.
이 회로의 셀프 리프레쉬 동작은 일정한 시간 간격으로 블록 단위의 리프레쉬 동작이 수행되고 블록의 수를 m이라고 할 때 T/m 시간중에서 일부 시간 동안에 n개의 워드 라인에 대한 리프레쉬 동작이 수행된다. 그리고, 블록 회로에 인가되는 부 전원선(32)은 주 전원선(31)과 스위칭소자(MP7)를 통하여 연결된다. 이 스위치 소자의 동작을 제어하는 신호는 셀프 리프레쉬를 나타내는 신호(S1)와 블록 선택을 위한 어드레스 신호(add1, add2)가 논리조합되어 발생된다. 이때 발생된 스위치 소자(MP7,MP8)의 동작을 제어하는 신호는 선택된 블록의 리프레쉬 동작에서만 전원전압이 공급되도록 상기 각각의 블록 회로부에 접속된 스위치 소자의 동작을 제어하도록 한다.
그러면, 상기 구성에 의한 동작을 살펴보기로 한다.
먼저 특정 동작 상태, 즉 셀프 리프레쉬 상태를 나타내는 신호(S1)가 '하이'로 인에이블되면, 상기 NAND게이트(NA1)로 구성된 블록 선택 회로부의 출력신호에는 상관없이 상기 NOR게이트(NO1)의 출력신호가 '로우'가 되어 상기 스위치 소자(MP1)를 항상 턴-온시키게 된다. 이 경우 2개의 블록 선택 어드레스 신호 add1과 add2가 모두 '하이'로 입력되면 상기 NAND게이트(NA1)의 출력이 '로우'가 되어 상기 블록 회로부(21)를 동작시키게 되고, 상기 2개의 블록 선택 어드레스 신호 add1, add2중 어느 하나가 '로우'가 되면 상기 NAND게이트(NA1)의 출력은 '하이'가 되어 상기 블록 회로부(12)의 동작을 제어하게 된다.
즉, 셀프 리프레쉬 상태를 나타내는 신호(S1)가 '하이'상태이고 블록 선택 어드레스 신호 add1, add2가 모두 '하이'상태이면, 상기 스위치 소자(MP7)는 턴-온 상태를 유지하게 된다. 따라서 주 전원선(31)에서 부 전원선(32)으로 전달된 전원전압이 블록 회로부(12)로 인가되고, 블록 선택 어드레스 add1, add2에 의해 선택된 블록 회로부(12)가 동작하게 된다.
반면에, 셀프 리프레쉬 상태를 나타내는 신호(S1)가 '하이' 상태에서 블록 선택 어드레스 신호 add1, add2가 모두 '하이'가 아닌 경우는 스위치 소자(MP7)는 턴-오프되어 블록 회로부(12)로 전원전압의 공급이 차단되게 된다. 이 경우, 블록 회로부(12)에서 생기는 누설 전류는 전원전압의 공급이 차단됨으로 인해 크게 줄어들게 된다.
본 발명은 제4도에 워드라인을 구동시키기 위한 블록 회로부(12)대신에 선택된 컬럼을 구동시키기 위한 컬럼 구동 회로를 사용하여 본 발명의 다른 실시예로 구현될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 디램을 사용하게 되면 리프레쉬가 수행되는 블록으로만 파워가 인가되도록 하고, 리프레쉬가 수행되지 않는 나머지 블록들로는 파워가 인가되지 않도록 제어함으로써 대기 상태시 소모되는 누설 전류를 줄이는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (7)

  1. 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리 셀을 구성 요소로 하는 반도체 기억 소자에 있어서, 전원전압을 선택된 라인으로 전달하는 적어도 2개 이상의 블록 수단과, 소자 외부에서 공급되는 전원전압을 전달하는 주 전원선과, 상기 블록 수단으로 전원전압을 각각 전달하는 부 전원선과, 상기 주 전원선과 부 전원선 사이에 각각 접속된 스위칭 수단과, 상기 적어도 2개 이상의 블록 수단중 1개를 선택하여 동작시키기 위해 상기 각각의 블록 수단으로 2개의 블록 선택 어드레스가 논리조합된 신호를 출력하는 블록 선택 수단과, 리프레쉬 동작모드 신호와 상기 블록 선택 수단의 출력 신호를 논리조합하여 상기 스위칭 수단의 동작을 각각 제어하는 신호를 출력하는 스위칭 제어수단을 포함하는 것을 특징으로 하는 디램.
  2. 제1항에 있어서, 상기 블록 수단은 선택된 워드 라인으로 전원전압을 공급하는 것을 특징으로 하는 디램.
  3. 제1항에 있어서, 상기 블록 수단은 선택된 컬럼으로 전원전압을 공급하는 것을 특징으로 하는 디램.
  4. 제1항에 있어서, 상기 스위칭 수단은 MOS형 트랜지스터로 구성된 것을 특징으로 하는 디램.
  5. 제4항에 있어서, 상기 MOS형 트랜지스터는 PMOS형 트랜지스터로 구성된 것을 특징으로 하는 디램.
  6. 제1항에 있어서, 상기 블록 선택 수단은 NAND게이트로 구성된 것을 특징으로 하는 디램.
  7. 제1항에 있어서, 상기 스위칭 제어 수단은 NOR게이트로 구성된 것을 특징으로 하는 디램.
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