JP2011009496A - 半導体装置 - Google Patents

Abstract

【課題】複数の内部電圧発生回路を備える半導体装置において、負荷回路の特性に応じた内部電圧生成回路を割り当てることのできる半導体装置を提供する。
【解決手段】半導体装置３００は、内部電圧生成回路１１と内部電圧生成回路１２ａを備える。スイッチ回路ＳＷは、入力端子Ｔ１、入力端子Ｔ３、出力端子Ｔ２及び出力端子Ｔ４を備える。スイッチ回路ＳＷは、スイッチ制御回路３２３が出力するゲート信号ＧＡＴＥにより制御され、ｍ^ｎ通り（図３においてｍ＝ｎ＝２）のスイッチングで、内部電圧生成回路と負荷回路とを接続し、負荷回路へ負電圧ＶＢＢまたは負電圧ＶＫＫを供給する。
【選択図】図３

Description

本発明は、複数の内部電圧生成回路を備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置においては、一般に、外部から供給する電源電圧ＶＤＤ及び接地電圧ＶＳＳとは異なる電圧を発生する内部電圧生成回路を、半導体装置内部に設けている。

例えば、半導体装置において、Ｎチャネル型ＭＯＳトランジスタが形成されるＰ型半導体基板に、負電圧の基板電圧を与えることによって、半導体基板とトランジスタとの間の寄生容量や、トランジスタの閾値電圧（Ｖｔ）を制御し、動作の安定化を図るために、基板電圧発生回路（バックバイアスジェネレータ）が設けられる。

また、ＤＲＡＭ等の半導体装置において、メモリセルを構成する容量素子に電源電圧ＶＤＤの電圧レベルを記憶させる場合、メモリセルに接続される選択トランジスタを導通させ、この選択トランジスタを介してビット線から容量素子に電荷を供給する。この際、電圧ＶＤＤよりも選択トランジスタの閾値電圧分だけ高い電圧を、ゲート端子に与える必要があるため、昇圧電圧発生回路が設けられている。

このような内部電圧生成回路を設ける半導体装置については、例えば特許文献１に開示されている半導体装置がある。特許文献１に開示されている半導体装置は、揮発性記憶の第１の機能と不揮発性記憶の第２の機能を備え、揮発性の記憶データを不揮発性の記憶データに置き換え、不揮発性の記憶データを揮発性の記憶データに置き換えることが開示される。よって、この半導体装置は、第１の機能と第２の機能を実現するためにそれぞれ必要な複数の内部電圧生成回路を備え、機能モード（メモリセルへの揮発性（ＤＲＡＭ）アクセスモード、不揮発性アクセス（プログラム、リコール、バックアップ、イレーズ）モード等の各々の動作モード）に応じて、負荷回路に供給する出力電圧を変化させる。そのため、上記機能モード別に制御信号を発生するモード制御部と、モード制御部からの制御信号により、動作モードに応じて内部電圧生成回路と、負荷回路とを接続するレベルセレクタ回路を備えている（特許文献１の図４を参照）。この構成によって、半導体装置は、電源投入後はリードとライトアクセスが高速な第１の機能で使用され、電源瞬断等にその現象を検出し第１の機能から第２の機能へ切り替えて揮発性記憶データを不揮発性記憶データとして保存し、データの消失を防止する課題と効果を開示している。

特開２００５−１９６９３６号公報

一般に、製造後の半導体装置（半導体チップを含む）においては、製造条件、すなわち、製造ばらつきによるトランジスタ等の特性により、上記内部電圧生成回路と負荷回路の各々の特性は半導体装置毎に異なるものである。しかし、従来の半導体装置においては、半導体装置毎に異なる負荷回路の特性とは無関係に、動作モードに応じて、内部電圧生成回路と負荷回路との対応関係は決定されており、内部電圧生成回路の特性と負荷回路のそれぞれの特性に応じた最適な内部電源生成回路の割り当てを行うことができない。

上記特許文献１に開示された半導体装置においても、複数の内部電圧生成回路と、複数の負荷回路との間のスイッチング制御を、半導体装置の機能モードに応じて行うものであるが、個々の半導体装置毎の特性に応じてスイッチング条件を決定し、スイッチング制御を行うものではない。

すなわち、従来の半導体装置においては、製造後の個々の半導体装置のスイッチング制御において、製品の機能モードに対応したスイッチ切替しか行うことができず、内部電圧生成回路の特性試験または負荷回路の特性試験を、電圧生成回路と負荷回路の組合せを変えながら行うことができなかった。そのため、内部電圧生成回路の特性に最適な負荷回路を割付けることができず、又は負荷回路の特性に最適な内部電圧生成回路を割付けることができず、製造後の検査試験において内部電圧生成回路と負荷回路の出来上がり特性（能力、リーク電流量等）に起因して、検査試験における規格を満たさないことがあった。すなわち、半導体装置が検査試験における規格を満たさないため不良品と判定され、製品歩留を上げることができず、製造コストを低減できないという問題があった。

また、その半導体装置が搭載されるシステムが、高速モードで動作する場合低速モードで動作する場合がある。例えば、ＣＰＵ、ＭＣＵやＤＳＰデバイスであればＢＩＯＳ等で定義するシステムのクロックアップ等であり、メモリデバイスであればＣＡＳレイテンシや同期信号（外部クロック信号ＣＬＫ）の周波数等である。一般的に半導体素子は、高速で動作する場合、半導体トランジスタ等のリーク電流の増加、半導体チップ内のノイズ等が増加する。前述の半導体装置毎の内部電圧生成回路の特性と負荷回路のそれぞれの特性に応じた最適な内部電源生成回路と負荷回路との割り当てを、その半導体デバイスの内部が動作する速度に関連して行うことが望ましい。半導体が動作する電源電圧や温度も同様であり、電源電圧、温度に関連して半導体内部の動作速度やリーク電流が変化するからである。

本発明は、ｍ個（ｍ≧２）の内部電圧生成回路と、スイッチ回路を介してｍ個の内部電圧生成回路のうち少なくとも一つの内部電圧生成回路から電圧を供給されるｎ個（ｎ≧２）の負荷回路と、を備え、スイッチ回路は、ｎ個の負荷回路各々とｍ個の内部電圧生成回路各々との間を、一度の設定後は変更されない制御信号によりｍ^ｎ通りの接続の組合せから一つの接続の組合せにより接続する、ことを特徴とする半導体装置である。

また、本発明は、ｍ個（ｍ≧２）の内部電圧生成回路と、ｎ個（ｎ≧２）の負荷回路と、
ｍ個の内部電圧生成回路の出力端子にそれぞれ接続される複数の入力端子とｎ個の負荷回路の入力端子にそれぞれ接続される複数の出力端子とを備えるスイッチと、を備え、ｎ個の負荷回路のそれぞれは、スイッチ回路を介してｍ個の内部電圧生成回路のうちいずれかの内部電圧生成回路から電圧が供給され、スイッチ回路は、ｎ個の負荷回路各々とｍ個の内部電圧生成回路各々との間の接続を、一度の設定後は変更されない制御信号によりｍ^ｎ通りの接続の組合せから一つの接続の組合せを選択する、ことを特徴とする半導体装置である。

また、本発明は、複数の内部電圧生成回路と、複数の負荷回路と、複数の内部電圧生成回路の出力端子にそれぞれ接続される複数の入力端子と複数の負荷回路の入力端子にそれぞれ接続される複数の出力端子とを備え、複数の内部電圧生成回路と複数の負荷回路とを、一度の設定後は変更されない制御信号により接続するスイッチ回路と、を備え、スイッチ回路は、制御信号の制御値を設定により変更することによって、複数の入力端子と複数の出力端子とのそれぞれの接続関係を、第１の接続の組合せから第２の接続の組合せに変更する、ことを特徴とする半導体装置である。

この発明によれば、半導体装置は、製造後の個々の半導体装置において、製品の動作モードに対応したスイッチ切替を行うことなく、負荷回路の特性試験を電圧生成回路と負荷回路の組合せを変えながら行うことができる。これにより、負荷回路の特性に最適な内部電圧生成回路を割付けることができるので、製品歩留を増大させ、製造コストを低減できる効果を奏する。

本発明の一実施形態に係る半導体装置の回路ブロック図である。 本発明の一実施形態に係る半導体装置の回路ブロック図である。 本発明の一実施形態に係るＤＲＡＭの回路ブロック図である。 図３におけるＤＲＡＭを構成する回路の説明に用いる図である。 図３におけるＤＲＡＭを構成する回路の説明に用いる図である。 図３におけるＤＲＡＭを構成する回路の説明に用いる図である。 本発明の一実施形態に係る半導体装置の回路ブロック図である。

本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。

図１は、本発明の半導体装置を模式的に示したブロック図である。図１において、本発明の半導体装置は、２個の内部電圧生成回路と、２個の負荷回路と、これら内部電圧生成回路と負荷回路の間に設けられたスイッチ回路ＳＷを備えている。

２個の内部電圧生成回路とは、例えば、内部電圧生成回路１１（チャージポンプ−１）と、内部電圧生成回路１２（チャージポンプ−２）である。また、２個の負荷回路とは、負荷回路２１（負荷回路Ａ）と、負荷回路２２（負荷回路Ｂ）である。また、スイッチ回路ＳＷは、入力端子Ｔ１、出力端子Ｔ２、入力端子Ｔ３及び出力端子Ｔ４を備えている。
スイッチ回路ＳＷにおいては、不図示の制御信号により、入力端子Ｔ１及び出力端子Ｔ２の間、又は入力端子Ｔ１及び出力端子Ｔ４の間が接続される。また、スイッチ回路ＳＷにおいては、不図示の制御信号により、入力端子Ｔ３及び出力端子Ｔ２の間、又は入力端子Ｔ３及び出力端子Ｔ４の間が接続される。

すなわち、スイッチ回路ＳＷにより、内部電圧生成回路１１、内部電圧生成回路１２のいずれか一方が、負荷回路２１に内部電圧（負電圧ＶＢＢ）又は内部電圧（負電圧ＶＫＫ）を供給する。また、スイッチ回路ＳＷにより、内部電圧生成回路１１、内部電圧生成回路１２のいずれか一方が、負荷回路２２に内部電圧（負電圧ＶＢＢ）又は内部電圧（負電圧ＶＫＫ）を供給する。

スイッチ回路ＳＷの出力端子に接続される負荷回路は、半導体装置が動作する上で必ず必要な電圧（または電流）を与えなければ成らず、一方スイッチ回路ＳＷの入力端子に接続される内部電圧生成回路は、スイッチ回路ＳＷの接続状態によっては使用されない場合もある。よって、スイッチ回路の２次側である各々の出力端子は、必ず１次側の各々入力端子のいずれかに接続しなければなならない、逆の言い方では、スイッチ回路ＳＷの１次側の各々の入力端子は、必ずしも２次側の各々の出力端子に接続される訳ではない、ということに注意が必要である。スイッチ回路ＳＷの入力端子数（ｍ）が２、出力端子数（ｎ）が２の場合、４通り（ｍ^ｎ）の接続条件が存在し、その中の一つの接続条件を選択する。入力端子数（ｍ）が３、出力端子数（ｎ）が３の場合、２７通り（ｍ^ｎ）の接続条件が存在し、その中の一つの接続条件を選択する。よって、スイッチ回路ＳＷの出力端子数＞入力端子数の設定条件（例えば、入力端子数３、出力端子数４）も存在する。入力端子数（ｍ）が３、出力端子数（ｎ）が４の場合、８１通り（ｍ^ｎ）の接続条件が存在し、その中の一つの接続条件を選択する。スイッチ回路ＳＷの出力端子数＜入力端子数の設定条件も同様である。

図２は、本発明の半導体装置における負荷回路Ａ、負荷回路Ｂを具体的に示した図である。図２において、図１と同一部分については同一符号を付し、その説明を省略する。図２において、Ｐチャネル型ＭＯＳトランジスタＭｐ２１とＮチャネル型ＭＯＳトランジスタＭｎ２１は、ワード線ＷＬを駆動するワードドライバを構成する。ワードドライバは、入力されるＸ選択信号ＸＳがＬレベルになると、ワード線ＷＬをＨレベルとし、メモリセルＭＣの選択トランジスタＭＳを選択する。ワードドライバにより選択トランジスタＭＳが選択されると、メモリセル容量ＣＳとビット線ＢＬが接続され、不図示のセンスアンプが、ビット線ＢＬとビット線ＢＬと対をなすビット線の間の差電圧を増幅する。これらのワードドライバ、メモリセル及びビット線は、半導体装置に複数設けられている。

ここで、負荷回路Ａは、選択トランジスタＭＳ及びＮチャネル型ＭＯＳトランジスタＭｎ２１を含む半導体装置上の全てのＮチャネル型ＭＯＳトランジスタに、負電圧のバックバイアス（基板電圧）を供給するＰ型ウエル層である。Ｎチャネル型ＭＯＳトランジスタが形成されるＰ型ウエル層にバックバイアスを供給することによって、Ｐ型ウエル層とＮチャネル型ＭＯＳトランジスタとの間の寄生容量や、Ｎチャネル型ＭＯＳトランジスタの閾値電圧（Ｖｔ）等を制御し、回路動作の安定化を図ることができる。

また、負荷回路Ｂは、ワード線ＷＬであり、ワード線ＷＬに非選択電圧を供給し、メモリセルの選択トランジスタＭＳを非選択にする。負荷回路Ｂは、Ｎチャネル型ＭＯＳトランジスタＭｎ２１のソース端子に接続される。上記の様に、ワードドライバのうち選択されるワード線ＷＬに接続されたＮチャネル型ＭＯＳトランジスタＭｎ２１は、ゲート端子の電圧がＬレベルとなるが、残りの非選択ワードドライバにおけるＮチャネル型ＭＯＳトランジスタのゲート端子の電圧レベルはＨレベルに維持される。Ｎチャネル型ＭＯＳトランジスタＭｎ２１のソース電圧が接地電圧ＶＳＳまたは所定の負電圧（第１の電圧）であれば、非選択ワードドライバに接続される選択トランジスタＭＳは、ビット線側をソースとした場合、ゲート・ソース間電圧ＶＧＳが≦０Ｖとなり、メモリセル容量ＣＳはビット線とは接続されない。

しかし、非選択のメモリセルのゲート・ソース間電圧ＶＧＳが≦０Ｖであっても、メモリセル容量がＨレベルに充電されている場合、サブスレッショールド電流により電荷がビット線に漏れて、メモリセル容量ＣＳの電荷が減少し、その後の読み出し動作の際センスアンプがＬレベルと判定する可能性が生じる。そこで、このサブスレッショールド電流を減らすために、ワードドライバの出力するＬレベルの電圧を低減させる。すなわち、ワードドライバのＮチャネル型ＭＯＳトランジスタＭｎ２１のソース端子に、所定の電圧よりも更に絶対値で低い第２の負電圧を供給し、非選択ワードに接続される選択トランジスタＭＳのゲート・ソース間電圧ＶＧＳを負電圧の方向に更に大きくする。

ここで、従来技術におけるように、負荷回路に対して、固定された電圧を供給するのでは、製造された個々の半導体装置における負荷回路の出来上がり特性に対応できない。例えば、上記負荷回路Ａが、内部電圧生成回路１１にのみ接続されるとすると（スイッチ回路ＳＷにおける入力端子Ｔ１及び出力端子Ｔ４の間の接続条件しかないとすると）、製造された全ての半導体装置において、供給される内部電圧（負電圧ＶＢＢ）は同じになる。
上記の通り、内部電圧（負電圧ＶＢＢ）はＮチャネル型ＭＯＳトランジスタが形成されるＰウエル層に供給される。

内部電圧（負電圧ＶＢＢ）の絶対値が小さい場合、半導体装置上の全てのＮチャネル型ＭＯＳトランジスタは、オフ（一般的な非導通の状態）している場合でもサブスレッショールド電流（オフリーク電流）が流れるので、半導体装置のスタンバイ電流（非動作時の電源電流）は、大きい値となる。サブスレッショールド電流は、製造ばらつきによるトランジスタ等の特性により半導体装置毎に異なるため、半導体装置によっては、製品仕様によって定められた電流規格を満足しないことも起こり得る。他方、製造後の内部電圧生成回路１１の能力（発生電圧）が所定の能力よりも低い場合も同様である。

かかる場合において、負荷回路Ａを、より内部電圧の絶対値の大きい負電圧を供給するその他の内部電圧生成回路に接続できれば、個々の半導体装置毎に、スタンバイ電流を低減でき、電流規格を満足させる場合もある。

一方、内部電圧（負電圧ＶＢＢ）の絶対値が大きい場合、半導体装置上の全てのＮチャネル型ＭＯＳトランジスタは、閾値電圧が上がるので、例えば論理回路の動作スピードが遅くなり、或いは差動増幅回路等の動作マージンが悪化する可能性がある。閾値電圧は、製造ばらつきによるトランジスタ等の特性により半導体装置毎に異なるため、半導体装置によっては、製品仕様によって定められた規格、例えば最低動作電圧規格を満足しないことも起こり得る。

かかる場合において、負荷回路Ａを、より内部電圧の絶対値の小さい負電圧を供給するその他の内部電圧生成回路に接続できれば、個々の半導体装置毎に、動作スピードや動作マージンを改善でき、最低動作電圧規格を満足させる場合もある。
すなわち、異なる負電圧を供給する複数個の内部電圧生成回路があって、順番に負荷回路Ａをそれら複数個の内部電圧生成回路に接続して製品規格を満たすかどうかの試験を行い、その後の製品動作において、規格を満たす内部電圧発生回路へ接続を固定できれば、製品歩留を上げることが可能となる。

一方、上記負荷回路Ｂが、内部電圧生成回路１２にのみ接続されるとすると（スイッチ回路ＳＷにおける入力端子Ｔ３及び出力端子Ｔ４の間の接続条件しかないとすると）、製造された全ての半導体装置において、供給される内部電圧（負電圧ＶＫＫ）は同じになる。上記の通り、内部電圧（負電圧ＶＫＫ）はワードドライバを構成するＮチャネル型ＭＯＳトランジスタＭｎ２１のソース端子に供給される。

供給される内部電圧（負電圧ＶＫＫ）が固定されている場合、メモリセルＭＣのホールド特性は、選択トランジスタＭＳのサブスレッショールド電流特性に左右される。なお、ホールド特性とは、メモリセルＭＣの電荷保持時間である。メモリセル容量ＣＳは、Ｈレベルの電圧を保持していても、リーク電流により電圧がＬレベルへと変化してしまうので、この電荷保持時間（ホールド時間）以内に定期的にリフレッシュする必要がある。しかし、このリフレッシュ期間は、それぞれの製品に対応して規格（ホールド規格）として定められている。

サブスレッショールド電流は、製造ばらつきによるトランジスタ等の特性により半導体装置毎に異なるため、半導体装置によっては、製品仕様によって定められたホールド規格を満足しないことも起こり得る。他方、製造後の内部電圧生成回路１２の能力（発生電圧またはサブスレッショールド電流の吸収能力）が所定の能力よりも低い場合も同様である。
かかる場合において、負荷回路Ｂを、より内部電圧の絶対値の大きい負電圧を供給するその他の内部電圧生成回路に接続できれば、サブスレッショールド電流を抑えることができるので、個々の半導体装置毎に、ホールド時間を延ばすことができ、ホールド規格を満足できる場合もある。

しかし、あまりに内部電圧の絶対値の大きい負電圧を供給する内部電圧生成回路に接続された場合、選択トランジスタのＧＩＤＬ（Gate Induced Drain Leakage）特性により、かえってホールド時間が短くなってしまう。ＧＩＤＬとは、ゲート端子に負バイアスを供給し、ドレイン端子（メモリセル容量ＣＳ側の端子）が正バイアスの場合、ゲート電極とドレインが重なる部分に電界が集中し、この高電界により薄い空乏層が形成されて価電子帯から伝導帯へ電子がＢＴＢＴ（Band To Band Tunneling）を引き起こし、リーク電流が流れる現象である。

このような場合に、異なる負電圧を供給する複数個の内部電圧生成回路があって、順番に負荷回路Ｂをそれら複数個の内部電圧生成回路に接続してホールド規格を満たすかどうかの試験を行い、規格を満たす内部電圧発生回路へ接続を固定できれば、ホールド規格を満足させることができる。
すなわち、異なる負電圧を供給する複数個の内部電圧生成回路があって、順番に負荷回路Ｂをそれら複数個の内部電圧生成回路に接続してホールド規格を満たすかどうかの試験を行い、その後の製品動作において、規格を満たす内部電圧発生回路へ接続を固定できれば、製品歩留を上げることが可能となる。

そこで、本発明に係る半導体装置においては、ｍ個の内部電圧生成回路と、スイッチ回路を介してｍ個の内部電圧生成回路から電圧を供給されるｎ個の負荷回路を備え、スイッチ回路は、内部電圧生成回路と負荷回路の間で、ｍ^ｎ通りのスイッチングを行うことを目的とする（上記説明においては、ｍ＝ｎ＝２である）。また、本発明に係る半導体装置においては、製造された個々の半導体装置の特性改善を図ることを目的として、各負荷回路に対して最適な内部電圧生成回路を割付けるために、スイッチ回路の入出力端子における端子間接続を切り替えて特性試験を行い、最適なスイッチ回路の端子間接続情報を決定する。そして、決定された端子間接続情報により、製品動作における内部電圧生成回路と負荷回路の接続を、製品の動作モードに関わらず固定化することを技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

（第１実施形態）
図３は、上述の内部電圧生成回路、スイッチ回路及び負荷回路を備えた半導体装置の回路ブロック図である。
図３においては、上述の負荷回路として、ＤＲＡＭの内部回路であるメモリセルアレイ３０１、Ｘデコーダ＆ワードドライバ回路３０２、Ｙデコーダ＆Ｙスイッチ回路３０３、センスアンプ＆ＩＯ回路３０４、制御信号発生回路３０５、コマンド入力ラッチ＆デコード回路３０６、コントロールロジック回路３０７、アドレス入力ラッチ＆デコード回路３０８及びデータ入出力回路３０９を示している。

図３におけるメモリセルアレイ３０１は、複数のワード線（Ｗ１〜Ｗｍ）、複数のビット線（ＢＬ１Ｔ〜ＢＬｎＴ，ＢＬ１Ｂ〜ＢＬｎＢ）並びにこれらワード線及びビット線の交点に配置された複数のメモリセル（ｍ×ｎ個のメモリセル）からなる。
また、複数のセンスアンプ（Ｓ１〜Ｓｎ）が、センスアンプ＆ＩＯ回路３０４内に設けられ、それぞれビット線対（ＢＬ１Ｔ、ＢＬ１Ｂ）〜（ＢＬｎＴ、ＢＬｎＢ）の差電圧を増幅する。

また、内部電圧供給部３２０は、上記回路に負電圧ＶＢＢまたは負電圧ＶＫＫを供給する回路である。内部電圧供給部３２０は、内部電圧生成回路１１、内部電圧生成回路１２、スイッチ回路ＳＷ及びスイッチ制御回路３２３を備えている。
内部電圧生成回路１１は、外部電源電圧端子ＶＤＤＰから電源電圧ＶＤＤが供給され、供給されるＶＤＤを基に負電圧ＶＢＢ（例えば−０．５Ｖ）を生成する回路である。また、内部電圧生成回路１２ａは、外部電源電圧端子ＶＤＤＰから電源電圧ＶＤＤが供給され、内部電圧生成回路１１が出力する負電圧ＶＢＢを降圧し、負電圧ＶＫＫ（例えば−０．３Ｖ）を生成する回路である。

ここで、図３に示す全ての回路におけるＮチャネル型ＭＯＳトランジスタが形成されるＰウエル層が、上述の負荷回路Ａに相当する。また、Ｘデコーダ＆ワードドライバ回路３０２内に複数配置されたワードドライバの各々のＮチャネル型ＭＯＳトランジスタ（図３においては図示しないが、図２におけるＮチャネル型ＭＯＳトランジスタＭｎ２１に相当する）のソース端子が、上述の負荷回路Ｂに相当する。

従って、内部電圧生成回路１１は、例えばチャージポンプ回路であり、負荷回路Ａに負電圧（−０．５Ｖ）を供給し、半導体装置３００全体のＮチャネル型ＭＯＳトランジスタに発生する基板電流を吸収する電流供給能力を備える。また、内部電圧生成回路１２ａは、負荷回路Ｂに負電圧（−０．３ｖ）を供給し、ワード線非選択時にその電圧レベルを−０．５Ｖに維持する。内部電圧生成回路１２ａは、隣接ワード線や交差するビット線と間に生じる欠陥電流を吸収する電流供給能力を備える。ここで、内部電圧生成回路１２ａの電流供給能力は、内部電圧生成回路１１の電流供給能力を１０とすると、その半分の５である。なお、本願発明の説明において、電流供給能力とは、負荷回路を所定電圧に充電するために電圧生成回路から供給できる電流量であり、単位時間当たりの供給可能な電荷量に等しい。すなわち、電流供給能力が大きければ、負荷回路を所定電圧に充電するまでの時間が短くなる。

また、スイッチ回路ＳＷは、負電圧ＶＢＢが入力される入力端子Ｔ１、負電圧ＶＫＫが入力される入力端子Ｔ３、負電圧ＶＢＢ又は負電圧ＶＫＫを出力する出力端子Ｔ２及び負電圧ＶＢＢ又は負電圧ＶＫＫを出力する出力端子Ｔ４を備えている。そして、スイッチ回路ＳＷは、スイッチ制御回路３２３から出力されるゲート信号ＧＡＴＥにより、入力端子と出力端子を接続し、入力される負電圧を、出力端子から負荷回路に対して供給する。

スイッチ制御回路３２３は、後述するように、コントロールロジック回路３０７が出力するスイッチ制御信号３１４ａが入力される。そして、このスイッチ制御信号３１４ａの論理レベルに応じて、スイッチ回路ＳＷに対してゲート信号ＧＡＴＥを出力する。
また、スイッチ制御回路３２３は、内部に不揮発性記憶回路３２４を備えている。不揮発性記憶回路３２４は、製品に電源電圧が供給されなくなった後もデータを保持し続ける回路である。

不揮発性記憶回路３２４は、例えば公知のヒューズ、若しくはアンチヒューズから構成される。そして、この不揮発性記憶回路３２４に保持すべきデータは、製品試験において、テスト動作モードを用いた試験の結果によって決定される。また、保持すべきデータが不揮発性記憶回路３２４へプログラミングされた後は、製品の電源が投入されるたびに、スイッチ制御回路３２３は、この不揮発性記憶回路３２４が記憶するデータに基づき、スイッチ回路ＳＷに対してゲート信号ＧＡＴＥを出力する。

上述の各回路の動作を簡潔に説明する。
なお、以下の本実施形態についての説明におけるテスト動作モードとは、製品試験の際、すなわち、ウエハー状態におけるＰ／Ｗやパッケージ封止後の選別試験の際、半導体装置３００がスイッチ回路ＳＷにおいて、２つの入力端子と２つの出力端子の接続の組合せを変えながら、読み出し、書き込み、リフレッシュ等の動作を行う動作モードである。また、通常動作モードとは、上記製品試験結果により、入力端子と出力端子の接続が固定された状態で行う、読み出し、書き込み、リフレッシュ等の動作を行う動作モードである。

ＣＬＫ入力端子ＣＬＫＰから入力される外部クロック信号ＣＬＫに基づいて、制御信号発生回路３０５で内部クロック信号３１１を発生させ、コマンド信号ＣＭＤ及び外部アドレス信号ＡＤＤを、それぞれコマンド入力端子ＣＭＤＰ及び外部アドレス入力端子ＡＤＤＰから、コマンド入力ラッチ＆デコード回路３０６及びアドレス入力ラッチ＆デコード回路３０８に取り込む。
コマンド信号ＣＭＤには、ＤＲＡＭに読み出し動作を命じるＲＥＡＤコマンド、書き込み動作を命じるＷＲＩＴＥコマンド、リフレッシュ動作を命じるＲＥＦコマンド等がある。

また、コマンド信号ＣＭＤには、ＴＥＳＴコマンドがある。このＴＥＳＴコマンドがコマンド入力端子ＣＭＤＰに入力されると、半導体装置３００は、スイッチ回路ＳＷの入出力端子の接続状態を順番に変化させ、各々の接続状態において、読み出し、書き込み等の動作等を行うことができるテスト動作モードに移行する。

すなわち、半導体装置３００は、テスト動作モードにおいて、負電圧ＶＢＢ及び負電圧ＶＫＫの供給先を切り替えた状態で、読み出し、書き込み等の動作を行うことができる。なお、テスト動作モードへの移行の際、スイッチ回路ＳＷのどの入出力端子間を接続するかどうかの情報（端子間接続情報）もコマンド入力端子ＣＭＤＰから、或いはアドレス入力端子ＡＤＤＰ、データ入出力端子ＤＱＰから、または図３において不図示の入力端子から入力される。

コマンド信号ＣＭＤは、コマンド入力ラッチ＆デコード回路３０６でデコードされた後、コントロールロジック回路３０７に入力される。
コントロールロジック回路３０７は、テスト動作モード及び通常動作モードのいずれの動作モードにおいても、入力されたコマンドに応じてＸアドレス系コントロール信号３１２、Ｙアドレス系コントロール信号３１４、スイッチ制御信号３１４ａを発生する。
アドレス入力ラッチ＆デコード回路３０８は、Ｘアドレス系コントロール信号３１２が入力され、Ｘアドレス信号３１３及びＹアドレス信号３１５を、Ｘデコーダ＆ワードドライバ回路３０２及びＹデコーダ＆Ｙスイッチ回路３０３に出力する。

コントロールロジック回路３０７は、Ｘアドレス系コントロール信号３１２、Ｙアドレス系コントロール信号３１４を出力し、Ｘデコーダ＆ワードドライバ回路３０２及びＹデコーダ＆Ｙスイッチ回路３０３等を制御して、メモリセルアレイ中のメモリセルへ書き込み、読み出し等の所望の動作を行わせる。
メモリセルへのデータ書き込みまたは読み出し動作は、データ入出力回路３０９、データバス３１６及びセンスアンプ＆ＩＯ回路３０４を介して、データ入出力端子ＤＱＰに入出力されるデータ入出力信号ＤＱの論理レベルに従って行われる。

ここで、コントロールロジック回路３０７が出力するスイッチ制御信号３１４ａは、例えば複数の信号からなり、半導体装置３００が上記テスト動作モードに入っているか否かの情報、スイッチ回路ＳＷの端子間接続情報を含む信号である。なお、コントロールロジック回路３０７は、テスト動作モード及び通常動作モードのいずれの動作モードにおいても、スイッチ制御信号３１４ａをスイッチ制御回路３２３に対して出力するものとする。

以上が、半導体装置３００の動作概要であるが、本実施形態の特徴をなす内部電圧供給部３２０における、テスト動作モード及び通常動作モードについて、次に説明する。
スイッチ制御回路３２３は、テスト動作モードにおいて、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあるかどうかを判定し、テスト動作モードにある場合、端子間接続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。また、通常動作モードの場合、製品試験の際決定された端子間接続情報を不揮発性記憶回路３２４から読み出し、その論理レベルに相当するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。

図４は、内部電圧供給部３２０におけるスイッチング制御を具体的に示した図である。
図４（ａ）は、内部電圧供給部３２０における２個の内部電圧生成回路と、２個の負荷回路と、これらの回路の間に設けられたスイッチ回路ＳＷを示している。また、図４（ｂ）は、図３におけるスイッチ回路ＳＷを、トランジスタを用いて具体的に示した回路図である。また、図４（ｃ）は、ゲート信号ＧＡＴＥによるトランジスタのオン／オフと、入出端子間の接続関係を示している。

図４（ａ）に示す２個の内部電圧生成回路は、図３における内部電圧生成回路１１と、内部電圧生成回路１２ａである。また、２個の負荷回路とは、上述の負荷回路Ａ、負荷回路Ｂである。
また、スイッチ回路ＳＷは、図４（ｂ）に示すように、所謂トランスファーゲート型であり、Ｎチャネル型ＭＯＳトランジスタＭｎ４１〜Ｍｎ４４から構成され、入力端子Ｔ１、出力端子Ｔ２、入力端子Ｔ３及び出力端子Ｔ４を備えている。
Ｎチャネル型ＭＯＳトランジスタＭｎ４１は、ソース端子又はドレイン端子のいずれか一方が入力端子Ｔ１と接続され、ソース端子又はドレイン端子の他方が出力端子Ｔ２と接続され、ゲート端子にはゲート信号ＧＡＴＥＡが入力される。
また、Ｎチャネル型ＭＯＳトランジスタＭｎ４２は、ソース端子又はドレイン端子のいずれか一方が入力端子Ｔ３と接続され、ソース端子又はドレイン端子の他方が出力端子Ｔ２と接続され、ゲート端子にはゲート信号ＧＡＴＥＢが入力される。

また、Ｎチャネル型ＭＯＳトランジスタＭｎ４３は、ソース端子又はドレイン端子のいずれか一方が入力端子Ｔ１と接続され、ソース端子又はドレイン端子の他方が出力端子Ｔ４と接続され、ゲート端子にはゲート信号ＧＡＴＥＣが入力される。
また、Ｎチャネル型ＭＯＳトランジスタＭｎ４４は、ソース端子又はドレイン端子のいずれか一方が入力端子Ｔ３と接続され、ソース端子又はドレイン端子の他方が出力端子Ｔ４と接続され、ゲート端子にはゲート信号ＧＡＴＥＤが入力される。尚、トランスファーゲートは、ＣＭＯＳ等の相補型トランジスタで構成できることは言うまでもない。更に、各トランスファーゲートに入力されるそれぞれの制御信号は、記憶回路３２４からの複数の制御信号の論理合成した結果の信号であっても良い。

これにより、テスト動作モードにおいて、図４（ｃ）に示す端子間接続が可能となる。図４（ｃ）は、ゲート信号ＧＡＴＥＡ〜ＧＡＴＥＤが入力されるＮチャネル型ＭＯＳトランジスタＭｎ４１〜Ｍｎ４４のオン／オフ状態と、負荷回路Ａ及び負荷回路Ｂに負電圧ＶＢＢと負電圧ＶＫＫのいずれが供給されるかを示している。
スイッチ回路ＳＷに入力されるゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＨレベル、ゲート信号ＧＡＴＥＣ及びＧＡＴＥＤがＬレベルの場合、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＭｎ４４がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＭｎ４３がオフする。これにより、入力端子Ｔ１と出力端子Ｔ２が接続され、また、入力端子Ｔ３と出力端子Ｔ４が接続され、図４（ｃ）中の（１）に示すように、負荷回路Ａに供給される電圧は負電圧ＶＢＢ、負荷回路Ｂに供給される電圧は負電圧ＶＫＫとなる。

また、スイッチ回路ＳＷに入力されるゲート信号ＧＡＴＥＡ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＤがＬレベルの場合、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＭｎ４３がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＭｎ４４がオフする。これにより、入力端子Ｔ１と出力端子Ｔ２が接続され、また、入力端子Ｔ１と出力端子Ｔ４が接続され、図４（ｃ）中の（２）に示すように、負荷回路Ａ、負荷回路Ｂに供給される電圧は、ともに負電圧ＶＢＢとなる。

また、スイッチ回路ＳＷに入力されるゲート信号ＧＡＴＥＢ及びＧＡＴＥＤがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＣがＬレベルの場合、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＭｎ４４がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＭｎ４３がオフする。これにより、入力端子Ｔ３と出力端子Ｔ２が接続され、また、入力端子Ｔ３と出力端子Ｔ４が接続され、図４（ｃ）中の（３）に示すように、負荷回路Ａ、負荷回路Ｂに供給される電圧は、ともに負電圧ＶＫＫとなる。

また、スイッチ回路ＳＷに入力されるゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＬレベルの場合、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＭｎ４３がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＭｎ４４がオフする。これにより、入力端子Ｔ３と出力端子Ｔ２が接続され、また、入力端子Ｔ１と出力端子Ｔ４が接続され、図４（ｃ）中の（４）に示すように、負荷回路Ａに供給される電圧は負電圧ＶＫＫ、負荷回路Ｂに供給される電圧は負電圧ＶＢＢとなる。

このように、スイッチ回路ＳＷは、ゲート信号ＧＡＴＥＡ〜ＧＡＴＥＤの論理レベルの組合せ（端子間接続情報）により、２^２（＝４）通りのスイッチングを行うことができる。これにより、負荷回路Ａまたは負荷回路Ｂは、テスト動作モードにおいて、それぞれ負電圧ＶＢＢ、負電圧ＶＫＫのいずれか一方の電圧が供給される。なお、ゲート信号ＧＡＴＥＡ及びゲート信号ＧＡＴＥＢのいずれか一方は、他方の論理反転信号であればよい。同様に、ゲート信号ＧＡＴＥＣ及びゲート信号ＧＡＴＥＤのいずれか一方は、他方の論理反転信号であればよい。

内部電圧供給部３２０を、以上のような構成にしたことにより、半導体装置３００は、製品試験の際に行うテスト動作モードにおいて、スイッチ回路ＳＷの入出力端子の接続を２^２通り（４通り）の組合せのうちの任意の状態を選択でき、選択された各々の状態において読み出し、書き込み動作等を行うことができる。そして、製品試験後、４通りの組合せのうちから決定されるいずれか一つの最適な入出力端子の接続の組合せ（端子間接続情報）を、すなわち、ゲート信号ＧＡＴＥＡ〜ＧＡＴＥＤの論理レベルの組合せを、不揮発性記憶回路３２４へ記憶させる。半導体装置３００は、その後における製品の電源投入後に行う各動作、すなわち通常動作モードにおいては、不揮発性記憶回路３２４に記憶された端子間接続情報に基づき、スイッチ回路ＳＷの入出力端子の接続を固定し、読み出し、書き込み動作等を行うことができる。

続いて、本実施形態における半導体装置の製造後におけるスイッチング制御について、負荷回路の出来上がり特性を具体的に示しながら、以下に説明する。
図５は、電圧生成回路と負荷回路のスイッチング制御における対応関係を示している。
図５（ａ）は、図３における内部電圧生成回路１１（チャージポンプ−１）、内部電圧生成回路１２ａ（降圧回路）、出力端子Ｔ２に接続される負荷回路（負荷回路Ａとする）、出力端子Ｔ４に接続される負荷回路（負荷回路Ｂとする）及びスイッチ回路ＳＷを示している。また、スイッチ回路ＳＷは、上述のように、スイッチ制御回路３２３から出力されるゲート信号ＧＡＴＥＡ〜Ｄにより、入力端子Ｔ１及び出力端子Ｔ２の間、又は入力端子Ｔ１及び出力端子Ｔ４の間が接続され、入力端子Ｔ３及び出力端子Ｔ２の間、又は入力端子Ｔ３及び出力端子Ｔ４の間が接続される。

すなわち、スイッチ回路ＳＷにより、内部電圧生成回路１１、内部電圧生成回路１２ａのいずれか一方が、負荷回路Ａに内部電圧（負電圧ＶＢＢ）又は内部電圧（負電圧ＶＫＫ）を供給する。また、スイッチ回路ＳＷにより、内部電圧生成回路１１、内部電圧生成回路１２ａのいずれか一方が、負荷回路Ｂに内部電圧（負電圧ＶＢＢ）又は内部電圧（負電圧ＶＫＫ）を供給する。

図５（ｂ）は、内部電圧生成回路１１と内部電圧生成回路１２ａの発生電圧と、負荷回路Ａ及び負荷回路Ｂに供給される電圧のスイッチ関係を示した図である。
図５（ｂ）において、内部電圧生成回路１１（チャージポンプ−１）は、−０．５Ｖの基板電圧を発生し、内部電圧生成回路１２ａ（降圧回路）は、−０．５Ｖの基板電圧から、―０．３Ｖを発生するものとしている。図５（ｂ）中、デフォルトとは、スイッチ回路ＳＷにおいて、入力端子Ｔ１と出力端子Ｔ２が接続され、入力端子Ｔ３と出力端子Ｔ４が接続されていることを示している。すなわち、図３に示す半導体装置３００は、テスト動作モードにおいてまず、上記デフォルトの電圧により動作する。

具体的には、スイッチ制御回路３２３は、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあるかどうかを判定し、端子間接続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。
スイッチ回路に入力されるゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＨレベル、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＬレベルであり、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＮチャネル型ＭＯＳトランジスタＭｎ４４がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＮチャネル型ＭＯＳトランジスタＭｎ４３がオフする（図４（ｂ）及図４（ｃ）参照）。

従って、図３に示す全ての回路におけるＮチャネル型ＭＯＳトランジスタが形成されるＰウエル層（負荷回路Ａ）は、スイッチ回路ＳＷを介して内部電圧生成回路１１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。また、Ｘデコーダ＆ワードドライバ回路３０２内に複数配置されたワードドライバの各々のＮチャネル型ＭＯＳトランジスタ（図３においては図示しないが、図２におけるＮチャネル型ＭＯＳトランジスタＭｎ２１に相当する）のソース端子（負荷回路Ｂ）は、スイッチ回路ＳＷを介して内部電圧生成回路１２ａに接続され、負電圧ＶＫＫ（−０．３Ｖ）が供給される。

このバイアス状態で、半導体装置３００のホールド試験、例えばＷｒｉｔｅ Ｄｉｓｔｕｒｂ Ｈｏｌｄ試験（書き込み動作の繰り返しによりビット線がＬレベルにある期間を長くし、該ビット線における非選択メモリセルの選択トランジスタのサブスレショールド電流を大きいものとして、ホールド時間が製品規格を満たすかどうかをチェックする試験）において、Ｈｏｌｄ時間の規格を満たさないとする。この場合、テスト動作モードを用いた製品試験において、半導体装置３００は不良品と判定される。

しかし、負荷回路Ｂに供給される負電圧の絶対値を高めに、すなわち上記場合で言えば−０．５Ｖにすれば、非選択メモリセルの選択トランジスタのサブスレショールド電流は一般的に少なくなるので、負荷回路Ｂに供給される負電圧を−０．５Ｖに変更して、ホールド試験を行えば、試験結果は良品となる場合がある。

そこで、テスト動作モードにおけるスイッチ回路ＳＷの接続関係を、図５（ｂ）のケース１に示す関係にし、そのバイアス状態で上記ホールド試験を行う。具体的には、コマンド信号ＣＭＤにＴＥＳＴコマンドを入力し、また、スイッチ回路ＳＷの端子間接続情報も入力する。スイッチ制御回路３２３は、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあることを判定し、端子接間続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。

スイッチ回路ＳＷに入力されるゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＤがＬレベルであり、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＮチャネル型ＭＯＳトランジスタＭｎ４３がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＮチャネル型ＭＯＳトランジスタＭｎ４４がオフする（図４（ｂ）及図４（ｃ）参照）。

従って、負荷回路Ａは、スイッチ回路ＳＷを介して内部電圧生成回路１１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。また、負荷回路Ｂも、スイッチ回路ＳＷを介して内部電圧生成回路１１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。
このバイアス状態で、上記ホールド試験を行い、良品と判定された場合、図３における不揮発性記憶回路３２４に、ケース１の接続状態（端子間接続情報）を記録する。これによって、以降の製品の電源投入以降、スイッチ制御回路３２３が、スイッチ回路ＳＷに対して出力するゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＤがＬレベルとなる。

従って、半導体装置３００の負荷回路Ａ、負荷回路Ｂともに、スイッチ回路ＳＷを介して内部電圧生成回路１１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。そして、半導体装置３００は、このバイアス状態で、書き込み、読み出し等の動作（通常動作モード）を行う。また、半導体装置は、デフォルトにおいては不良品であったが、ホールド試験の結果により、上記バイアスを決定したことで、良品となる。

また、デフォルトのバイアス状態で、半導体装置３００のスピード試験、例えばｔＲＡＣ、ｔＡＡ等のスピード試験（基準となる入力端子へ信号が入力されてから、ＤＱ端子へメモリセルに記憶されたデータが出力されるまでの時間が、製品規格を満たすかどうかをチェックする試験）において、スピード試験の規格を満たさないとする。この場合、製品試験のテスト動作モードにおける半導体装置３００の試験結果は不良品と判定される。

しかし、負荷回路Ａに供給される負電圧の絶対値を小さめに、すなわち上記場合で言えば−０．３Ｖにすれば、負荷回路ＡにおけるＮチャネル型ＭＯＳトランジスタの閾値電圧（Ｖｔ）は、小さくなるので、負荷回路Ａに供給される負電圧を−０．３Ｖに変更して、スピード試験を行えば、試験結果は良品と判定される場合がある。

そこで、製品試験のテスト動作モードにおけるスイッチ回路ＳＷの接続関係を、図５（ｂ）のケース２に示す関係にし、そのバイアス状態で上記スピード試験を行う。具体的には、上述のとおり、コマンド信号ＣＭＤにＴＥＳＴコマンドを入力し、また、スイッチ回路ＳＷの端子間接続情報も入力する。スイッチ制御回路３２３は、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあるかどうかを判定し、端子間接続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。

スイッチ回路に入力されるゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＤがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＣがＬレベルであり、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＮチャネル型ＭＯＳトランジスタＭｎ４４がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＮチャネル型ＭＯＳトランジスタＭｎ４３がオフする（図４（ｂ）及図４（ｃ）参照）。

従って、負荷回路Ａは、スイッチ回路ＳＷを介して内部電圧生成回路１２ａに接続され、負電圧ＶＫＫ（−０．３Ｖ）が供給される。また、負荷回路Ｂも、スイッチ回路ＳＷを介して内部電圧生成回路１２ａに接続され、負電圧ＶＫＫ（−０．３Ｖ）が供給される。
このバイアス状態で、上記スピード試験を行い、良品と判定された場合、図３における不揮発性記憶回路３２４に、ケース２の接続状態（端子間接続情報）を記録する。
すなわち、以降の製品の電源投入以降、スイッチ制御回路３２３が、スイッチ回路ＳＷに対して出力するゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＤがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＣがＬレベルとなる。

従って、半導体装置３００の負荷回路Ａ、負荷回路Ｂともに、スイッチ回路ＳＷを介して内部電圧生成回路１２ａに接続され、負電圧ＶＫＫ（−０．３Ｖ）が供給される。そして、半導体装置３００は、このバイアス状態で、書き込み、読み出し等の動作（通常動作モード）を行う。また、半導体装置は、デフォルトにおいては不良品であったが、スピード試験の結果により、上記バイアスを決定したことで、良品となる。

また、デフォルトのバイアス状態で、半導体装置３００が上記スピード試験及びホールド試験、いずれの試験の規格をも満たさないとする。この場合、製品試験のテスト動作モードにおける半導体装置３００の試験結果は、不良品と判定される。
しかし、負荷回路Ａに供給される負電圧の絶対値を小さめに、かつ、負荷回路Ｂに供給される負電圧の絶対値を大きめに、すなわち、上記場合で言えば負荷回路Ａに供給される電圧を−０．３Ｖに、負荷回路Ｂに供給される電圧を−０．５Ｖにし、両試験を行えば、試験結果は良品と判定される場合がある。

そこで、製品試験のテスト動作モードにおけるスイッチ回路ＳＷの接続関係を、図５（ｂ）のケース３に示す関係にし、負荷回路Ａ及び負荷回路Ｂに供給される電圧を図に示すバイアス状態で上記両試験を行う。具体的には、上述のとおり、コマンド信号ＣＭＤにＴＥＳＴコマンドを入力し、また、スイッチ回路ＳＷの端子間接続情報も入力する。スイッチ制御回路３２３は、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあるかどうかを判定し、端子間接続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。

スイッチ回路に入力されるゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＬレベルであり、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＮチャネル型ＭＯＳトランジスタＭｎ４３がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＮチャネル型ＭＯＳトランジスタＭｎ４４がオフする（図４（ｂ）及図４（ｃ）参照）。

従って、負荷回路Ａは、スイッチ回路ＳＷを介して内部電圧生成回路１２ａに接続され、負電圧ＶＫＫ（−０．３Ｖ）が供給される。また、負荷回路Ｂは、スイッチ回路ＳＷを介して内部電圧生成回路１１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。
このバイアス状態で、上記両試験を行い、良品と判定された場合、図３における不揮発性記憶回路３２４に、ケース３の接続状態（接続端子情報）を記録する。

すなわち、以降の製品動作において、電源投入をすると、スイッチ制御回路３２３が、スイッチ回路ＳＷに対して出力するゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＬレベルとなる。
従って、半導体装置３００の負荷回路Ａは負電圧ＶＫＫ（−０．３Ｖ）が供給され、負荷回路Ｂは負電圧ＶＢＢ（−０．５Ｖ）が供給される。そして、半導体装置３００は、このバイアス状態で、書き込み、読み出し等の動作（通常動作モード）を行う。また、半導体装置は、デフォルトにおいては不良品であったが、両試験の結果により、上記バイアスを決定したことで、良品となる。

このように、本実施形態による半導体装置は、ｍ個（ｍ＝２）の内部電圧生成回路（内部電圧生成回路１１及び内部電圧生成回路１２ａ）と、スイッチ回路（スイッチ回路ＳＷ）を介してｍ（ｍ＝２）個の内部電圧生成回路のうち少なくとも一つの内部電圧生成回路から電圧（負電圧ＶＢＢまたは負電圧ＶＫＫ）を供給されるｎ個（ｎ＝２）の負荷回路（負荷回路Ａ及び負荷回路Ｂ）と、を備え、スイッチ回路（スイッチ回路ＳＷ）は、ｎ（ｎ＝２）個の負荷回路（負荷回路Ａ及び負荷回路Ｂ）各々とｍ個の内部電圧生成回路（内部電圧生成回路１１及び内部電圧生成回路１２ａ）各々との間を、一度の設定後は変更されない制御信号（ゲート信号ＧＡＴＥＡ〜ＧＡＴＥＤ）によりｍ^ｎ（＝４）通りの接続の組合せから一つの接続の組合せにより接続する、ことを特徴とする半導体装置（半導体装置３００）である。

この発明によれば、半導体装置は、製造後の個々の半導体装置において、スイッチング制御を行うことで、負荷回路の特性試験を行うことができる。これにより、負荷回路の特性に最適な内部電圧生成回路を割付けることができるので、製品歩留を増大させ、製造コストを低減できる効果を奏する。

尚、前述の試験方法では、負荷回路の特性試験を視点にスイッチングの制御を行う開示であるが、内部電圧生成回路の特性試験を視点にスイッチングの制御を行うことも同様に可能である。当該技術者であれば、容易に実施できる。

更に、前述のスイッチングの制御による試験方法に代えて、負荷回路単独または内部電圧生成回路単独の試験方法によって、スイッチングの制御を確定することも可能である。特に、半導体チップ内部が、所定の機能ブロックに分類できるＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般にこの試験方法と、その結果を反映したスイッチングの制御値の確定は、有用である。

また、前述の試験方法では、負荷回路の特性試験を視点にスイッチングの制御を行う開示であるが、内部電圧生成回路の特性試験を視点にスイッチングの制御を行うことも同様に可能である。当該技術者であれば、容易に実施できる。

（第２実施形態）
次に、本発明の他の実施形態について説明する。
図６は、上記半導体装置３００における電圧生成回路と負荷回路のスイッチング制御における対応関係を示している。図６（ａ）は、内部電圧生成回路５１（チャージポンプ−１）、内部電圧生成回路５２（チャージポンプ−２）、負荷回路（負荷回路Ａ）、負荷回路（負荷回路Ｂ）及びスイッチ回路ＳＷ５０を示している。内部電圧生成回路５１が図５における内部電圧生成回路１１、内部電圧生成回路５２が内部電圧生成回路１２ａに対応するが、後述するように供給電圧、電流能力は異なる。負荷回路Ａ、負荷回路Ｂは、第１の実施形態と同じく、それぞれ、全てのＮチャネル型ＭＯＳトランジスタが形成されるＰ型基板、ワードドライバを構成するＮチャネル型ＭＯＳトランジスタのソース端子である。

また、スイッチ回路ＳＷ５０は、図４（ｂ）に示したスイッチ回路ＳＷと同一構成である。スイッチ回路ＳＷ５０は、スイッチ制御回路３２３から出力されるゲート信号ＧＡＴＥＡ〜Ｄにより、入力端子Ｔ１及び出力端子Ｔ２の間、又は入力端子Ｔ１及び出力端子Ｔ４の間が接続され、入力端子Ｔ３及び出力端子Ｔ２の間、又は入力端子Ｔ３及び出力端子Ｔ４の間が接続される。
すなわち、スイッチ回路ＳＷにより、内部電圧生成回路５１、内部電圧生成回路５２のいずれか一方が、負荷回路Ａに内部電圧（負電圧ＶＢＢ）又は内部電圧（負電圧ＶＫＫ）を供給する。また、スイッチ回路ＳＷにより、内部電圧生成回路５１、内部電圧生成回路５２のいずれか一方が、負荷回路Ｂに内部電圧（負電圧ＶＢＢ）又は内部電圧（負電圧ＶＫＫ）を供給する。

図６（ｂ）は、内部電圧生成回路５１と内部電圧生成回路５２の発生電圧、電流供給能力、負荷回路Ａ及び負荷回路Ｂへの供給能力のスイッチ関係を示した図である。
図６（ｂ）に示すように、内部電圧生成回路５１（チャージポンプ−１）は、−０．５Ｖの基板電圧を発生する。また、内部電圧生成回路５２（チャージポンプ−２）は、−０．５Ｖの基板電圧を発生するものとしている。なお、内部電圧生成回路５２の電流供給能力は、内部電圧生成回路５１の電流供給能力を１０として、半分の５であるものとする。
図６（ｂ）中、デフォルトとは、スイッチ回路ＳＷ５０において、入力端子Ｔ１と出力端子Ｔ２が接続され、入力端子Ｔ３と出力端子Ｔ４が接続されていることを示している。すなわち、図３に示す半導体装置３００は、テスト動作モードにおいてまず、上記デフォルトの電圧により動作する。

具体的には、スイッチ制御回路３２３は、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあるかどうかを判定し、端子間接続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。
スイッチ回路に入力されるゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＨレベル、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＬレベルであり、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＮチャネル型ＭＯＳトランジスタＭｎ４４がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＮチャネル型ＭＯＳトランジスタＭｎ４３がオフする（図４（ｂ）及図４（ｃ）参照）。

従って、図３に示す全ての回路におけるＮチャネル型ＭＯＳトランジスタが形成されるＰウエル層（負荷回路Ａ）は、スイッチ回路ＳＷを介して内部電圧生成回路５１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。また、Ｘデコーダ＆ワードドライバ回路３０２内に複数配置されたワードドライバの各々のＮチャネル型ＭＯＳトランジスタ（図３においては図示しないが、図２におけるＮチャネル型ＭＯＳトランジスタＭｎ２１に相当する）のソース端子（負荷回路Ｂ）は、スイッチ回路ＳＷを介して内部電圧生成回路５２に接続され、負電圧ＶＫＫ（−０．５Ｖ）が供給される。

このデフォルトのバイアス状態で、製品試験においては、テスト動作モードで半導体装置３００を動作させるが、負荷回路Ｂ自体のリーク電流が多い場合、例えば非選択ワード線と、非選択ワード線に隣接するワード線や、非選択ワード線と交差するビット線との間に欠陥が生じている場合、電流供給能力の低い内部電圧生成回路５２では、非選択のワード線の電圧を所定の電圧（この場合は−０．５Ｖ）に維持できない。この場合、製品のテスト動作モードによる試験、例えばホールド試験をうまく行えず、また、スタンバイ電流試験においては内部電圧生成回路５２に多くの電流が流れ電流規格を満たさず不良品と判定される場合がある。

しかし、負荷回路Ｂを、同じ電圧を供給し、かつ電流供給能力の高い内部電圧生成回路５１へ接続できれば、非選択のワード線の電圧を所定の電圧に維持でき、上述のホールド試験等を行うことが可能となる。また、もともと電流供給能力が高い内部電圧生成回路５１は、スタンバイ電流に占める割合が大きいので、充分負荷回路Ｂの欠陥電流を吸収でき、スタンバイ電流増加につながらず、電流規格を満たす場合もある。

また、負荷回路Ａの基板へのリーク電流が少ない場合、内部電圧生成回路５２により基板電流を吸収可能である。
従って、負荷回路Ａの接続先を内部電圧生成回路５２へ接続すれば、内部電圧生成回路５１により負荷回路Ｂの欠陥電流をより吸収でき、スタンバイ電流増加につながらない。
すなわち、テスト動作モードにおいて、負荷回路Ａ及び負荷回路Ｂに供給される電圧はいずれも−０．５Ｖのまま、接続する電圧生成回路を入れ替えた状態で、ホールド試験、電流試験等を行えば、良品と判定される場合がある。

そこで、テスト動作モードにおけるスイッチ回路ＳＷの接続関係を、図６（ｂ）のケース４に示す関係にし、そのバイアス状態で上記ホールド試験等を行う。具体的には、上述の第１の実施形態と同じく、コマンド信号ＣＭＤにＴＥＳＴコマンドを入力し、また、スイッチ回路ＳＷの端子間接続情報も入力する。スイッチ制御回路３２３は、入力される複数のスイッチ制御信号３１４ａにより、半導体装置３００がテスト動作モードにあることを判定し、端子間接続情報を決定するゲート信号ＧＡＴＥをスイッチ回路ＳＷに対して出力する。

スイッチ回路に入力されるゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＬレベルであり、Ｎチャネル型ＭＯＳトランジスタＭｎ４２及びＮチャネル型ＭＯＳトランジスタＭｎ４３がオン、Ｎチャネル型ＭＯＳトランジスタＭｎ４１及びＮチャネル型ＭＯＳトランジスタＭｎ４４がオフする（図４（ｂ）及図４（ｃ）参照）。

従って、負荷回路Ａは、スイッチ回路ＳＷを介して内部電圧生成回路５２に接続され、負電圧ＶＫＫ（−０．５Ｖ）が供給される。また、負荷回路Ｂは、スイッチ回路ＳＷを介して内部電圧生成回路５１に接続され、負電圧ＶＢＢ（−０．５Ｖ）が供給される。
このバイアス状態で、上記ホールド試験等を行い、試験結果が良品と判定された場合、図３における不揮発性記憶回路３２４に、ケース４の接続状態（端子間接続情報）を記録する。すなわち、以降の製品の電源投入以降、スイッチ制御回路３２３が、スイッチ回路ＳＷに対して出力するゲート信号ＧＡＴＥは、ゲート信号ＧＡＴＥＢ及びＧＡＴＥＣがＨレベル、ゲート信号ＧＡＴＥＡ及びＧＡＴＥＤがＬレベルとなる。

従って、半導体装置３００の負荷回路Ａは、電流供給能力の低い内部電圧生成回路５２から負電圧ＶＫＫ（−０．５Ｖ）が供給される。また、負荷回路Ｂは、電流供給能力の高い内部電圧生成回路５１から負電圧ＶＢＢ（−０．５Ｖ）が供給される。そして、半導体装置３００は、このバイアス状態で、書き込み、読み出し等の動作（通常動作モード）を行う。また、半導体装置は、デフォルトにおいては不良品であったが、両試験の結果により、上記バイアスを決定したことで、良品となる。

なお、本実施形態において、入力端子Ｔ１と出力端子Ｔ２、入力端子Ｔ１と出力端子Ｔ４のスイッチングと、入力端子Ｔ３と出力端子Ｔ２、入力端子Ｔ３と出力端子Ｔ４のスイッチング（第１の実施形態におけるケース１とケース２のスイッチングに相当する）を行わなかった。この理由は、負荷回路Ａ及び負荷回路Ｂの接続先である電圧生成回路が共通になることで、互いのリーク電流による影響、例えば上記スタンバイ電流の増加が生じないようにするためである。

このように、本実施形態による半導体装置は、ｍ個（ｍ＝２）の内部電圧生成回路（内部電圧生成回路５１及び内部電圧生成回路５２）と、スイッチ回路（スイッチ回路ＳＷ５０）を介してｍ（ｍ＝２）個の内部電圧生成回路のうち少なくとも一つの内部電圧生成回路から電圧（負電圧ＶＢＢまたは負電圧ＶＫＫ）を供給されるｎ個（ｎ＝２）の負荷回路（負荷回路Ａ及び負荷回路Ｂ）と、を備え、スイッチ回路（スイッチ回路ＳＷ５０）は、ｎ（ｎ＝２）個の負荷回路（負荷回路Ａ及び負荷回路Ｂ）各々とｍ個の内部電圧生成回路（内部電圧生成回路５１及び内部電圧生成回路５２）各々との間を、一度の設定後は変更されない制御信号（ゲート信号ＧＡＴＥＡ〜ＧＡＴＥＤ）によりｍ^ｎ（＝４）通りの接続の組合せから一つの接続の組合せにより接続する、ことを特徴とする半導体装置（半導体装置３００）である。

また、上記半導体装置（半導体装置３００）は、負荷回路（負荷回路Ａ及び負荷回路Ｂ）の特性を評価する検査試験（製品試験の際のテスト動作モード）において決定された内部電圧生成回路と負荷回路との一の接続の組合せを記憶する不揮発性メモリ部（不揮発性記憶回路３２４）を有し、スイッチ回路（スイッチ回路ＳＷ５０）が記憶された一の接続の組合せにより制御されることを特徴とする。

また、上記一の接続の組合せは、検査試験（製品試験の際のテスト動作モード）において、スイッチ回路（スイッチ回路ＳＷ５０）により、ｎ（ｎ＝２）個の負荷回路（負荷回路Ａ及び負荷回路Ｂ）各々と、ｍ（ｍ＝２）個の内部電圧生成回路（内部電圧生成回路５１及び内部電圧生成回路５２）各々との間を接続してテストを行うことにより生成されることを特徴とする。

また、ｍ（ｍ＝２）個の上記内部電圧生成回路における少なくとも２個の内部電圧生成回路（内部電圧生成回路５１及び内部電圧生成回路５２）は、電流供給能力が互いに異なり（上記場合は、内部電圧生成回路５１の電流供給能力を１０とすると、内部電圧生成回路５２の電流供給能力は５）、同じ電圧（上記場合は−０．５Ｖ）を出力することを特徴とする。

本実施形態によれば、複数の負荷回路の出来上がりに応じて、負荷回路の接続先を、その出来上がりに合った電流供給能力を備えた内部電圧生成回路へと接続できる。これによって、負荷回路を所定の電圧に維持でき、製品を良品とできる効果がある。

なお、上述した本発明の実施形態においては、ｍ＝ｎ＝２の場合、すなわち、２個の内部電圧生成回路に対して、２個の負荷回路を設ける構成としたが、図７に示すようにｍ＝ｎ＝３の構成とすることも可能である。
図７は、内部電圧生成回路として、内部電圧生成回路６１（ＶＢＢレベル発生回路）、内部電圧生成回路６２（ＶＫＫレベル発生回路）及び内部電圧生成回路６３（ＶＳＵＢレベル発生回路）の３個の内部電圧生成回路を示している。また、負荷回路として、負荷回路Ａ、負荷回路Ｂ及び負荷回路Ｃの３個の負荷回路を示している。また、これら３個の内部電圧生成回路と３個の負荷回路の間には、スイッチ回路ＳＷ６０が設けられている。

スイッチ回路ＳＷ６０は、３つの入力端子（入力端子Ｔ１、入力端子Ｔ３、入力端子Ｔ５）と、３つの出力端子（出力端子Ｔ２、出力端子Ｔ４、出力端子Ｔ６）を備えている。
また、スイッチ回路ＳＷ６０は、上述の実施例と同じく、テスト動作モードにおいては、入出力端子間の３^３（＝２７）通りのスイッチングが可能となる。また、通常動作においては、２７通りのうちの唯一つの接続関係で、内部電圧生成回路と負荷回路を接続する。

ここで、負荷回路Ｃは、例えば、メモリセルＭＣの選択トランジスタＭＳに、負電圧のバックバイアス（基板電圧）を供給するＰ型ウエル層である。また、負荷回路Ａは、半導体装置上の選択トランジスタＭＳを除く、全てのＮチャネル型ＭＯＳトランジスタに、負電圧のバックバイアスを供給するＰ型ウエル層である。また、負荷回路Ｂは、上記実施例と同じく、ワードドライバのＮチャネル型ＭＯＳトランジスタのソース端子である。

このような構成にすれば、テスト動作モード動作におけるホールド試験の際、選択トランジスタの閾値電圧（Ｖｔ）を変化させることも可能となる。例えば、デフォルトとして、内部電圧生成回路６１（ＶＢＢレベル発生回路）が負電圧−０．５Ｖを負荷回路Ａへ、内部電圧生成回路６２（ＶＫＫレベル発生回路）が負電圧−０．３Ｖを負荷回路Ｂへ、内部電圧生成回路６３（ＶＳＵＢレベル発生回路）が負電圧−０．４Ｖを負荷回路Ｃへ供給するものとする。

負荷回路Ｃに、上記デフォルトの負電圧ＶＳＵＢ（−０．４Ｖ）が供給される状態で、ホールド試験の規格を満たさない場合、接続先を負電圧−０．３Ｖに変更すれば、選択トランジスタＭＳの閾値電圧が下がる。この場合、メモリセル容量ＣＳへのＨレベルの書きこみレベルが増え、或いは、選択トランジスタＭＳのメモリセル容量ＣＳ側のＮ型拡散層からＰ型基板への拡散層リーク電流が減り、ホールド試験の規格を満たす場合がある。

そこで、テスト動作モードにおいて、負荷回路Ｃに負電圧ＶＢＢ（−０．３Ｖ）が供給されるように、スイッチ回路のスイッチ接続を変更し、ホールド試験を行う。その結果、ホールド時間の規格を満たせば、負荷回路Ｃの接続先を、負電圧ＶＢＢ（−０．３Ｖ）を供給する内部電圧生成回路６２（ＶＫＫレベル発生回路）に決定する。

また、本願発明の技術思想において説明したように、メモリセルの選択トランジスタのサブスレショールド電流は、必ずしもバックバイアス電圧を深く（絶対値を大きく）すればするほど減少するものでなく、トランジスタのＧＩＤＬ特性により、電流値が最小となるバイアス電圧がある。従って、テスト動作モードにおいて、負荷回路Ｂの接続先を、内部電圧生成回路６１、内部電圧生成回路６３として、それぞれの接続状態において、例えばホールド時間を測定する。そして、長いホールド時間が得られる接続先を、負荷回路Ｂの接続先に決定する。

なお、負荷回路Ａの接続先も、上述の様にスピード等の観点から、いずれかの内部電圧生成回路へ決定される。
テスト動作モードにおいて、上記各試験を行い、負荷回路の接続先を決定した後、上述のプログラミング（端子間接続情報の不揮発性回路への記録）を行う。そして、以降の製品の動作においては、負荷回路と内部電圧生成回路との接続が固定された状態で、読み出し、書き込み等の動作（通常動作モード）を行う。

また、上記説明においては、ｍ＝ｎの場合、すなわち、内部電圧発生回路の個数と負荷回路の個数が同数の場合を説明したが、ｍとｎは必ずしも同じ数である必要はない。例えば、２（ｍ＝２）個の内部電圧発生回路と、３（ｎ＝３）個の負荷回路との間を、スイッチ回路によってスイッチング制御する構成としてもよい。この場合、テスト動作モードにおけるスイッチングの組合せは、２^３（＝８）通りとなる。

また、以上の実施例において、負電圧を供給される負荷回路について説明したが、正電圧が供給される負荷回路同士に対して、本願発明を適用することもできる。
例えば、半導体装置内の全てのＰチャネル型ＭＯＳトランジスタが形成されるＮウエル層を負荷回路Ａ、ワードドライバの電源側のＰチャネル型トランジスタ（図２におけるＰチャネル型ＭＯＳトランジスタＭｐ２１に相当する）のソース端子を負荷回路Ｂとする。
また、半導体装置は、内部電圧生成回路として、外部電源電圧ＶＤＤを降圧し、正電圧Ｖｉｎｔを発生する降圧回路と、内部電圧Ｖｉｎｔを基に昇圧電圧（正電圧Ｖｂｏｏｔ）を発生する回路を備えるものとする。

そして、デフォルトにおいては、スイッチ回路により負荷回路Ａには正電圧Ｖｉｎｔが、負荷回路Ｂには正電圧Ｖｂｏｏｔが供給される。製品試験におけるテスト動作モードにおいて、例えば製品のスタンバイ電流を測定し、電流規格を満たさない場合、負荷回路Ａに正電圧Ｖｂｏｏｔを供給すれば、Ｐチャネル型ＭＯＳトランジスタの閾値電圧の絶対値は大きくなるので、電流規格を満たす場合もある。

そこで、スイッチ回路において、負荷回路Ａに正電圧Ｖｂｏｏｔが供給されるように、スイッチの接続を変更し、電流測定試験を行う。その結果、電流規格を満たせば、上述のプログラミング（端子間接続情報の不揮発性回路への記録）を行う。そして、以降の製品の動作においては、負荷回路Ａ及び負荷回路Ｂいずれにも正電圧Ｖｂｏｏｔが供給されるように、スイッチ回路における接続を固定した状態で、読み出し、書き込み等の動作（通常動作モード）を行う。

なお、一つのスイッチ回路を共有する複数の内部電圧生成回路において、正電圧を供給する回路と、負電圧を供給する回路が混在することはない。また、一つのスイッチ回路を共有する複数の負荷回路において、正電圧が供給される回路と、負電圧が供給される回路が混在することはない。かかる構成をとると、スイッチ回路を介して、負荷回路のＮウエルに負電圧、或いはＰウエルに正電圧が印加される場合があり、ＰＮ接合での順方向（フォワード）電流が流れてしまうためである。従って、スイッチ回路を構成する入力端子及び出力端子の電圧レベルは、正電圧同士か負電圧同士のいずれか一方である。

また、上述した本発明の実施形態においては、以下の代替技術もしくは応用が可能である。

不揮発性記憶回路３２４に代えて、揮発性記憶回路を用いても良い。又は、不揮発性記憶回路３２４は、書き換え可能な周知の不揮発性素子を用いても良い。例えばこの半導体装置が搭載されるシステムが、高速モードで動作する場合低速モードで動作する場合がある。例えば、ＣＰＵ、ＭＣＵやＤＳＰデバイスであればＢＩＯＳ等で定義するシステムのクロックアップ等であり、メモリデバイスであればＣＡＳレイテンシや同期信号（外部クロック信号ＣＬＫ）の周波数等である。一般的に半導体素子は、高速で動作する場合、半導体トランジスタ等のリーク電流の増加、半導体チップ内のノイズ等が増加する。前述の半導体装置毎の内部電圧生成回路の特性と負荷回路のそれぞれの特性に応じた最適な内部電源生成回路と負荷回路との割り当てを、その半導体デバイスの内部が動作する速度に関連して行うことが望ましい。半導体が動作する電源電圧や温度状況も同様であり、電源電圧、温度に関連して半導体内部の動作速度やリーク電流が変化する場合からである。

書き換え可能な不揮発性素子は、この半導体装置をシステムに搭載する者（システム製造者）、このシステムを使用する者（ＢＩＯＳ設定者）、またはシステム自身（例えば、この半導体装置がメモリデバイスであればメモリコントローラ、この半導体装置がＭＣＵであればＢＩＯＳやＭＣＵ自身、温度センサ等）らによって、スイッチ回路ＳＷの制御情報が設定される。
揮発性記憶回路（例えば揮発性のレジスタ）は、このシステムを使用する者（ＢＩＯＳ設定者）、またはシステム自身（例えば、この半導体装置がメモリデバイスであればメモリコントローラ、この半導体装置がＭＣＵであればＢＩＯＳやＭＣＵ自身、温度センサ等）らによって、スイッチ回路ＳＷの制御情報が設定される。

実施形態で説明した負荷回路と電圧生成回路の特性は、その半導体チップを試験した者（チップ製造者）の固有の情報であり、その半導体チップを使用する側（チップ使用者（システム設計者、この半導体チップを実際に制御する側のその他の半導体チップ、システム全体を使用する者、等））には公開されない。しかし、チップ製造者とチップ使用者との間で所定の情報交換をすることによって、それは解決できる。例えば、チップ製造者が、負荷回路と内部電圧生成回路との特性から高速動作時と低速動作時（または温度、電源電圧）のそれぞれの動作条件に最適なスイッチ回路の接続条件を複数定め、その接続条件をチップ使用者に予め情報伝達する。チップ使用者は、その半導体チップを使用する条件（速度または温度等）によって、前記情報に従って、半導体チップの書き換え可能な不揮発性記憶回路３２４または揮発性記憶回路に記憶させる。前記記憶のタイミングは、システム製造者であればその半導体をシステムに搭載するシステム製造時に不揮発性記憶回路３２４に設定し、システム製造後であればＢＩＯＳやシステム自身がシステムの起動時に揮発性記憶回路に記憶させる。

よって、半導体チップの書き換え可能な不揮発性記憶回路３２４または揮発性記憶回路は、その半導体チップの外部端子と接続され、半導体チップの外部からスイッチ回路の接続情報が入力される。この情報の入力タイミングは、半導体チップを使用する通常動作前に実施される。システム製造者であれば、通常動作に関係のない特別な書き込みサイクルで実施される。システム製造後であれば、システムの起動時（半導体チップの電源投入時若しくは電源投入後又はリセットコマンド時若しくはイニシャライズコマンド時）に設定される。尚、リセットコマンドは、ハードウェアリセットとソフトウェアリセットを含む。

記憶回路３２４が保持するスイッチ回路ＳＷの制御情報は、様々な情報形態で保持する。例えば、バイナリーコード、高温／低温の情報、高速／低速の情報、電源電圧の電圧値の情報、それら情報をエンコードした情報、等である。

また、上述した本発明の実施形態においては、主にメモリでの実施例を開示したが、本発明の基本的技術思想はこれに限られず、メモリ以外の半導体装置であってもよい。本発明の半導体装置は、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。更に、内部電圧生成回路、スイッチング回路、負荷回路等の回路形式は、実施例が開示する回路形式に限られない。例えば、内部電圧生成回路はチャージポンプ回路に限られず、ＤＣ−ＤＣコンバータとすることも可能である。また、各実施形態で開示した素子、回路で使用するトランジスタの導電型と半導体基板の導電型は、逆転していても良い。更に、本願の技術は、それらの様々な素子構造に適用できる。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。

また、本発明の半導体装置を構成するトランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴも適用できる。また、本発明の構成要素の一部にＦＥＴ以外のトランジスタ（例えばバイポーラ型トランジスタ）を用いることもできる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。

１１，１２，１２ａ，５１，５２，６１，６２，６３…内部電圧生成回路、Ａ，Ｂ，Ｃ，２１，２２…負荷回路、ＳＷ，ＳＷ５０，ＳＷ６０…スイッチ回路、３００…半導体装置、
ＣＬＫＰ…ＣＬＫ入力端子、ＣＬＫ…外部クロック信号、ＣＭＤＰ…コマンド入力端子、ＣＭＤ…コマンド信号、ＡＤＤＰ…アドレス入力端子、ＡＤＤ…外部アドレス信号、ＤＱＰ…データ入出力端子、ＤＱ…データ入出力信号、ＶＤＤＰ…外部電源電圧端子、３０１…メモリセルアレイ、３０２…Ｘデコーダ＆ワードドライバ回路、３０３…Ｙデコーダ＆Ｙスイッチ回路、３０４…センスアンプ＆ＩＯ回路、３０５…制御信号発生回路、３０６…コマンド入力ラッチ＆デコード回路、３０７…コントロールロジック回路、３０８…アドレス入力ラッチ＆デコード回路、３０９…データ入出力回路、３１１…内部クロック信号、３１２…Ｘアドレス系コントロール信号、３１３…Ｘアドレス信号、３１４…Ｙアドレス系コントロール信号、３１４ａ…スイッチ制御信号、３１５…Ｙアドレス信号、３１６…データバス、３２０…内部電圧供給部、３２３…スイッチ制御回路、３２４…不揮発性記憶回路（記憶回路）、ＧＡＴＥ，ＧＡＴＥＡ，ＧＡＴＥＢ，ＧＡＴＥＣ，ＧＡＴＥＤ…ゲート信号、Ｔ１，Ｔ３，Ｔ５…入力端子、Ｔ２，Ｔ４，Ｔ６…出力端子、Ｍｎ２１，Ｍｎ４１，Ｍｎ４２，Ｍｎ４３，Ｍｎ４４…Ｎチャネル型ＭＯＳトランジスタ、Ｍｐ２１…Ｐチャネル型ＭＯＳトランジスタ、ＭＳ…選択トランジスタ、ＣＳ…メモリセル容量、ＶＢＢ，ＶＫＫ，ＶＳＵＢ…負電圧

Claims (15)

1. ｍ個（ｍ≧２）の内部電圧生成回路と、
   スイッチ回路を介して前記
   ｍ個の内部電圧生成回路のうち少なくとも一つの内部電圧生成回路から電圧を供給されるｎ個（ｎ≧２）の負荷回路と、を備え、
   前記スイッチ回路は、前記ｎ個の負荷回路各々と前記ｍ個の内部電圧生成回路各々との間を、一度の設定後は変更されない制御信号によりｍ^ｎ通りの接続の組合せから一つの接続の組合せにより接続する、ことを特徴とする半導体装置。
2. ｍ個（ｍ≧２）の内部電圧生成回路と、
   ｎ個（ｎ≧２）の負荷回路と、
   前記ｍ個の内部電圧生成回路の出力端子にそれぞれ接続される複数の入力端子と前記ｎ個の負荷回路の入力端子にそれぞれ接続される複数の出力端子とを備えるスイッチと、を備え、
   前記ｎ個の負荷回路のそれぞれは、前記スイッチ回路を介して前記ｍ個の内部電圧生成回路のうちいずれかの内部電圧生成回路から電圧が供給され、
   前記スイッチ回路は、前記ｎ個の負荷回路各々と前記ｍ個の内部電圧生成回路各々との間の接続を、一度の設定後は変更されない制御信号によりｍ^ｎ通りの接続の組合せから一つの接続の組合せを選択する、ことを特徴とする半導体装置。
3. 複数の内部電圧生成回路と、
   複数の負荷回路と、
   前記複数の内部電圧生成回路の出力端子にそれぞれ接続される複数の入力端子と前記複数の負荷回路の入力端子にそれぞれ接続される複数の出力端子とを備え、前記複数の内部電圧生成回路と前記複数の負荷回路とを、一度の設定後は変更されない制御信号により接続するスイッチ回路と、を備え、
   前記スイッチ回路は、前記制御信号の制御値を前記設定により変更することによって、前記複数の入力端子と前記複数の出力端子とのそれぞれの接続関係を、第１の接続の組合せから第２の接続の組合せに変更する、ことを特徴とする半導体装置。
4. 更に、前記制御信号を出力する記憶回路を備える、ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
5. 更に、前記記憶回路に情報を入力する外部端子を備える、ことを特徴とする請求項４記載の半導体装置。
6. 前記記憶回路は、不揮発性の記憶回路である、ことを特徴とする請求項５記載の半導体装置。
7. 前記情報は、前記半導体装置の検査試験の結果において決定された情報である、ことを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体装置。
8. 前記設定は、電源投入時若しくは電源投入後又はリセットコマンド時若しくはイニシャライズコマンド時である、ことを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体装置。
9. 前記スイッチ回路は、前記情報を変更することによって、複数の接続の組合せの中の第１の組合せから第２の組合せに変更する、ことを特徴とする請求項１乃至請求項８のいずれか一項に記載の半導体装置。
10. 前記負荷回路の特性を評価する検査試験において決定された前記内部電圧生成回路と前記負荷回路との一の接続の組合せを記憶する不揮発性メモリ部を有し、前記スイッチ回路が記憶された前記一の接続の組合せにより制御されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
11. 前記一の接続の組合せは、前記検査試験において、前記スイッチ回路により、前記ｎ個の負荷回路各々と、前記ｍ個の内部電圧生成回路各々との間を接続してテストを行うことにより生成されることを特徴とする請求項１０記載の半導体装置。
12. 前記ｍ個の内部電圧生成回路の出力と前記ｎ個の負荷回路の入力は、正電圧同士か負電圧同士のいずれか一方であることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
13. 前記ｍ個の内部電圧生成回路は、異なる電圧を出力することを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
14. 前記ｍ個の前記内部電圧生成回路のうち、少なくとも一つの内部電圧生成回路は、他の内部電圧生成回路の出力電圧を変換して電圧を発生する内部電圧生成回路であることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
15. 前記ｍ個の前記内部電圧生成回路における少なくとも２個の内部電圧生成回路は、電流供給能力が互いに異なり、同じ電圧を出力することを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。

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