KR101959894B1

KR101959894B1 - 반도체 집적회로 및 그의 내부전압 측정방법

Info

Publication number: KR101959894B1
Application number: KR1020120071257A
Authority: KR
Inventors: 오상묵; 임재혁
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-06-29
Filing date: 2012-06-29
Publication date: 2019-03-19
Also published as: US9201114B2; US20140002120A1; KR20140003229A

Abstract

반도체 집적회로 및 그의 내부전압 측정방법에 관한 것으로, 복수의 반도체 칩이 스택된 반도체 집적회로에 있어서, 복수의 반도체 칩 중 테스트 장치와 접속되는 반도체 칩은, 자신 이외의 다른 반도체 칩으로부터 제공되는 내부전압을 모니터링하기 위한 모니터링부; 및 모니터링부로부터 출력되는 모니터링 결과정보를 테스트 장치로 제공하기 위한 제1 패드를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로 및 그의 내부전압 측정방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF MEASURING INTERNAL VOLTAGE THEREOF}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 스택 패키지 구조를 가지는 반도체 집적회로 및 그의 내부전압 측정방법에 관한 것이다.

일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전돼 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.

스택 패키지는 크게 개별 반도체 칩들을 스택한 후 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체칩들은 금속 와이어 또는 칩관통비아 등을 통하여 전기적으로 연결된다. 특히, 칩관통비아를 이용한 스택 패키지는 반도체 칩 내에 칩관통비아를 형성해서 칩관통비아에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.

도 1에는 칩관통비아를 통해 전기적으로 연결된 반도체 집적회로(이하 '반도체 메모리'라 칭함)를 설명하기 위한 도면이 도시되어 있다.

도 1을 참조하면, 반도체 메모리(100)는 외부 컨트롤러(도면에 미도시)와 전기적으로 접속되는 제1 반도체 칩(101)과, 제1 반도체 칩(101) 상부에 수직으로 스택되는 제2 내지 제5 반도체 칩(103, 105, 107, 109)과, 제2 내지 제5 반도체 칩(103, 105, 107, 109)을 각각 수직으로 관통하는 복수의 제1 내지 제4 칩관통비아(111, 113, 115, 117)를 포함한다.

제1 반도체 칩(101)은 외부 컨트롤러로부터 제공된 각종 신호 및 전원에 따라 제1 내지 제4 칩관통비아(111, 113, 115, 117)를 통해 제2 내지 제5 반도체 칩(103, 105, 107, 109)을 제어하기 위한 반도체 칩이며, 통상적으로 마스터 칩이라고 한다.

제2 내지 제5 반도체 칩(103, 105, 107, 109)은 제1 반도체 칩(101)의 제어에 따라 예정된 동작, 예컨대 데이터를 저장 및 제공하는 반도체 칩이며, 통상적으로 슬레이브 칩이라 한다.

제1 내지 제4 칩관통비아(111, 113, 115, 117)는 전도성이 우수한 금속으로 이루어지며, 통상적으로 관통 실리콘 비아(Through Silicon Via : TSV)라고 한다.

이와 같은 반도체 메모리(100)에 따르면, 제1 내지 제4 칩관통비아(111, 113, 115, 117)를 통해 각종 신호 및 전원을 인터페이스함에 따라 신호 지연 및 전류 소모를 감소시킬 수 있으면서도 향상된 대역폭(bandwidth)으로 인해 동작 성능이 우수해지는 이점이 있다.

한편, 도 2에는 도 1의 반도체 메모리(100)가 외부 컨트롤러와 함께 하나의 패키지에 집적된 구조를 보인 도면이 도시되어 있다.

도 2를 참조하면, 그래픽 처리 장치(Graphics Processing Unit)와 같은 외부 컨트롤러(200)와 반도체 메모리(100)는 인터포져(interposer)라고 하는 연결층을 통해 전기적으로 접속된다. 실질적으로, 반도체 메모리(100)의 제1 반도체 칩(101)이 외부 컨트롤러(200)와 전기적으로 접속되며, 제1 반도체 칩(101)은 외부 컨트롤러(200)와의 통신을 통해 제2 내지 제5 반도체 칩(103, 105, 107, 109)을 제어하게 된다.

그러나, 상기와 같은 구성을 가지는 반도체 메모리(100)는 다음과 같은 문제점이 있다.

제1 내지 제5 반도체 칩(101, 103, 105, 107, 109)은 개별적으로 제조되며, 이후에 패키징 작업을 통해 비로소 반도체 메모리(100)가 제조 완료된다. 특히, 불량이 없는 우수한 품질의 반도체 메모리(100)를 공급하기 위하여 제조 과정마다 테스트 과정을 통해 품질 상태를 체크하고 있다. 다시 말해, 제1 내지 제5 반도체 칩(101, 103, 105, 107, 109)을 개별적으로 제조한 다음 예정된 여러 가지 테스트 과정을 통해 제1 내지 제5 반도체 칩(101, 103, 105, 107, 109) 각각의 성능을 체크하고, 우량으로 판정된 반도체 칩에 한하여 패키징 작업을 수행한다.

여기서, 테스트 과정은 통상적으로 프로브(probe) 테스트를 말하며, 이는 테스트 대상 칩에 구비되고 외부로 노출된 패드와 프로브 테스트 장치의 탐침이 전기적으로 접속되면서 각종 성능을 테스트하게 된다.

그런데, 스택 패키징되기 이전에는, 즉 웨이퍼(wafer) 상태에서는 제1 내지 제5 반도체 칩(101, 103, 105, 107, 109) 각각에 구비된 패드가 외부로 노출되어 있기 때문에 제1 내지 제5 반도체 칩(101, 103, 105, 107, 109) 각각에 대한 프로브 테스트가 가능하다. 그러나, 스택 패키징된 이후에는, 즉 패키지 상태에서는 가장 하단에 위치한 제1 반도체 칩(101)만이 패드가 외부로 노출되므로 제2 내지 제5 반도체 칩(103, 105, 107, 109) 각각에 대한 프로브 테스트가 불가능하다. 예컨대, 제2 내지 제5 반도체 칩(103, 105, 107, 109)이 개별적으로 내부전압을 생성하며, 제1 내지 제5 반도체 칩(101, 103, 105, 107, 109) 간에 내부전압이 서로 공유되지 않는 구조를 가질 경우에는 스택 패키징 후 제2 내지 제5 반도체 칩(103, 105, 107, 109)이 개별적으로 생성하는 내부전압을 테스트할 수 없는 문제점이 있다.

도 3에는 제2 내지 제5 반도체 칩(103, 105, 107, 109) 각각이 내부전압 생성회로를 포함하는 반도체 메모리(100)가 도시되어 있다.

도 3을 참조하면, 제2 내지 제5 반도체 칩(103, 105, 107, 109) 각각은 적어도 하나 이상의 내부전압(Vol_1, Vol_2)을 생성하기 위한 내부전압 생성회로(103_1, 105_1, 107_1, 109_1)와, 적어도 하나 이상의 내부전압(Vol_1, Vol_2)을 테스트하기 위한 적어도 하나 이상의 패드(PD_1, PD_2)를 포함한다.

여기서, 제2 내지 제5 반도체 칩(103, 105, 107, 109) 각각은 웨이퍼 상태인 경우에 외부로 노출된 패드(PD_1, PD_2)를 통해 내부전압(Vol_1, Vol_2)이 측정 가능하였으나, 도 3과 같이 패키지 상태인 경우에는 패드(PD_1, PD_2)가 외부로 노출되지 않기 때문에, 제2 내지 제5 반도체 칩(103, 105, 107, 109) 각각에 대한 테스트를 수행할 수 없는 것이다.

정리하면, 제2 내지 제5 반도체 칩(103, 105, 107, 109) 각각은 웨이퍼 상태에서 내부전압(Vol_1, Vol_2)을 측정한 결과 테스트를 통과(pass)하였더라도 패키지 상태에서 내부전압(Vol_1, Vol_2)을 다시 측정한 결과 테스트를 실패(fail)할 수 있다. 이는 스택 패키징 과정에서 공정 특성상 불량이 발생할 수 있기 때문이며, 그러므로 패키지 상태에서 내부전압(Vol_1, Vol_2)에 대한 테스트를 다시 실시할 필요가 있는 것이다. 따라서, 반도체 메모리(100)는 패키지 상태에서도 각각의 반도체 칩(103, 105, 107, 109)에서 생성되는 내부전압(Vol_1, Vol_2)을 테스트할 수 있는 스킴이 필요하다.

본 발명은 수직으로 스택된 복수의 반도체 칩이 개별적으로 생성하는 내부전압을 외부에서 테스트 가능한 반도체 집적회로 및 그의 내부전압 측정방법을 제공하는 것이다.

또한, 본 발명은 수직으로 스택된 복수의 반도체 칩이 개별적으로 생성하는 내부전압을 외부에서 테스트 가능하면서도 면적이 최소화된 반도체 집적회로 및 그의 내부전압 측정방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 복수의 반도체 칩이 스택된 반도체 집적회로에 관한 것으로, 복수의 반도체 칩 중 테스트 장치와 접속되는 반도체 칩은, 자신 이외의 다른 반도체 칩으로부터 제공되는 내부전압을 모니터링하기 위한 모니터링부; 및 모니터링부로부터 출력되는 모니터링 결과정보를 테스트 장치로 제공하기 위한 제1 패드를 포함한다.

본 발명의 다른 측면에 따르면, 본 발명은 테스트 장치와 접속되는 제1 반도체 칩과, 제1 반도체 칩과 수직으로 스택되는 제2 반도체 칩을 포함하는 반도체 집적회로에 관한 것으로, 서로 다른 내부전압을 생성하는 복수의 내부전압 생성부와, 복수의 내부전압 생성부로부터 생성되는 복수의 내부전압 중 어느 하나를 내부전압 선택신호에 따라 선택하여 제1 반도체 칩으로 제공하기 위한 내부전압 선택부를 포함하는 제2 반도체 칩; 및 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 내부전압 선택신호를 생성하기 위한 코드 조합부와, 제2 반도체 칩으로부터 제공되는 내부전압을 모니터링하고 그 모니터링 결과에 대응하는 결과정보를 테스트 장치로 제공하기 위한 모니터링부를 포함하는 제1 반도체 칩을 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 테스트 장치와 접속되는 마스터 칩과, 마스터 칩의 상부에 스택되는 복수의 슬레이브 칩을 포함하는 반도체 집적회로에 관한 것으로, 서로 다른 내부전압을 생성하는 복수의 내부전압 생성부와, 복수의 내부전압 생성회로로부터 생성되는 복수의 내부전압 중 어느 하나를 내부전압 선택신호에 따라 선택하고 그 선택된 내부전압을 칩 선택신호에 따라 개별적으로 마스터 칩에게 제공하기 위한 내부전압 선택부를 각각 포함하는 복수의 슬레이브 칩; 및 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 내부전압 선택신호와 칩 선택신호를 생성하기 위한 코드 조합부와, 제2 반도체 칩으로부터 제공되는 내부전압을 모니터링하고 그 모니터링 결과에 대응하는 결과정보를 테스트 장치로 제공하기 위한 모니터링부를 포함하는 마스터 칩을 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 복수의 반도체 칩이 스택된 반도체 집적회로에 관한 것으로, 복수의 반도체 칩 중 테스트 장치와 접속되는 반도체 칩은, 노말 모드시 예정된 제1 신호를 외부 컨트롤러로부터 입력받거나 또는 외부 컨트롤러로 출력하고, 테스트 모드시 테스트 장치로부터 기준전압을 인가받기 위한 제1 패드; 테스트 모드시 기준전압과 자신 이외의 다른 반도체 칩으로부터 개별적으로 제공되는 내부전압을 비교하기 위한 비교부; 테스트 모드시 비교부의 출력신호를 테스트 장치로 제공하고, 노말 모드시 예정된 제2 신호를 외부 컨트롤러로부터 입력받거나 또는 외부 컨트롤러로 출력하기 위한 제2 패드; 노말 모드시 예정된 제1 신호를 입력받거나 또는 출력하기 위한 제1 내부회로; 노말 모드시 예정된 제2 신호를 입력받거나 또는 출력하기 위한 제2 내부회로; 테스트 모드신호에 응답하여 제1 내부회로와 비교부 중 어느 하나와 제1 패드를 선택적으로 접속시키기 위한 제1 경로 선택부; 및 테스트 모드신호에 응답하여 제2 내부회로와 비교부 중 어느 하나와 제2 패드를 선택적으로 접속시키기 위한 제2 경로 선택부를 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 테스트 장치와 접속된 제1 반도체 칩과 예정된 내부전압을 생성하며 제1 반도체 칩과 내부전압을 미공유하는 제2 반도체 칩이 수직으로 스택된 반도체 집적회로의 내부전압 측정방법에 관한 것으로, 테스트 모드시 상기 제2 반도체 칩이 생성한 내부전압을 제1 반도체 칩으로 제공하는 단계; 및 제2 반도체 칩으로부터 제공된 내부전압과 테스트 장치로부터 인가된 기준전압을 비교하고, 그 비교결과에 대응하는 결과정보를 테스트 장치로 제공하는 단계를 포함한다. 이때, 테스트 장치로 제공하는 단계에서 인가되는 기준전압은 예정된 임계 범위 내에서 예정된 레벨만큼씩 가변되는 것을 특징으로 한다.

복수의 반도체 칩이 스택 패키징된 반도체 집적회로는 복수의 반도체 칩이 웨이퍼(wafer) 상태일 때 발생하지 않은 불량이나 이미 스크린(screen)된 불량이 스택 공정을 거치면서 발생할 수 있는 가능성을 고려하여 스택 패키징된 이후에 내부전압을 테스트할 수 있는 스킴이 제공된다.

따라서, 스택 패키징된 반도체 집적회로의 불량을 최소화할 수 있으므로 고품질의 제품을 제공할 수 있는 효과가 있다. 또한, 어떤 공정 단계에서 불량이 발생하였는지를 판단할 수 있는 근거를 마련할 수 있으므로 대처가 용이한 효과가 있다.

한편, 노말 모드시에 이용되는 패드를 테스트 모드시에 활용함으로써, 추가되는 면적을 최소화할 수 있는 효과도 있다.

도 1은 칩관통비아를 통해 전기적으로 연결된 반도체 집적회로를 설명하기 위한 도면이다.
도 2는 도 1의 반도체 집적회로가 외부 컨트롤러와 함께 하나의 패키지에 집적된 구조를 보인 도면이다.
도 3은 도 1에 도시된 반도체 집적회로의 문제점을 설명하기 위한 도면이다.
도 4는 본 발명의 요지를 개념적으로 설명하기 위한 구성도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성도이다.
도 6은 도 5에 도시된 비교부의 내부 회로도이다.
도 7은 도 5에 도시된 내부전압 선택부의 내부 회로도이다.
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 반도체 집적회로의 동작 중에서 비교부의 동작을 설명하기 위한 그래프이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성도이다.
도 10은 본 발명의 제3 실시예에 따른 반도체 집적회로 중 마스터 칩의 구성도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4에는 본 발명의 요지를 개념적으로 설명하기 위한 구성도가 도시되어 있다.

도 4를 참조하면, 반도체 집적회로(300)는 테스트 장치(도면에 미도시)와 전기적으로 접속되는 마스터 칩(310)과, 마스터 칩(320)의 상부에 스택된 슬레이브 칩(320)을 포함한다.

마스터 칩(310)은, 슬레이브 칩(320)을 제어하기 위한 반도체 칩으로, 각종 로직 회로를 포함하여 구성된다. 특히, 마스터 칩(310)은 자신 이외의 다른 반도체 칩, 즉 슬레이브 칩(320)으로부터 제공되는 내부전압(Vol_n)을 모니터링하기 위한 모니터링부(311)와, 모니터링부(311)의 모니터링 결과에 대응하는 결과정보(VOUT)를 테스트 장치로 제공하기 위한 제1 패드(PD11)를 포함한다. 여기서, 모니터링부(311)는 기준전압(VREF)과 내부전압(Vol_n)을 비교하여 결과정보(VOUT)로써 출력하기 위한 비교부를 포함하며, 이러한 경우 마스터 칩(310)은 테스트 장치로부터 기준전압(VREF)을 인가받기 위한 제2 패드(PD13)를 더 포함한다.

슬레이브 칩(320)은, 마스터 칩(310)의 제어에 따라 예정된 동작을 수행하기 위한 반도체 칩으로, 예정된 동작을 수행할 때 필요한 회로를 포함하여 구성된다. 특히, 슬레이브 칩(320)은 예정된 내부전압(Vol_n)을 생성하기 위한 내부전압 생성부(321)와, 슬레이브 칩(320)을 수직으로 관통하며 내부전압 생성부(321)로부터 생성된 내부전압(Vol_n)을 마스터 칩(310)으로 전달하기 위한 칩관통비아(TSV)를 포함한다.

이하에서는 도 4에 도시된 반도체 집적회로(300)에 기초하여 좀더 자세한 실시예를 설명한다.

도 5에는 본 발명의 제1 실시예에 따른 반도체 집적회로(400)가 구성도로 도시되어 있다.

본 발명의 제1 실시예에 따른 반도체 집적회로(400)는 설명의 편의를 위하여 하나의 마스터 칩(410)과 마스터 칩(410) 상부에 수직으로 스택된 두 개의 슬레이브 칩(420)(430)을 포함하며, 각각의 슬레이브 칩(420)(430)은 두 개의 내부전압(Vol_A, Vol_B)을 생성하는 것으로 예를 들어 설명한다. 이때, 본 발명의 실시예에서는 각각의 슬레이브 칩(420)(430)에서 생성된 각각의 내부전압(Vol_A, Vol_B)이 칩 간에 서로 공유되지 않는 구조를 전제로 한다. 여기서, 공유란 각각의 칩으로부터 내부적으로 생성된 내부전압이 바이어스 메쉬(bias mesh)를 통하여 연결된 구조이거나 또는 예정된 하나의 칩으로부터 내부전압이 생성되어 나머지 다른 칩으로 제공되는 구조 등을 말한다.

도 5를 참조하면, 마스터 칩(410)은 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)와 제1 및 제2 칩 선택신호(TM_CS<0:1>)를 생성하기 위한 코드 조합부(411)와, 테스트 장치로부터 기준전압(VREF)을 인가받기 위한 제1 패드(PD21)와, 기준전압(VREF)과 제1 슬레이브칩(420) 또는 제2 슬레이브 칩(430)으로부터 제공되는 내부전압(SEL_BIAS)을 비교하고 그 비교결과에 대응하는 결과정보(VOUT)를 테스트 장치로 제공하기 위한 비교부(413)와, 비교부(413)로부터 출력되는 결과정보(VOUT)를 테스트 장치로 제공하기 위한 제2 패드(PD23)를 포함한다.

제1 및 제2 슬레이브 칩(420)(430) 각각은 제1 및 제2 내부전압(Vol_A, Vol_B)을 생성하는 제1 및 제2 내부전압 생성부(421, 423)(431, 433)와, 제1 및 제2 내부전압 생성부(421, 423)(431, 433)로부터 생성되는 제1 및 제2 내부전압(Vol_A, Vol_B) 중 어느 하나를 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)에 따라 선택하고 그 선택된 내부전압(SEL_BIAS)을 제1 및 제2 칩 선택신호(TM_CS<0:1>)에 따라 개별적으로 마스터 칩(410)에게 제공하기 위한 내부전압 선택부(425)(435)를 각각 포함한다. 그리고, 제1 및 제2 슬레이브 칩(420)(430) 각각에는 제1 및 제2 내부전압 선택신호(TM_VA<0:1>), 제1 및 제2 칩 선택신호(TM_CS<0:1>) 그리고 내부전압(SEL_BIAS)을 인터페이스하기 위한 복수의 칩관통비아(TSV)가 수직으로 관통하여 구비된다.

한편, 도 6에는 도 5에 도시된 비교부(413)의 내부 회로도가 도시되어 있다.

도 6을 참조하면, 비교부(413)는 인에이블신호(EN_COM)에 응답하여 내부전압(SEL_BIAS)과 기준전압(VREF)을 비교하기 위한 차동 증폭부(413_1)와, 차동 증폭부(413_1)의 비교결과에 대응하는 결과정보(VOUT)를 제2 패드(PD23)로 출력하기 위한 출력부(413_3)을 포함한다.

또한, 도 7에는 도 5에 도시된 내부전압 선택부(425)(435)의 내부 회로도가 도시되어 있다.

본 발명의 실시예에서는 제1 슬레이브 칩(420)에 포함된 내부전압 선택부(425)만을 대표적으로 설명한다.

도 7을 참조하면, 내부전압 선택부(425)는 제1 칩 선택신호(TM_CS_<0>)와 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)를 반전시켜 출력하기 위한 반전부(425_1)와, 제1 내부전압 선택신호(TM_VS<0>)와 반전된 제1 내부전압 선택신호(TM_VSB<0>)에 응답하여 제1 내부전압(Vol_A)을 선택 노드(SN)로 전달하기 위한 제1 스위칭부(425_3)와, 제2 내부전압 선택신호(TM_VS<1>)와 반전된 제2 내부전압 선택신호(TM_VSB<1>)에 응답하여 제2 내부전압(Vol_B)을 선택 노드(SN)로 전달하기 위한 제2 스위칭부(425_5)와, 제1 칩 선택신호(TM_CS<0>)와 반전된 제1 칩 선택신호(TM_CSB<0>)에 응답하여 선택 노드(SN)를 통해 전달된 내부전압(Vol_A 또는 Vol_B)을 대응하는 칩관통비아(TSV)로 전달하기 위한 제3 스위칭부(425_7)를 포함한다. 제1 내지 제3 스위칭부(425_3)(425_5)(425_7)는 전달 게이트(transmission gate)로 구현될 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 집적회로(400)의 내부전압 측정방법을 설명한다.

테스트 모드시 테스트 장치와 마스터 칩(410)이 전기적으로 접속되면, 제1 및 제2 슬레이브 칩(420)(430)은 마스터 칩(410)을 통해 전달된 외부전압(VDD, VSS)을 이용하여 자체적으로 제1 및 제2 내부전압(Vol_A, Vol_B)을 생성한다.

그리고, 코드 조합부(411)는 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)와 제1 및 제2 칩 선택신호(TM_CS<0:1>)를 생성한다.

그러면, 제1 및 제2 칩 선택신호(TM_CS<0:1>)에 따라 제1 및 제2 슬레이브 칩(420)(430) 중 어느 하나에 포함된 내부전압 선택부(425 또는 435)가 선택되고, 선택된 내부전압 선택부(425 또는 435)는 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)에 따라 제1 및 제2 내부전압(Vol_A, Vol_B) 중 어느 하나를 선택하여 대응하는 칩관통비아(TSV)를 통해 마스터 칩(410)으로 제공한다.

이에 따라, 마스터 칩(410)에 포함된 비교부(413)는 제1 슬레이브 칩(420) 또는 제2 슬레이브 칩(430)으로부터 제공되는 내부전압(SEL_BIAS)과 테스트 장치로부터 인가된 기준전압(VREF)을 비교하고, 그 비교결과에 대응하는 결과정보(VOUT)를 테스트 장치로 제공한다.

이때, 테스트 장치로부터 인가되는 기준전압(VREF)은 예정된 임계 범위 내에서 예정된 레벨만큼씩 증가 또는 감소하게 된다. 예컨대, 기준전압(VREF)이 예정된 최고 레벨부터 예정된 최저 레벨까지 단계적으로 감소하면, 비교부(413)는 내부전압(SEL_BIAS)과 기준전압(VREF)을 지속적으로 비교하고 그 비교결과 내부전압(SEL_BIAS)이 기준전압(VREF)보다 높아질 때 결과정보(VOUT)를 논리 로우 레벨에서 논리 하이 레벨로 출력한다. 여기서, 결과정보(VOUT)가 논리 로우 레벨에서 논리 하이 레벨로 천이(transition)하는 때의 기준전압(VREF) 레벨이 대략 내부전압(SEL_BIAS)의 전압레벨이 될 것이다.

도 8a 및 도 8b에는 비교부(413)로부터 출력되는 결과정보(VOUT)를 설명하기 위한 그래프가 도시되어 있다. 이때, 도 8a는 기준전압(VREF)의 해상도(resolution) - 기준전압(VREF)이 가변되는 레벨 간격을 말함 - 가 높은 경우를 보인 그래프이고, 도 8b는 기준전압(VREF)의 해상도가 낮은 경우를 보인 그래프이다.

도 8a 및 도 8b를 보면, 일단 'A'구간은 정상적인 동작을 보장할 수 없는 초기화 구간을 나타내므로, 'A'구간에 대한 테스트 결과는 무시하고 설명하기로 한다. 실선(PRE_BIAS)이 내부전압(SEL_BIAS) 측정시 예상 전압레벨이라고 하면, 속이 빈 도형은 기준전압(VREF)이 내부전압(SEL_BIAS)보다 낮은 경우를 나타내고, 속이 찬 도형은 내부전압(SEL_BIAS)이 기준전압(VREF)보다 높은 경우를 나타낸다. 따라서, 내부전압(SEL_BIAS)과 기준전압(VREF)과의 관계가 속이 빈 도형의 경우에서 속이 찬 도형의 경우로 바뀌는 경계가 내부전압(SEL_BIAS)의 전압레벨이 되며, 이때 비교부(413)로부터 출력되는 결과정보(VOUT)의 논리 레벨이 천이 된다.

여기서, 도 8a와 같이 기준전압(VREF)의 해상도가 높은 경우에는 내부전압(SEL_BIAS)의 전압레벨을 더욱 정확하게 측정할 수 있으나 내부전압(SEL_BIAS)의 전압레벨을 측정하기 위한 테스트 시간이 늘어나게 된다. 반대로, 도 8b와 같이 기준전압(VREF)의 해상도가 낮은 경우에는 내부전압(SEL_BIAS)의 전압레벨을 측정하기 위한 테스트 시간을 줄일 수 있으나 정확한 내부전압(SEL_BIAS)의 전압레벨을 측정하는데 한계가 있다.

한편, 테스트 장치는 제1 및 제2 내부전압(Vol_A, Vol_B) 중 선택된 내부전압에 대응하는 기준전압(VREF)을 공급한다. 즉, 테스트 장치는 제1 내부전압(Vol_A)을 측정시 제1 내부전압(Vol_A)에 대응하여 제1 임계 범위 내에서 가변되는 기준전압(VREF)을 공급하고, 제2 내부전압(Vol_B)을 측정시 제2 내부전압(Vol_B)에 대응하여 제2 임계 범위 내에서 가변되는 기준전압(VREF)을 공급한다.

이와 같은 본 발명의 제1 실시예에 따르면, 제1 및 제2 슬레이브 칩(420)(430)이 스택된 이후에도 자체적으로 생성하는 내부전압(Vol_A, Vol_B)을 외부에서 측정할 수 있는 이점이 있다.

도 9에는 본 발명의 제2 실시예에 따른 반도체 집적회로가 블록 구성도로 도시되어 있다.

본 발명의 제2 실시예에서는 마스터 칩에도 슬레이브 칩에 구비된 제1 및 제2 내부전압 생성부를 포함하는 경우의 실시예가 제공된다. 이에 따라, 본 발명의 제2 실시예에서는 설명의 편의를 위하여 하나의 마스터 칩과 마스터 칩 상부에 수직으로 스택된 하나의 슬레이브 칩을 포함하며, 마스터 칩과 슬레이브 칩은 두 개의 내부전압을 생성하는 것으로 예를 들어 설명한다. 이때, 본 발명의 제2 실시예에서는 제1 실시예와 마찬가지로 마스터 칩과 슬레이브 칩에서 생성된 각각의 내부전압이 칩 간에 서로 공유되지 않는 구조를 전제로 한다. 여기서, 공유란 각각의 칩으로부터 내부적으로 생성된 내부전압이 바이어스 메쉬(bias mesh)를 통하여 연결된 구조이거나 또는 예정된 하나의 칩으로부터 내부전압이 생성되어 나머지 다른 칩으로 제공되는 구조 등을 말한다.

도 9를 참조하면, 마스터 칩(510)은 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)와 제1 및 제2 칩 선택신호(TM_CS<0:1>)를 생성하기 위한 코드 조합부(511)와, 제1 및 제2 내부전압(Vol_A, Vol_B)을 생성하는 제1 및 제2 내부전압 생성부(513, 515)와, 제1 및 제2 내부전압 생성부(513, 515)로부터 생성되는 제1 및 제2 내부전압(Vol_A, Vol_B) 중 어느 하나를 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)에 따라 선택하고 그 선택된 내부전압(SEL_BIAS)을 제1 및 제2 칩 선택신호(TM_CS<0:1>)에 따라 후술하는 비교부(519)에게 제공하기 위한 내부전압 선택부(517)와, 테스트 장치(도면에 미도시)로부터 기준전압(VREF)을 인가받기 위한 제1 패드(PD31)와, 자신 또는 슬레이브칩(520)으로부터 제공되는 내부전압(SEL_BIAS)과 기준전압(VREF)을 비교하고 그 비교결과에 대응하는 결과정보(VOUT)를 테스트 장치로 제공하기 위한 비교부(519)와, 비교부(413)로부터 출력되는 결과정보(VOUT)를 테스트 장치로 제공하기 위한 제2 패드(PD33)를 포함한다.

슬레이브 칩(520)은 제1 및 제2 내부전압(Vol_A, Vol_B)을 생성하는 제1 및 제2 내부전압 생성부(521, 523)와, 제1 및 제2 내부전압 생성부(521, 523)로부터 생성되는 제1 및 제2 내부전압(Vol_A, Vol_B) 중 어느 하나를 제1 및 제2 내부전압 선택신호(TM_VA<0:1>)에 따라 선택하고 그 선택된 내부전압(SEL_BIAS)을 제1 및 제2 칩 선택신호(TM_CS<0:1>)에 따라 마스터 칩(510)에게 제공하기 위한 내부전압 선택부(525)를 포함한다. 그리고, 제1 및 제2 슬레이브 칩(420)(430) 각각에는 제1 및 제2 내부전압 선택신호(TM_VA<0:1>), 제1 및 제2 칩 선택신호(TM_CS<0:1>) 그리고 내부전압(SEL_BIAS)을 인터페이스하기 위한 복수의 칩관통비아(TSV)가 수직으로 관통하여 구비된다. 참고로, 마스터 칩(510)과 슬레이브 칩(520)에서 생성되는 제1 및 제2 내부전압(Vol_A, Vol_B)은 각각 동일한 전압레벨을 가진다.

상기의 각 구성요소에 대한 자세한 설명과 동작 설명은 본 발명의 제1 실시예와 동일하므로(도 5 내지 도 8b 참조), 본 발명의 제2 실시예에서는 그 설명들을 생략하도록 한다.

도 10에는 본 발명의 제3 실시예에 따른 반도체 집적회로가 블록 구성도로 도시되어 있다.

본 발명의 제3 실시예에서는 본 발명의 제1 실시예 또는 제2 실시예의 특징적 구성을 모두 포함한다. 단, 본 발명의 제3 실시예는 제1 실시예 또는 제2 실시예에 비하여 면적을 최소화할 수 있는 스킴이 제공되나, 설명의 편의를 위하여 대표적으로 제1 실시예와 대비되도록 설명한다. 따라서, 본 발명의 제3 실시예는 본 발명의 제1 실시예에 비하여 새롭게 추가되는 구성을 위주로 설명하며, 제1 실시예와 동일한 구성에 대해서는 동일한 도면 부호를 사용하여 설명하기로 한다.

도 10를 참조하면, 마스터 칩(610)은 노말 모드시 예정된 제1 신호를 외부 컨트롤러(도면에 미도시, 도 2 참조)로부터 입력받고 테스트 모드시 테스트 장치로부터 기준전압(VREF)을 인가받기 위한 제1 공통 패드(CO_PD41)와, 테스트 모드시 기준전압(VREF)과 제1 및 제2 슬레이브 칩(420)(430)으로부터 개별적으로 제공되는 내부전압(SEL_BIAS)을 비교하기 위한 비교부(413)와, 테스트 모드시 비교부(413)의 출력신호(VOUT)를 테스트 장치로 제공하고 노말 모드시 예정된 제2 신호를 외부 컨트롤러로부터 입력받기 위한 제2 공통 패드(CO_PD43)와, 노말 모드시 예정된 제1 신호를 버퍼링하기 위한 제1 입력 버퍼부(611)와, 노말 모드시 예정된 제2 신호를 버퍼링하기 위한 제2 입력 버퍼부(613)와, 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 제1 입력 버퍼부(611)와 비교부(413) 중 어느 하나와 제1 공통 패드(CO_PD41)를 선택적으로 접속시키기 위한 제1 경로 선택부(615)와, 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 제2 입력 버퍼부(613)와 비교부(413) 중 어느 하나와 제2 공통 패드(CO_PD43)를 선택적으로 접속시키기 위한 제2 경로 선택부(617)와, 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 테스트 모드신호(TM_PS, TM_PSB)를 생성하기 위한 테스트 모드 제어부(619)를 포함한다.

여기서, 제1 및 제2 공통 패드(CO_PD41)(CO_PD43)는 노말 모드시에 예정된 신호, 예컨대, 커맨드 신호, 어드레스 신호, 데이터 등을 인가받기 위해 구비된 패드를 말한다. 물론, 제1 및 제2 공통 패드(CO_PD41)(CO_PD43)로는 입력 이외에도 출력과 관련된 패드 등을 이용할 수도 있다.

한편, 제1 경로 선택부(615)는 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 제1 입력 버퍼부(611)와 제1 공통 패드(CO_PD41)를 선택적으로 연결하기 위한 제4 스위칭부(615_1)와, 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 비교부(413)와 제1 공통 패드(CO_PD41)를 선택적으로 연결하기 위한 제5 스위칭부(615_3)를 포함한다. 그리고, 제2 경로 선택부(617)는 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 비교부(413)와 제2 공통 패드(CO_PD43)를 선택적으로 연결하기 위한 제6 스위칭부(617_1)와, 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 제2 입력 버퍼부(613)와 제2 공통 패드(CO_PD43)를 선택적으로 연결하기 위한 제7 스위칭부(617_3)를 포함한다. 제4 내지 제7 스위칭부(615_1)(615_3)(617_1)(617_3)는 전달 게이트(transmission gate)로 구현될 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 집적회로의 내부전압 측정방법을 설명한다.

테스트 모드에 진입하면, 테스트 모드 제어부(619)는 예정된 어드레스 및 커맨드 중 적어도 하나의 조합을 통해 테스트 모드신호(TM_PS, TM_PSB)를 활성화한다. 이에 따라, 제1 경로 선택부(615)는 테스트 모드신호(TM_PS, TM_PSB)에 응답하여 비교부(413)와 제1 공통 패드(CO_PD41)를 전기적으로 연결하고, 제2 경로 선택부(617)는 비교부(413)와 제2 공통 패드(CO_PD43)를 전기적으로 연결한다. 이때, 제1 입력부(611)와 제1 공통 패드(CO_PD41)는 제1 경로 선택부(615)에 의해 전기적으로 분리되고, 제2 입력부(613)와 제2 공통 패드(CO_PD43)는 제2 경로 선택부(617)에 의해 전기적으로 분리된다.

이러한 상태에서, 마스터 칩(610)은 테스트 장치로부터 제1 공통 패드(CO_PD41)를 통해 인가되는 기준전압(VREF)을 이용하여 제1 및 제2 슬레이브 칩(420)(430)에서 각각 생성된 내부전압(Vol_A, Vol_B)을 측정하고, 측정된 결과정보(VOUT)를 제2 공통 패드(CO_PD43)를 통해 테스트 장치에게 제공한다. 마스터 칩(610)의 제어에 따라 제1 및 제2 슬레이브 칩(420)(430)에서 각각 생성된 내부전압(Vol_A, Vol_B)을 측정하는 방법은 앞서 설명한 본 발명의 제1 실시예와 동일하므로, 자세한 설명은 생략한다.

한편, 노말 모드에 진입하면, 테스트 모드 제어부(619)에 의해 테스트 모드신호(TM_PS, TM_PSB)가 비활성화된 상태이므로, 제1 경로 선택부(615)는 제1 입력부(611)와 제1 공통 패드(CO_PD41)를 전기적으로 연결하고, 제2 경로 선택부(617)는 제2 입력부(613)와 제2 공통 패드(CO_PD43)를 전기적으로 연결한다. 물론, 비교부(613)와 제1 공통 패드(CO_PD41)는 제1 경로 선택부(615)에 의해 전기적으로 분리되고, 비교부(613)와 제2 공통 패드(CO_PD43)는 제2 경로 선택부(617)에 의해 전기적으로 분리된다.

상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따르면, 테스트 모드시에 필요한 패드 - 기준전압(VREF)을 인가받기 위한 패드와 결과정보(VOUT)를 출력하기 위한 패드를 포함함 - 를 추가적으로 구비함 없이 노말 모드시에 이용되는 패드를 활용함으로써 면적을 세이브할 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

400 : 반도체 집적회로 410 : 마스터 칩
411 : 코드 조합부 413 : 비교부
420 : 제1 슬레이브 칩 421 : 제1 내부전압 생성부
423 : 제2 내부전압 생성부 425 : 내부전압 선택부
430 : 제2 슬레이브 칩 431 : 제1 내부전압 생성부
433 : 제2 내부전압 생성부 435 : 내부전압 선택부

Claims

복수의 반도체 칩이 수직으로 스택된 반도체 집적회로에 있어서,
내부전압을 생성하기 위한 내부전압 생성부를 포함하는 적어도 하나의 제2 반도체 칩; 및
상기 제2 반도체 칩으로부터 제공되는 상기 내부전압을 모니터링하기 위한 모니터링부와, 상기 모니터링부로부터 출력되는 모니터링 결과정보를 테스트 장치로 제공하기 위한 제1 패드를 포함하는 제1 반도체 칩을 포함하는 반도체 집적회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 내부전압은 상기 복수의 반도체 칩 간에 미공유되는 것을 특징으로 하는 반도체 집적회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 모니터링부는 기준전압과 상기 내부전압을 비교하고 그 비교결과에 대응하는 상기 결과정보를 출력하기 위한 비교부를 포함하는 반도체 집적회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 제1 반도체 칩은 상기 테스트 장치로부터 상기 기준전압을 인가받기 위한 제2 패드를 더 포함하는 반도체 집적회로.
테스트 장치와 접속되는 제1 반도체 칩과, 상기 제1 반도체 칩과 수직으로 스택되는 제2 반도체 칩을 포함하는 반도체 집적회로에 있어서,
서로 다른 내부전압을 생성하는 복수의 내부전압 생성부와, 상기 복수의 내부전압 생성부로부터 생성되는 복수의 내부전압 중 어느 하나를 내부전압 선택신호에 따라 선택하여 상기 제1 반도체 칩으로 제공하기 위한 내부전압 선택부를 포함하는 상기 제2 반도체 칩; 및
어드레스 및 커맨드 중 적어도 하나의 조합을 통해 상기 내부전압 선택신호를 생성하기 위한 코드 조합부와, 상기 제2 반도체 칩으로부터 제공되는 내부전압을 모니터링하고 그 모니터링 결과에 대응하는 결과정보를 상기 테스트 장치로 제공하기 위한 모니터링부를 포함하는 상기 제1 반도체 칩을 포함하는 반도체 집적회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 복수의 내부전압은 상기 제1 및 제2 반도체 칩 간에 미공유되는 것을 특징으로 하는 반도체 집적회로.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 제1 반도체 칩은 상기 결과정보를 상기 테스트 장치로 제공하기 위한 제1 패드를 더 포함하는 반도체 집적회로.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 모니터링부는 기준전압과 상기 제2 반도체 칩으로부터 제공되는 내부전압을 비교하고 그 비교결과에 대응하는 상기 결과정보를 출력하기 위한 비교부를 포함하는 반도체 집적회로.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 제1 반도체 칩은 상기 테스트 장치로부터 상기 기준전압을 인가받기 위한 제2 패드를 더 포함하는 반도체 집적회로.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 제2 반도체 칩을 수직으로 관통하는 복수의 칩관통비아를 더 포함하고,
상기 복수의 칩관통비아는 상기 내부전압 선택신호와 상기 내부전압 선택부에 의해 선택된 내부전압을 인터페이스하는 반도체 집적회로.
테스트 장치와 접속되는 마스터 칩과, 상기 마스터 칩의 상부에 스택되는 복수의 슬레이브 칩을 포함하는 반도체 집적회로에 있어서,
서로 다른 내부전압을 생성하는 복수의 내부전압 생성부와, 상기 복수의 내부전압 생성회로로부터 생성되는 복수의 내부전압 중 어느 하나를 내부전압 선택신호에 따라 선택하고 그 선택된 내부전압을 칩 선택신호에 따라 개별적으로 상기 마스터 칩에게 제공하기 위한 내부전압 선택부를 각각 포함하는 상기 복수의 슬레이브 칩; 및
어드레스 및 커맨드 중 적어도 하나의 조합을 통해 상기 내부전압 선택신호와 상기 칩 선택신호를 생성하기 위한 코드 조합부와, 기준전압과 상기 복수의 슬레이브 칩으로부터 각각 제공되는 내부전압을 비교하고 그 비교 결과에 대응하는 결과정보를 상기 테스트 장치로 제공하기 위한 비교부를 포함하는 상기 마스터 칩을 포함하는 반도체 집적회로.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 복수의 내부전압 생성부에 의해 생성되는 복수의 내부전압은 상기 복수의 슬레이브 칩 간에 미공유되는 것을 특징으로 하는 반도체 집적회로.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 마스터 칩은,
상기 테스트 장치로부터 상기 기준전압을 인가받기 위한 제1 패드; 및
상기 결과정보를 상기 테스트 장치로 제공하기 위한 제2 패드를 더 포함하는 반도체 집적회로.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 복수의 슬레이브 칩 각각을 수직으로 관통하는 복수의 칩관통비아를 더 포함하고,
상기 복수의 칩관통비아는 상기 내부전압 선택신호, 상기 칩 선택신호, 상기 내부전압 선택부에 의해 선택된 내부전압을 인터페이스하는 반도체 집적회로.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 마스터 칩은 상기 슬레이브 칩에 포함된 상기 복수의 내부전압 생성부와 상기 내부전압 선택부를 더 포함하며,
상기 마스터 칩에 포함된 상기 내부전압 선택부는 상기 마스터 칩에 포함된 상기 복수의 내부전압 생성회로로부터 생성되는 복수의 내부전압 중 어느 하나를 상기 내부전압 선택신호에 따라 선택하고 그 선택된 내부전압을 상기 칩 선택신호에 따라 상기 비교부에게 제공하는 반도체 집적회로.
복수의 반도체 칩이 스택된 반도체 집적회로에 있어서,
상기 복수의 반도체 칩 중 테스트 장치와 접속되는 반도체 칩은,
노말 모드시 예정된 제1 신호를 외부 컨트롤러로부터 입력받거나 또는 상기 외부 컨트롤러로 출력하고, 테스트 모드시 테스트 장치로부터 기준전압을 인가받기 위한 제1 패드;
상기 테스트 모드시 상기 기준전압과 자신 이외의 다른 반도체 칩으로부터 개별적으로 제공되는 내부전압을 비교하기 위한 비교부;
상기 테스트 모드시 상기 비교부의 출력신호를 상기 테스트 장치로 제공하고, 노말 모드시 예정된 제2 신호를 상기 외부 컨트롤러로부터 입력받거나 또는 상기 외부 컨트롤러로 출력하기 위한 제2 패드;
상기 노말 모드시 상기 예정된 제1 신호를 입력받거나 또는 출력하기 위한 제1 내부회로;
상기 노말 모드시 상기 예정된 제2 신호를 입력받거나 또는 출력하기 위한 제2 내부회로;
테스트 모드신호에 응답하여 상기 제1 내부회로와 상기 비교부 중 어느 하나와 상기 제1 패드를 선택적으로 접속시키기 위한 제1 경로 선택부; 및
상기 테스트 모드신호에 응답하여 상기 제2 내부회로와 상기 비교부 중 어느 하나와 상기 제2 패드를 선택적으로 접속시키기 위한 제2 경로 선택부
를 포함하는 반도체 집적회로.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제16항에 있어서,
상기 내부전압은 상기 복수의 반도체 칩 간에 미공유되는 것을 특징으로 하는 반도체 집적회로.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제16항에 있어서,
어드레스 및 커맨드 중 적어도 하나의 조합을 통해 상기 테스트 모드신호를 생성하기 위한 테스트 모드 제어부를 더 포함하는 반도체 집적회로.
테스트 장치와 접속된 제1 반도체 칩과 예정된 내부전압을 생성하며 상기 제1 반도체 칩과 상기 내부전압을 미공유하는 제2 반도체 칩이 수직으로 스택된 반도체 집적회로의 내부전압 측정방법에 있어서,
테스트 모드시 상기 제2 반도체 칩이 생성한 상기 내부전압을 상기 제1 반도체 칩으로 제공하는 단계; 및
상기 제2 반도체 칩으로부터 제공된 내부전압과 상기 테스트 장치로부터 인가된 기준전압을 비교하고, 그 비교결과에 대응하는 결과정보를 상기 테스트 장치로 제공하는 단계를 포함하며,
상기 테스트 장치로 제공하는 단계에서 인가되는 상기 기준전압은 예정된 임계 범위 내에서 예정된 레벨만큼씩 가변되는 반도체 집적회로의 내부전압 측정방법.