KR20090036395A - 반도체 메모리 장치의 기준 전압 인식회로 - Google Patents

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Abstract

개시된 본 발명은 반도체 메모리 장치의 기준 전압 인식 회로로서, 테스트 신호에 응답하여 활성화 여부가 결정되고, 기준 전압과 외부 기준 전압의 전위 레벨을 비교하여 출력 신호를 출력하는 비교부, 및 상기 테스트 신호에 응답하여, 상기 출력 신호 및 데이터 신호를 선택적으로 출력하는 출력 선택부를 포함한다.
내부 기준 전압, 외부 기준 전압, 기준 전압,

Description

반도체 메모리 장치의 기준 전압 인식회로 {Circuit for Cognizance of Reference Voltage of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 기준 전압 인식 회로에 관한 것이다.
반도체 메모리 장치에 있어 일반적인 기술적인 추세는 고속화 및 고 집적화와 소비 전력에 있어서의 저전력화라 할 수 있다. 그 중 저전력화에 관련하여 반도체 장치에 전원으로 사용되는 외부 전압은 낮아지는 추세에 있다. 이러한 외부 전압은 기준 전압을 출력함에 있어 소스 전원으로 사용된다. 여기서, 기준 전압(Voltage Reference) 이하, Vref)이라 함은 코어용 내부전압(VCORE), 벌크 바이어스용 내부전압(VBB) 및 고전압용 내부전압(VPP) 등 다양한 종류의 내부 전압을 생성하기 위하여 그 기준이 되는 전압을 말한다.
이에 따라 반도체 메모리 장치는 외부 전압으로부터 상술한 바와 같은 다양한 용도에 대응하는 기준 전압을 생성한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 기준 전압 제공 회로의 회로도를 나타낸 것이다.
도 1을 참조하면, 종래의 기술에 따른 기준 전압 제공 회로는 테스트 신호(TM)에 응답하여 외부 기준 전압(Ex_Vref)과 내부 기준 전압(In_Vref)을 선택적으로 출력하는 스위칭부(100), 및 상기 외부 기준 전압(Ex_Vref) 또는 내부 기준 전압(In_Vref)을 버퍼링하여 기준 전압(Vref)으로서 출력하는 버퍼부(200)를 구비한다.
상기 스위칭부(100)는 제 1 내지 제 2 패스게이트(TP1,TP2), 및 제 1 인버터(IV1)를 구비한다. 상기 제 1 패스게이트(TP1)는 입력단에 외부 기준 전압(Ex_Vref)을 입력받고, 제 1 제어단에 테스트 신호(TM)를 입력받고, 제 2 제어단에 제 1 인버터(IV1)에 의해 반전된 테스트 신호(TM)를 입력받는다. 상기 제 2 패스게이트(TP2)는 입력단에 내부 기준 전압(In_Vref)을 입력받고, 제 1 제어단에 상기 제 1 인버터(IV1)에 의해 반전된 테스트 신호(TM)를 입력받고, 상기 제 2 제어단에 상기 테스트 신호(TM)를 입력받는다.
상기 버퍼부(200)는 제 1 내지 제 4 NMOS 트랜지스터(N1~N4), 및 제 1 및 제 2 PMOS 트랜지스터(P1,P2)를 구비한다. 제 1 NMOS 트랜지스터(N1)는 바이어스 전압(Vbias)을 입력받는 게이트, 제 1 노드(S1)와 연결된 드레인, 및 접지전압(VSS)단과 연결된 소오스를 포함한다. 상기 제 2 NMOS 트랜지스터(N2)는 제 2 패스게이트(TP2)의 출력 신호를 입력받는 게이트, 제 2 노드(S2)와 연결된 드레인, 및 상기 제 1 노드(S1)와 연결된 소오스를 포함한다. 제 3 NMOS 트랜지스터(N3)는 제 1 패스게이트(TP1)의 출력 신호를 입력받는 게이트, 상기 제 2 노드(S2)와 제 4 노드(S4)와 공통 연결된 드레인, 및 상기 제 1 노드(S1)와 연결된 소오스를 포함한 다. 상기 제 4 NMOS 트랜지스터(N4)는 기준 전압(Vref)를 입력받는 게이트, 제 3 노드(S3)와 게이트가 공통 연결된 드레인, 및 상기 제 1 노드(S1)와 연결된 소오스를 포함한다. 상기 제 1 PMOS 트랜지스터(P1)는 상기 제 4 노드(S4)와 연결된 게이트, 상기 제 2 노드(S2)와 연결된 드레인, 및 전원전압(VDD)단과 연결된 소오스를 포함한다. 상기 제 2 PMOS 트랜지스터(P2)는 상기 제 4 노드(S4)와 연결된 게이트, 상기 제 3 노드(S3)와 연결된 드레인, 및 전원전압(VDD)단과 연결된 소오스를 포함한다.
종래의 기술에 따른 반도체 메모리 장치의 기준 전압 제공 회로는 테스트 모드(Test Mode) 시, 상기 테스트 신호(TM)가 '하이'레벨로 인에이블 되면, 상기 제 1 패스게이트(TP1)를 턴온시키고, 상기 제 2 패스게이트(TP2)는 턴오프 시킨다. 상기 스위칭부(100)는 상기 외부 기준 전압(Ex_Vref)을 상기 버퍼부(200)로 출력한다. 상기 버퍼부(200)는 상기 외부 기준 전압(Ex_Vref)을 입력받아 상기 외부 기준 전압(Ex_Vref)에 준하는 전류의 양만큼 버퍼링하여 상기 기준 전압(Vref)으로서 상기 외부 기준 전압(Ex_Vref)을 생성한다. 상기 외부 기준 전압(Ex_Vref)은 펌핑 전압(PumpPing Voltage, 이하, VPP)용, 코어 전압(CORE Voltage, 이하, VCORE)용, 또는 벌크 바이어스 전압(Bulk-Bias Voltage 이하, VBB)용 기준 전압(Vref)으로 동작한다.
상기 기준 전압 제공 회로는 노멀 동작 시, 상기 테스트 신호(TM)가 '로우'레벨로 디스에이블 되면, 상기 제 1 패스게이트(TP1)를 턴오프 시키고, 상기 제 2 패스게이트(TP2)를 턴온시킨다. 상기 스위칭부(100)는 상기 내부 기준 전 압(In_Vref)을 상기 버퍼부(200)로 출력한다. 상기 버퍼부(200)는 상기 내부 기준 전압(In_Vref)를 입력받아 상기 내부 기준 전압(In_Vref)에 준하는 전류의 양만큼 버퍼링하여 상기 기준 전압(Vref)으로서 상기 내부 기준 전압(In_Vref)을 사용한다.
여기서, 상기 바이어스 전압(Vbias)은 PVT(Process, Voltage, Temperature)변화에 둔감한 전압으로, 트랜지스터를 사용하는 정전압 회로에서 정상 동작을 하게끔 인가되는 전압을 말한다.
종래의 기술에 따른 반도체 메모리 장치의 기준 전압 제공 회로는 테스트 신호(TM)가 인에이블 되면, 상기 외부 기준 전압(Ex_Vref)을 펌핑 전압(VPP)용, 코어 전압(VCORE)용, 벌크 바이어스 전압(VBB)용의 기준 전압(Vref)으로 제공한다. 따라서, 상기 기준 전압(Vref)은 내부 전압(VPP, VCORE, VBB) 생성 회로의 기준 전압(Vref)으로 사용되지만, 실제 생성되는 기준 전압(Vref)의 값을 정확히 인식할 수 없는 문제점이 발생한다.
본 발명은 반도체 메모리 장치의 기준 전압 인식 회로로서, 내부에서 생성되는 기준 전압의 값을 인식하는데 그 목적이 있다.
본 발명은 반도체 메모리 장치의 기준 전압 인식회로는 테스트 신호에 응답하여 활성화 여부가 결정되고, 기준 전압과 외부 기준 전압의 전위 레벨을 비교하여 출력 신호를 출력하는 비교부, 및 상기 테스트 신호에 응답하여, 상기 출력 신호 및 데이터 신호를 선택적으로 출력하는 출력 선택부를 포함한다.
본 발명은 반도체 메모리 장치의 기준 전압 인식 회로로서, 내부에서 생성되는 기준 전압을 인식하여, 패키지 테스트 시 불량 분석이 용이하고, 선별 조건을 강화 할 수 있는 효과가 있다.
도 2는 본 발명에 따른 반도체 메모리 장치의 기준 전압 인식 회로의 회로도이다.
본 발명에 따른 기준 전압 인식회로는 테스트 모드 시, 기준 전압(Vref)과 외부 기준 전압(Ex_Vref)을 비교하여 출력되는 신호의 레벨을 알 수 있으면, 상기 기준 전압(Vref)의 값을 상기 외부 기준 전압(Ex_Vref)과 대비하여 전위 레벨이 높고 낮음을 인지할 수 있도록 구현하였다.
도 2를 참조하면, 상기 기준 전압 인식회로는 테스트 신호(TM)에 응답하여 활성화 여부가 결정되고, 기준 전압(Vref)과 외부 기준 전압(Ex_Vref)을 비교하여 출력 신호(OUT)를 출력하는 비교부(300), 및 테스트 신호(TM)에 응답하여 상기 출력 신호(OUT) 및 데이터 신호(Data)를 선택적으로 데이터 출력 패드(DQ)로 출력하는 출력 선택부(400)를 포함한다.
상기 비교부(300)는 상기 기준 전압 인식 회로를 인에이블 시키기 위한 제 5 NMOS 트랜지스터(N5), 기준 전압(Vref) 및 외부 기준 전압(Ex_Vref)을 입력받는 제 6 및 제 7 NMOS 트랜지스터(N6,N7), 및 커런트 미러 구조의 제 3 및 제 4 PMOS 트랜지스터(P3,P4)를 구비한다. 상기 제 5 NMOS 트랜지스터(N5)는 테스트 신호(TM)를 입력받는 게이트, 제 5 노드(S5)와 연결된 드레인, 및 접지전압(VSS)단과 연결된 소오스를 포함한다. 상기 제 6 NMOS 트랜지스터(N6)는 상기 기준 전압(Vref)을 입력받는 게이트, 상기 제 6 노드(S6)와 연결된 드레인, 및 상기 제 5 노드(S5)와 연결된 소오스를 포함한다. 상기 제 7 NMOS 트랜지스터(N7)는 상기 외부 기준 전압(Ex_Vref)을 입력받는 게이트, 상기 출력 노드(S7)와 연결된 드레인, 및 상기 제 5 노드(S5)와 연결된 소오스를 포함한다.
상기 출력 선택부(400)는 제 3 및 제 4 패스게이트(TP3,TP4)와 제 2 및 제 3 인버터(IV2,IV3)를 포함한다. 상기 제 3 패스게이트(TP3)는 입력단에 출력 신호(OUT)를 입력받고, 제 1 제어단에 테스트 신호(TM)의 반전 신호를 입력받으며, 제 2 제어단에 상기 테스트 신호(TM)를 입력받는다. 상기 제 4 패스게이트(TP4)는 입력단에 데이터 신호(Data)를 입력받고, 제 1 제어단에 상기 테스트 신호(TM)를 입력받고, 제 2 제어단에 상기 테스트 신호(TM)의 반전 신호를 입력받는다. 상기 제 3 및 제 4 패스게이트(TP3,TP4)는 출력단에 데이터 출력 패드(DQ)가 연결된다.
본 발명에 따른 기준 전압 인식회로를 보다 구체적으로 설명하기로 한다.
테스트 모드 시, 상기 테스트 신호(TM)가 '하이'레벨로 인에이블 되면, 상기 제 5 NMOS 트랜지스터(N5)는 턴온되어 상기 비교부(300)를 활성화시킨다. 또한, 상기 제 3 패스게이트(TP3)는 턴온되어, 상기 비교부(300)의 출력 신호(OUT)를 상기 데이터 출력 패드(DQ)로 출력한다. 상기 비교부(300)는 상기 외부 기준 전압(Ex_Vref)을 가변시켜 상기 기준 전압(Vref)과 비교함으로써, 상기 출력 신호(OUT)의 전위 레벨을 결정한다.
여기서, 상기 외부 기준 전압(Ex_Vref)은 입력 핀을 통해 입력되는 가변 가능한 전압이다. 기준 전압(Vref)은 비교의 기준이 되는 고정된 전압으로서, 기준 전압 제공회로에서 생성된 전압이다. 상기 기준 전압 인식회로는 상기 외부 기준 전압(Ex_Vref)을 높은 전압에서 낮은 전압으로 가변 시켜, 상기 기준 전압(Vref)과 상기 외부 기준 전압(Ex_Vref)의 전위 레벨을 비교한다. 여기서, 상기 외부 기준 전압(Ex_Vref)은 설계자에 의도에 따라 낮은 전압에서 높은 전압으로도 가변 시킬 수 있다. 상기 기준 전압(Vref)의 전위 레벨이 상기 외부 기준 전압(Ex_Vref)의 전위 레벨보다 낮으면, 상기 출력 신호(OUT)는 '로우'레벨이 된다. 반면, 상기 기준 전압(Vref)이 상기 외부 기준 전압(Ex_Vref)보다 전위 레벨이 높다면, 상기 출력 신호(OUT)는 '하이'레벨이 된다.
노멀 동작 시, 상기 테스트 신호(TM)가 '로우'레벨이 되면, 상기 제 5 NMOS 트랜지스터(N5)는 턴 오프 되어 상기 비교부(300)를 비활성화시킨다. 상기 출력 선택부(400)의 제 4 패스게이트(TP4)는 턴온되어, 상기 데이터 신호(Data)를 상기 데이터 출력 패드(DQ)로 출력한다. 상기 데이터 신호(Data)는 노멀 동작 시 반도체 메모리 장치의 일반적인 리드 동작에 의해 독출된 데이터이다.
본 발명에 따른 기준 전압 인식 회로는 테스트 동작 시 상기 외부 기준 전압(Ex_Vref)을 높은 전압에서 낮은 전압으로 순차적으로 변환함으로써, 상기 출력 신호(OUT)의 전위 레벨이 '로우'레벨에서 '하이'레벨로 전환되는 시점을 검출할 수 있고, 그 전환점에서의 상기 외부 기준 전압(Ex_Vref) 대비 상기 기준 전압(Vref)의 전위 레벨이 높고 낮음을 인지할 수 있다. 따라서, 상기 기준 전압(Vref)과 상기 외부 기준 전압(Ex_Vref)의 비교한 값이 '로우'레벨에서 '하이'레벨로 변환하는 시점에서의 외부 기준 전압(Ex_Vref)의 전위 레벨은 내부 전압 생성회로(VCORE,VBB,VPP)에서 생성되는 기준 전압(Vref)의 값으로 인식을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 기준 전압 제공 회로의 회로도, 및
도 2는 본 발명에 따른 반도체 메모리 장치의 기준 전압 인식 회로의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 스위칭부 200 : 버퍼부
300 : 비교부 400 : 출력 선택부

Claims (6)

  1. 테스트 신호에 응답하여 활성화 여부가 결정되고, 기준 전압과 외부 기준 전압의 전위 레벨을 비교하여 출력 신호를 출력하는 비교부, 및
    상기 테스트 신호에 응답하여, 상기 출력 신호 및 데이터 신호를 선택적으로 출력하는 출력 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 인식회로.
  2. 제 1 항에 있어서,
    상기 비교부는
    상기 테스트 신호가 인에이블 되고, 상기 기준 전압이 상기 외부 기준 전압보다 전위레벨이 높으면, 상기 제 1 레벨의 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 인식 회로.
  3. 제 2 항에 있어서,
    상기 비교부는,
    상기 테스트 신호가 인에이블 되고, 상기 기준 전압이 상기 외부 기준 전압보다 전위 레벨이 낮으면, 상기 제 1 레벨의 출력 신호의 반전 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 인식 회로.
  4. 제 1 항에 있어서,
    상기 출력 선택부는,
    상기 테스트 신호가 인에이블 되면, 상기 출력 신호를 데이터 출력 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 인식 회로.
  5. 제 1 항에 있어서,
    상기 출력 선택부는,
    상기 테스트 신호가 디스에이블 되면, 상기 데이터 신호를 상기 데이터 출력 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 인식회로.
  6. 제 1 항에 있어서,
    상기 출력 선택부는,
    입력단이 상기 출력 신호를 입력받고, 제 1 제어단이 상기 테스트 신호의 반전 신호를 입력받고, 제 2 제어단이 상기 테스트 신호를 입력받는 제 1 패스게이트, 및
    입력단이 상기 데이터 신호를 입력받고, 제 1 제어단이 상기 테스트 신호를 입력받고, 제 2 제어단이 상기 테스트 신호의 반전 신호를 입력받는 제 2 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 인식회로.
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