KR100863022B1 - 반도체 집적회로의 스큐 정보 생성장치 - Google Patents

반도체 집적회로의 스큐 정보 생성장치 Download PDF

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백창기
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Abstract

본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치는 시뮬레이션 회로를 통해 측정된 복수개의 기준전압과 반도체 집적회로 내부에 상기 시뮬레이션 회로와 동일하게 모델링된 실험용 회로의 출력 전압을 비교하여 복수개의 스큐 검출신호를 출력하는 스큐 디텍터; 및 상기 복수개의 스큐 검출신호를 디코딩하여 스큐 정보로서 출력하는 스큐 디코더를 구비한다.
스큐, 트랜지스터

Description

반도체 집적회로의 스큐 정보 생성장치{SKEW INFORMATION GENERATOR OF SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치의 구성도,
도 2는 제 1 및 제 2 기준전압 레벨을 정의한 개념도,
도 3은 도 1의 스큐 디텍터의 회로도,
도 4는 도 1의 스큐 디코더의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 스큐 디텍터 200: 스큐 디코더
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로에서 발생할수 있는 스큐(Skew) 즉, 신호왜곡의 정도를 디지털 정보형태로 생성하여 출력할 수 있는 스큐 정보 생성장치에 관한 것이다.
반도체 집적회로는 PVT(Process, Voltage, Temperature) 변경에 의해 스큐가 발생할 수 있다.
상기 스큐는 반도체 집적회로 내부에서의 신호처리 시간차를 유발하고, 나아 가서는 반도체 집적회로에서 출력되는 신호의 시간차를 발생시킬 수 있으므로 반도체 회로의 성능을 결정하는 중요한 요소중의 하나이다.
따라서 반도체 집적회로에서 스큐가 어느 정도 발생하는지 측정하고, 측정된 결과에 맞도록 반도체 집적회로의 신호처리 관련 구성을 조정하는 작업이 필수적이다.
종래의 기술에 따른 반도체 집적회로는 스큐를 측정하기 위해 퓨즈 옵션(Fuse option) 또는 마스크 옵션(Mask option) 등의 부가적인 회로가 필요하다.
종래의 기술에 따른 반도체 집적회로는 웨이퍼(Wafer) 상태에서 상기 퓨즈 옵션또는 마스크 옵션 등을 변경해가며 스큐를 측정한다.
종래의 기술에 따른 반도체 집적회로는 다음과 같은 문제점이 있다.
첫째, 스큐 측정을 위한 부가적인 회로가 구성되므로 상기 부가적인 회로를 구성하기 위한 추가적인 면적이 필요하여 반도체 집적회로의 면적을 증가시킨다.
둘째, 스큐 측정을 위해 구성된 부가적인 회로들을 변경해가며 스큐 측정을 수행하므로 공정시간이 증가한다.
본 발명은 스큐 측정을 위한 면적손실을 최소화하고, 스큐 측정을 위한 공정시간을 최소화할 수 있도록 한 스큐 정보 생성장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치는 시뮬레이션 회로를 통해 측정된 복수개의 기준전압과 반도체 집적회로 내부에 상기 시뮬레이션 회로와 동일하게 모델링된 실험용 회로의 출력 전압을 비교하여 복수개의 스큐 검출신호를 출력하는 스큐 디텍터; 및 상기 복수개의 스큐 검출신호를 디코딩하여 스큐 정보로서 출력하는 스큐 디코더를 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치는 도 1에 도시된 바와 같이, 스큐 디텍터(100) 및 스큐 디코더(200)를 구비한다.
상기 스큐 디텍터(100)는 시뮬레이션(Simulation) 회로를 통해 측정하여 정의된 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)과 반도체 집적회로 내부에 상기 시뮬레이션 회로와 동일하게 모델링된 실험용 회로의 출력 전압을 비교하여 제 1 내지 제 4 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2, NMOS_SKEW1, NMOS_SKEW2)를 출력하도록 구성된다.
상기 시뮬레이션 회로는 반도체 집적회로를 구성하는 소자에 대하여 공정 조건 등을 달리하는 방식으로 시뮬레이션을 수행하여 스큐 특성을 측정하기 위해 구성된 회로이다.
상기 시뮬레이션 회로는 반도체 집적회로의 기본 소자인 PMOS 트랜지스터와 NMOS 트랜지스터를 이용하여 구성할 수 있다.
상기 시뮬레이션 회로는 복수개의 병렬 연결된 PMOS 트랜지스터의 소오스를 전원단에 연결하고, 상기 복수개의 병렬 연결된 PMOS 트랜지스터의 드레인을 접지단 사이에 연결하여 구성할 수 있다.
상기 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)은 상기 시뮬레이션 회로를 통해 각각 제조공정 및 공정조건이 다른 PMOS 트랜지스터와 NMOS 트랜지스터에 대해 시뮬레이션을 수행한 결과값들을 기준으로 정해진다. 상기 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)을 정의하는 방법을 도 2를 참조하여 설명하면 다음과 같다.
상기 시뮬레이션 결과값의 분포범위 중 PMOS 트랜지스터에 따른 시뮬레이션결과값의 분포범위를 3개의 구간(FAST, TYPICAL, SLOW)으로 구분할 수 있다. 상기 'FAST'는 상기 'TYPICAL'에 비해 입/출력 특성이 빨라지는 결과값들의 구간이다. 상기 'SLOW'는 상기 'TYPICAL'에 비해 입/출력 특성이 느려지는 결과값들의 구간이다.
상기 3개의 구간(FAST, TYPICAL, SLOW)의 경계에 해당하는 두 레벨을 각각제 1 기준전압(PMOS_TYP1)과 제 2 기준전압(PMOS_TYP2)으로 정한 것이다.
NMOS 트랜지스터에 따른 시뮬레이션결과값의 분포범위도 상기 도 2와 마찬가지로 3개의 구간(FAST, TYPICAL, SLOW)으로 구분할 수 있다. 상기 3개의 구간(FAST, TYPICAL, SLOW)의 경계에 해당하는 두 레벨을 각각 제 3 및 제 4 기준전압(NMOS_TYP1, NMOS_TYP2)으로 정한 것이다.
상기 스큐 디코더(200)는 상기 제 1 내지 제 4 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2, NMOS_SKEW1, NMOS_SKEW2)를 디코딩하여 스큐 정보(P_FAST, P_SLOW, P_TYP, N_FAST, N_SLOW, N_TYP)를 생성하도록 구성된다.
상기 스큐 디텍터(100)는 도 3에 도시된 바와 같이, 제 1 내지 제 4 검출회 로(110 ~ 140)를 구비한다.
상기 제 1 검출회로(110)는 상기 전원전압(VDD)을 PMOS 트랜지스터를 이용하여 구성한 실험용 회로에 인가하여 생성한 전압과 상기 제 1 기준전압(PMOS_TYP1)을 비교하여 그 비교결과를 제 1 스큐 검출신호(PMOS_SKEW1)로서 출력하도록 구성된다. 상기 제 1 검출회로(110)는 복수개의 PMOS 트랜지스터(PM1 ~ PM5), 저항(R1), 비교기(111), 및 복수개의 인버터(IV1, IV2)를 구비한다. 상기 복수개의 PMOS 트랜지스터(PM1 ~ PM5)는 소오스가 전원단(VDD)에 공통 연결되고, 게이트에 바이어스 전압(VBIAS)을 공통 인가 받는다. 상기 저항(R1)은 일단이 상기 복수개의 PMOS 트랜지스터(PM1 ~ PM5)의 드레인과 공통연결되고 타단이 접지단(VSS)에 연결된다. 상기 비교기(111)는 상기 저항(R1)의 양단 전압과 상기 제 1 기준전압(PMOS_TYP1)을 입력받도록 구성된다. 상기 인버터(IV1)는 상기 비교기(111)의 출력을 입력받도록 구성된다. 상기 인버터(IV2)는 상기 인버터(IV1)의 출력을 입력받아 상기 제 1 스큐 검출신호(PMOS_SKEW1)로서 출력하도록 구성된다.
상기 제 2 검출회로(120)는 상기 전원전압(VDD)을 PMOS 트랜지스터를 이용하여 구성한 실험용 회로에 인가하여 생성한 전압과 상기 제 2 기준전압(PMOS_TYP2)을 비교하여 그 비교결과를 제 2 스큐 검출신호(PMOS_SKEW2)로서 출력하도록 구성된다. 상기 제 2 검출회로(110)는 복수개의 PMOS 트랜지스터(PM6 ~ PM10), 저항(R2), 비교기(121), 및 인버터(IV3)를 구비한다. 상기 복수개의 PMOS 트랜지스터(PM6 ~ PM10)는 소오스가 전원단(VDD)에 공통 연결되고, 게이트에 바이어스 전압(VBIAS)을 공통 인가 받는다. 상기 저항(R2)은 일단이 상기 복수개의 PMOS 트랜 지스터(PM6 ~ PM10)의 드레인과 공통연결되고 타단이 접지단(VSS)에 연결된다. 상기 비교기(121)는 상기 저항(R2)의 양단 전압과 상기 제 2 기준전압(PMOS_TYP2)을 입력받도록 구성된다. 상기 인버터(IV3)는 상기 비교기(121)의 출력을 입력받아 상기 제 2 스큐 검출신호(PMOS_SKEW2)로서 출력하도록 구성된다.
상기 제 3 검출회로(130)는 상기 전원전압(VDD)을 NMOS 트랜지스터를 이용하여 구성한 실험용 회로에 인가하여 생성한 전압과 상기 제 3 기준전압(NMOS_TYP1)을 비교하여 그 비교결과를 제 3 스큐 검출신호(NMOS_SKEW1)로서 출력하도록 구성된다. 상기 제 3 검출회로(130)는 복수개의 NMOS 트랜지스터(NM1 ~ NM5), 저항(R3), 비교기(131), 및 인버터(IV4)를 구비한다. 상기 복수개의 NMOS 트랜지스터(NM1 ~ NM5)는 소오스가 접지단(VSS)에 공통 연결되고, 게이트에 바이어스 전압(VBIAS)을 공통 인가 받는다. 상기 저항(R3)은 일단이 상기 복수개의 NMOS 트랜지스터(NM1 ~ NM5)의 드레인과 공통연결되고 타단이 전원단(VDD)에 연결된다. 상기 비교기(131)는 상기 저항(R3)의 양단 전압과 상기 제 3 기준전압(NMOS_TYP1)을 입력받도록 구성된다. 상기 인버터(IV4)는 상기 비교기(131)의 출력을 입력받아 상기 제 3 스큐 검출신호(NMOS_SKEW1)로서 출력하도록 구성된다.
상기 제 4 검출회로(140)는 상기 전원전압(VDD)을 NMOS 트랜지스터를 이용하여 구성한 실험용 회로에 인가하여 생성한 전압과 상기 제 4 기준전압(NMOS_TYP2)을 비교하여 그 비교결과를 제 4 스큐 검출신호(NMOS_SKEW2)로서 출력하도록 구성된다. 상기 제 4 검출회로(140)는 복수개의 NMOS 트랜지스터(NM6 ~ NM10), 저항(R4), 비교기(141), 및 복수개의 인버터(IV5, IV6)를 구비한다. 상기 복수개의 NMOS 트랜지스터(NM6 ~ NM10)는 소오스가 접지단(VSS)에 공통 연결되고, 게이트에 바이어스 전압(VBIAS)을 공통 인가 받는다. 상기 저항(R4)은 일단이 상기 복수개의 NMOS 트랜지스터(NM6 ~ NM10)의 드레인과 공통연결되고 타단이 전원단(VDD)에 연결된다. 상기 비교기(141)는 상기 저항(R4)의 양단 전압과 상기 제 4 기준전압(NMOS_TYP2)을 입력받도록 구성된다. 상기 인버터(IV5)는 상기 비교기(141)의 출력을 입력받도록 구성된다. 상기 인버터(IV6)는 상기 인버터(IV5)의 출력을 입력받아 상기 제 4 스큐 검출신호(NMOS_SKEW2)로서 출력하도록 구성된다.
상기 제 1 내지 제 4 검출회로(110 ~ 140) 각각에서 복수개의 트랜지스터와 저항에 해당하는 구성은 상기 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)을 생성하기 위한 시뮬레이션 회로와 동일하게 구성하는 것이 바람직하다.
상기 제 1 검출회로(110)에 구비된 복수개의 PMOS 트랜지스터(PM1 ~ PM5) 및 저항(R1)과, 상기 제 2 검출회로(120)에 구비된 복수개의 PMOS 트랜지스터(PM6 ~ PM10) 및 저항(R2)은 동일한 검출특성을 나타낼 수 있도록 동일한 공정이 적용되고 동일한 사이즈로 구성되는 것이 바람직하다.
상기 제 3 검출회로(130)와 제 4 검출회로(140)의 경우에도 동일한 공정이 적용되고 동일한 사이즈의 트랜지스터가 사용되는 것이 바람직하다.
상기 스큐 디코더(200)는 도 4에 도시된 바와 같이, 제 1 디코딩 회로(210)상기 및 제 2 디코딩 회로(220)를 구비한다. 상기 스큐 디코더(200)는 그 출력단을 반도체 집적회로의 데이터 출력 핀과 연결되도록 구성한다. 상기 스큐 디코더(200) 에서 출력된 스큐 정보(P_FAST, P_SLOW, P_TYP, N_FAST, N_SLOW, N_TYP)가 상기 반도체 집적회로의 데이터 출력 핀을 통해 반도체 집적회로 외부로 출력될 수 있다.
상기 제 1 디코딩 회로(210)는 상기 제 1 스큐 검출신호 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)를 조합하여 복수개의 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP)를 생성하도록 구성된다. 상기 제 1 디코딩 회로(210)는 상기 제 1 스큐 검출신호 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)를 논리곱하는 제 1 논리회로(ND11, IV11), 상기 제 1 스큐 검출신호 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)를 부정 논리합하는 제 2 논리회로(NR11), 및 반전된 제 1 스큐 검출신호(PMOS_SKEW1)와 제 2 스큐 검출신호(PMOS_SKEW2)를 논리곱하는 제 3 논리회로(IV12, ND12, IV13)를 구비한다.
상기 제 2 디코딩 회로(220)는 상기 제 3 스큐 검출신호 및 제 4 스큐 검출신호(NMOS_SKEW1, NMOS_SKEW2)를 조합하여 복수개의 제 2 스큐 정보(N_FAST, N_SLOW, N_TYP)를 생성하도록 구성된다. 상기 제 2 디코딩 회로(210)는 상기 제 3 스큐 검출신호 및 제 4 스큐 검출신호(NMOS_SKEW1, NMOS_SKEW2)를 논리곱하는 제 4 논리회로(ND13, IV14), 상기 제 3 스큐 검출신호 및 제 4 스큐 검출신호(NMOS_SKEW1, NMOS_SKEW2)를 부정 논리합하는 제 5 논리회로(NR12), 및 반전된 제 3 스큐 검출신호(NMOS_SKEW1)와 제 4 스큐 검출신호(NMOS_SKEW2)를 논리곱하는 제 6 논리회로(IV15, ND14, IV16)를 구비한다.
상기 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)은 반도체 집적회로 외부에서 공급 받거나, 반도체 집적회로 내부에서 생성되도록 할 수 있다. 상기 반도체 집적회로 내부에서 상기 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)을 생성할 경우, 내부의 전압 생성회로를 변경 설계하거나, 별도의 전압생성회로를 추가하는 방법을 사용할 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치의 동작을 설명하면 다음과 같다.
반도체 집적회로 외부 또는 내부에서 상기 제 1 내지 제 4 기준전압(PMOS_TYP1, PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)이 상기 스큐 디텍터(100)에 인가된다.
상기 스큐 디텍터(100)의 제 1 검출회로(110)의 복수개의 트랜지스터(PM1 ~ PM5)가 바이어스 전압(VBIAS)에 상응하는 양의 전류가 전원단(VDD)에서 저항(R1)으로 흐르게 한다. 상기 비교기(111)가 상기 전류량에 비례하는 저항(R1) 양단 전압과 상기 제 1 기준전압(PMOS_TYP1)을 비교하여 제 1 스큐 검출신호(PMOS_SKEW1)를 출력한다. 상기 제 2 내지 제 4 검출회로(120 ~ 140) 또한 제 1 검출회로(110)와 마찬가지로 저항(R2 ~ R4) 양단 전압과 상기 제 2 내지 제 4 기준전압(PMOS_TYP2, NMOS_TYP1, NMOS_TYP2)을 각각 비교하여 제 2 내지 제 4 스큐 검출신호(PMOS_SKEW2, NMOS_SKEW1, NMOS_SKEW2)를 출력한다.
상기 저항(R1)의 양단 전압이 상기 제 1 기준전압(PMOS_TYP1)에 비해 높은 경우, 상기 저항(R1) 양단 전압도 상기 제 2 기준전압(PMOS_TYP2)에 비해서도 높으므로 제 1 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)가 모두 하이 레벨로 출 력된다.
상기 스큐 디코더(200)의 제 1 디코딩 회로(210)는 상기 제 1 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)가 모두 하이 레벨이므로 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP) 중에서 'P_FAST'를 하이 레벨로 출력한다.
상기 저항(R1)의 양단 전압이 상기 제 1 기준전압(PMOS_TYP1)에 비해 낮고 제 2 기준전압(PMOS_TYP2)에 비해 높은 경우, 제 1 스큐 검출신호(PMOS_SKEW1)는 로우 레벨로 출력되고, 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)는 하이 레벨로 출력된다.
상기 스큐 디코더(200)의 제 1 디코딩 회로(210)는 상기 제 1 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)가 각각 로우 레벨과 하이 레벨이므로 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP) 중에서 'P_TYP'를 하이 레벨로 출력한다.
상기 저항(R1)의 양단 전압이 상기 제 2 기준전압(PMOS_TYP2)에 비해 낮은 경우, 제 1 스큐 검출신호(PMOS_SKEW1) 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)가 모두 로우 레벨로 출력된다.
상기 스큐 디코더(200)의 제 1 디코딩 회로(210)는 상기 제 1 및 제 2 스큐 검출신호(PMOS_SKEW1, PMOS_SKEW2)가 모두 로우 레벨므로 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP) 중에서 'P_SLOW'를 하이 레벨로 출력한다.
상기 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP)는 반도체 집적회로의 데이터 출력 핀을 통해 외부로 출력된다.
상기 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP) 중에서 'P_TYP'가 하이 레벨이 라는 것은 반도체 집적회로 내부의 PMOS 트랜지스터의 스큐 특성이 가장 보편적인 범위에 있다는 것을 의미한다. 따라서 상기 제 1 스큐 정보(P_FAST, P_SLOW, P_TYP)에 따라 스큐 특성이 빠른지 느린지 판단할 수 있다.
상기 스큐 디코더(200)의 제 2 디코딩 회로(220)는 상기 제 1 디코딩 회로(210)와 마찬가지로 제 3 및 제 4 스큐 검출신호(NMOS_SKEW1, NMOS_SKEW2)에 따라 제 2 스큐 정보(N_FAST, N_SLOW, N_TYP)를 출력한다.
상기 제 2 스큐 정보(N_FAST, N_SLOW, N_TYP)는 반도체 집적회로의 데이터 출력 핀을 통해 외부로 출력된다.
상기 제 2 스큐 정보(N_FAST, N_SLOW, N_TYP) 중에서 'N_TYP'가 하이 레벨이라는 것은 반도체 집적회로 내부의 NMOS 트랜지스터의 스큐 특성이 가장 보편적인 범위에 있다는 것을 의미한다. 따라서 상기 제 2 스큐 정보(N_FAST, N_SLOW, N_TYP)에 따라 스큐 특성이 빠른지 느린지 판단할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 집적회로의 스큐 정보 생성장치는 다음과 같은 효과가 있다.
첫째, 스큐 측정을 위한 회로구성이 최소화되므로 레이아웃 마진을 증대시킬 수 있다.
둘째, 웨이퍼 상태가 아닌 칩 상태에서 별도의 스큐 측정을 위한 공정없이자동으로 스큐 정보가 출력되므로 제조고정에 소요되는 시간을 단축시킬 수 있다.

Claims (19)

  1. 시뮬레이션 회로를 통해 측정된 복수개의 기준전압과 반도체 집적회로 내부에 상기 시뮬레이션 회로와 동일하게 모델링된 실험용 회로의 출력 전압을 비교하여 복수개의 스큐 검출신호를 출력하는 스큐 디텍터; 및
    상기 복수개의 스큐 검출신호를 디코딩하여 스큐 정보로서 출력하는 스큐 디코더를 구비하는 반도체 집적회로의 스큐 정보 생성장치.
  2. 제 1 항에 있어서,
    상기 시뮬레이션 회로는 트랜지스터 전압을 측정하여 상기 복수개의 기준전압을 생성하도록 구성됨을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  3. 제 2 항에 있어서,
    상기 시뮬레이션 회로는 전원단에 드레인이 연결되고 접지단에 소오스가 연결된 복수개의 N형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  4. 제 2 항에 있어서,
    상기 시뮬레이션 회로는 전원단에 소오스가 연결되고 접지단에 드레인이 연결된 복수개의 P형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  5. 제 1 항에 있어서,
    상기 복수개의 기준전압은 N형 트랜지스터 또는 P형 트랜지스터 각각에 대해 상위 레벨 전압과 하위 레벨 전압으로 구분됨을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  6. 제 1 항에 있어서,
    상기 스큐 디텍터는
    전원전압을 트랜지스터의 소오스 또는 드레인에 인가하여 생성한 전압과 상기 복수개의 기준전압을 비교하여 그 비교결과를 상기 복수개의 스큐 검출신호로서 출력하도록 구성됨을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  7. 제 6 항에 있어서,
    상기 스큐 디텍터는
    상기 전원전압을 N형 트랜지스터의 드레인 또는 P형 트랜지스터의 소오스에 인가하여 생성한 전압과 상기 복수개의 기준전압 각각을 비교하여 그 비교결과를 상기 복수개의 스큐 검출신호로서 출력하는 복수개의 검출회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  8. 제 6 항에 있어서,
    상기 스큐 디텍터는
    상기 전원전압을 P형 트랜지스터의 소오스에 인가하여 생성한 전압과 P형 트랜지스터용 제 1 기준전압을 비교하여 그 비교결과를 제 1 스큐 검출신호로서 출력하는 제 1 검출회로,
    상기 전원전압을 P형 트랜지스터의 소오스에 인가하여 생성한 전압과 P형 트랜지스터용 제 2 기준전압을 비교하여 그 비교결과를 제 2 스큐 검출신호로서 출력하는 제 2 검출회로,
    상기 전원전압을 N형 트랜지스터의 드레인에 인가하여 생성한 전압과 N형 트랜지스터용 제 1 기준전압을 비교하여 그 비교결과를 제 3 스큐 검출신호로서 출력하는 제 3 검출회로, 및
    상기 전원전압을 N형 트랜지스터의 드레인에 인가하여 생성한 전압과 N형 트랜지스터용 제 2 기준전압을 비교하여 그 비교결과를 제 4 스큐 검출신호로서 출력하는 제 4 검출회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  9. 제 8 항에 있어서,
    상기 제 1 검출회로는
    전원단에 소오스가 연결되고 접지단에 드레인이 연결된 복수개의 P형 트랜지스터, 및
    상기 복수개의 P형 트랜지스터에 의해 생성된 전압과 상기 P형 트랜지스터용 제 1 기준전압을 비교하여 그 비교결과를 출력하는 비교기를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  10. 제 8 항에 있어서,
    상기 제 2 검출회로는
    전원단에 소오스가 연결되고 접지단에 드레인이 연결된 복수개의 P형 트랜지스터, 및
    상기 복수개의 P형 트랜지스터에 의해 생성된 전압과 상기 P형 트랜지스터용 제 2 기준전압을 비교하여 그 비교결과를 출력하는 비교기를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  11. 제 8 항에 있어서,
    상기 제 3 검출회로는
    전원단에 드레인이 연결되고 접지단에 소오스가 연결된 복수개의 N형 트랜지스터, 및
    상기 복수개의 N형 트랜지스터에 의해 생성된 전압과 상기 N형 트랜지스터용 제 1 기준전압을 비교하여 그 비교결과를 출력하는 비교기를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  12. 제 8 항에 있어서,
    상기 제 4 검출회로는
    전원단에 드레인이 연결되고 접지단에 소오스가 연결된 복수개의 N형 트랜지스터, 및
    상기 복수개의 N형 트랜지스터에 의해 생성된 전압과 상기 N형 트랜지스터용 제 2 기준전압을 비교하여 그 비교결과를 출력하는 비교기를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  13. 제 1 항에 있어서,
    상기 스큐 정보는
    스큐의 정도를 복수개의 구간으로 나누어 정의하도록 구성됨을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  14. 제 8 항에 있어서,
    상기 스큐 디코더는
    상기 제 1 스큐 검출신호 및 제 2 스큐 검출신호를 조합하여 복수개의 제 1 스큐 정보를 생성하기 위한 제 1 디코딩 회로, 및
    상기 제 3 스큐 검출신호 및 제 4 스큐 검출신호를 조합하여 복수개의 제 2 스큐 정보를 생성하기 위한 제 2 디코딩 회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  15. 제 14 항에 있어서,
    상기 제 1 디코딩 회로는
    상기 제 1 스큐 검출신호 및 상기 제 2 스큐 검출신호를 논리곱하는 제 1 논리회로,
    상기 제 1 스큐 검출신호 및 상기 제 2 스큐 검출신호를 부정 논리합하는 제 2 논리회로, 및
    반전된 제 1 스큐 검출신호와 상기 제 2 스큐 검출신호를 논리곱하는 제 3 논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  16. 제 14 항에 있어서,
    상기 제 2 디코딩 회로는
    상기 제 3 스큐 검출신호 및 상기 제 4 스큐 검출신호를 논리곱하는 제 1 논리회로,
    상기 제 3 스큐 검출신호 및 상기 제 4 스큐 검출신호를 부정 논리합하는 제 2 논리회로, 및
    반전된 제 3 스큐 검출신호와 상기 제 4 스큐 검출신호를 논리곱하는 제 3 논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  17. 제 1 항에 있어서,
    상기 복수개의 기준전압은
    반도체 집적회로 외부에서 공급되는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  18. 제 1 항에 있어서,
    상기 복수개의 기준전압을 생성하기 위한 전압 생성기를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
  19. 제 1 항에 있어서,
    상기 스큐 디코더의 출력단이 반도체 집적회로의 데이터 출력 핀과 연결되도록 구성된 것을 특징으로 하는 반도체 집적회로의 스큐 정보 생성장치.
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KR970060226A (ko) * 1996-01-08 1997-08-12 김광호 좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치

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Title
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