KR100718042B1 - 반도체 메모리 장치 및 그 테스트 방법 - Google Patents

반도체 메모리 장치 및 그 테스트 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 복수 개의 커맨드를 디코딩하는 커맨드 디코더, 상기 커맨드 디코더에서 출력되는 신호의 입력에 대응하여 노이즈 테스트 제어 신호를 생성하는 제어 수단 및 상기 노이즈 테스트 제어 신호의 인에이블 여부에 대응하여 전류를 발생시키는 노이즈 발생 수단을 포함하며, 상기 노이즈 발생 수단은 주변 회로부 내에 배치되는 것을 특징으로 한다.
반도체 메모리 장치, 노이즈, 테스트 모드

Description

반도체 메모리 장치 및 그 테스트 방법{Semiconductor Memory Apparatus and Method for Testing the Same}
도 1은 일반적인 반도체 메모리 장치의 데이터 입출력 테스트 동작을 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 도 2에 도시한 노이즈 발생 회로의 구성을 나타낸 블록도,
도 4는 도 2 및 도 3에 도시한 제어 수단의 상세 구성을 나타낸 회로도,
도 5는 도 2 및 도 3에 도시한 노이즈 발생 수단의 구성을 나타낸 제 1 예시도,
도 6은 도 2 및 도 3에 도시한 노이즈 발생 수단의 구성을 나타낸 제 2 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
20 : 커맨드 디코더 30 : 제어 수단
40 : 노이즈 발생 수단
본 발명은 반도체 메모리 장치 및 그 테스트 방법에 관한 것으로, 보다 상세하게는 테스트 모드시에도 노멀 모드시와 같은 노이즈 환경을 구비하도록 하는 반도체 메모리 장치 및 그 테스트 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 내부 회로는 크게 2 부분으로 구분하여 메모리 셀들로 구성되는 복수 개의 메모리 뱅크 영역을 포함하는 코어 회로(Core Circuit)부와 그 외의 주변 회로(Peripheral Circuit)부로 나뉘어진다. 이 때 상기 코어 회로부와 상기 주변 회로부에 구비되는 각 소자들은 초소형 고집적화로 구현된다. 이에 따라 각 소자들 및 라인들은 서로 매우 인접한 물리적 거리를 두고 배치된다. 이 때 각 소자들 및 라인들은 직접적인 연결 관계 없이 절연체를 사이에 두고 구성된다 하여도 상호간의 전기적 특성에 영향을 주고 받게 되며, 이로 인해 반도체 메모리 장치의 각 구성 요소들에는 노이즈(Noise)가 발생하게 된다.
반도체 메모리 장치의 테스트시에는 컴프레스(Compress) 테스트 모드가 활용된다. 컴프레스 테스트 모드란, 반도체 메모리 장치의 데이터 입출력 테스트의 시간 효율을 향상시키기 위하여 한 번에 하나의 메모리 뱅크의 데이터 입출력 동작을 수행하는 노멀 모드와 달리 동시에 복수 개의 메모리 뱅크에 대한 데이터 입출력 테스트를 실시하는 테스트 모드를 이른다. 따라서 컴프레스 테스트 모드시에는 노멀 모드시와는 다른 양의 노이즈가 발생하게 된다. 반도체 메모리 장치의 고집적화로 인해 노이즈 처리 문제가 중요한 해결 과제로 부각되는 추세로 볼 때, 이와 같이 테스트 모드시에 노멀 모드시와 다르게 발생하는 노이즈에 대한 문제는 보다 진보된 기술을 적용하고 안정적인 제품을 양산하는 데에 있어서 중요한 해결 과제로 인식되고 있다.
이하, 종래의 기술에 따른 반도체 메모리 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 데이터 입출력 테스트 동작을 설명하기 위한 도면으로서, 16개의 데이터 패드와 16개의 입출력 라인 및 4개의 메모리 뱅크가 구비되는 반도체 메모리 장치를 예시적으로 나타낸 것이다.
도시한 바와 같이, 데이터 입출력 동작을 위한 커맨드와 어드레스는 각각 커맨드 버퍼(1)와 어드레스 버퍼(2)를 통해 입력되어 각각 커맨드 디코더(3)와 어드레스 디코더(4)에서 디코딩 된 후 4개의 메모리 뱅크(6)에 전달된다. 그리고 16개의 데이터 입출력 패드(DP<0:15>)는 데이터 입출력 버퍼(8)와 데이터를 주고 받는다. 상기 데이터 입출력 버퍼(8)는 16개의 입출력 라인(IO<0:15>)을 통해 4개의 입출력 드라이버(10)와 연결되고, 상기 4개의 입출력 드라이버(10)는 각각 16개의 데이터 입력 라인과 16개의 데이터 출력 라인을 통해 상기 4개의 메모리 뱅크(6)와 각각 연결된다.
또한 상기 커맨드 디코더(3)에서 출력되는 컴프레스 테스트 신호(cpt)를 입력 받아 상기 입출력 라인(IO<0:15>)에 입력 데이터를 전달하는 컴프레스 입력 드라이버(12)와 상기 컴프레스 테스트 신호(cpt)의 제어에 의해 상기 4개의 메모리 뱅크(6)로부터 출력되는 데이터의 테스트 결과를 기 할당된 입출력 라인(IO<i>)에 공급하는 4개의 컴프레스 출력 드라이버(14)도 도시되어 있다. 이 때 상기 컴프레 스 테스트 신호(cpt)는 상기 4개의 입출력 드라이버(10)에도 전달된다.
노멀 모드시, 상기 커맨드 디코더(1)는 상기 4개의 메모리 뱅크(6) 중 하나의 메모리 뱅크만을 활성화시킨다. 이 때 데이터가 입력되면 상기 데이터 입출력 버퍼(8)는 상기 16개의 데이터 패드(DP<0:15>)로부터 전달된 16개의 데이터를 순차적으로 상기 16개의 입출력 라인(IO<0:15>)에 전달한다. 상기 16개의 입출력 라인(IO<0:15>)에 전달된 16개의 데이터는 상기 입출력 드라이버(10)를 통해 상기 메모리 뱅크(6)에 전달된다. 마찬가지로 데이터 출력시에는 상기 메모리 뱅크(6)로부터 16개의 데이터가 순차적으로 상기 입출력 드라이버(10)에 전달된다. 이후 상기 16개의 데이터는 각각 상기 16개의 입출력 라인(IO<0:15>)을 통해 상기 데이터 입출력 버퍼(8)에 전달된 후 출력된다.
그러나 컴프레스 테스트 모드시, 상기 커맨드 어드레스 디코더(4)는 상기 4개의 메모리 뱅크(6)를 모두 활성화시킨다. 이 때 데이터가 입력되면 상기 컴프레스 입력 드라이버(12)는 4개의 입출력 라인(IO<i>) 당 데이터 하나씩, 4개의 데이터를 상기 16개의 입출력 라인(IO<0:15>)에 순차적으로 전달한다. 이후 상기 4개의 입출력 드라이버(10) 하나 당 데이터가 4개씩 순차적으로 전달되며 상기 각각의 입출력 드라이버(10)는 입력된 데이터를 구동하여 상기 4개의 메모리 뱅크(6)에 각각 전달한다. 즉 상기 16개의 데이터 패드(DP<0:15>)에 입력된 16개의 데이터 중 4개의 데이터만 추출하여 상기 4개의 메모리 뱅크(6)에 전달하는 것이다.
이 때 데이터가 출력되면 상기 4개의 컴프레스 출력 드라이버(14)는 각각 상기 4개의 메모리 뱅크(6)로부터 각각 16개의 데이터를 전달 받아 구동한 후 각각 하나의 출력 신호를 상기 16개의 입출력 라인(IO<0:16>) 중 할당된 라인에 전달한다. 이는 상기 컴프레스 출력 드라이버(14)는 모두 같은 논리 구조를 갖는 회로로 구성되므로 컴프레스 테스트 모드시 출력되는 신호가 상기 4개의 컴프레스 출력 드라이버(14)에서 모두 같은 레벨의 신호로 출력되는지를 판별하기 위함이다.
상술한 바와 같이, 도시한 반도체 메모리 장치에서 노멀 모드시와 컴프레스 테스트 모드시에는 입력되는 데이터의 양과 출력되는 데이터의 양이 각각 다르다. 따라서 컴프레스 테스트 모드시에 발생하는 노이즈의 양과 노멀 모드시에 발생하는 노이즈의 양이 달라지게 된다. 뿐만 아니라, 컴프레스 모드를 주로 사용하는 웨이퍼 테스트 단계와 노멀 모드를 주로 사용하는 패키지 공정 이후의 테스트 단계에서는 각각 클럭의 동작 주파수 등의 조건도 달라지게 되고 이로 인한 노이즈 양의 차이도 발생하게 된다. 이처럼 반도체 메모리 장치의 웨이퍼 테스트 단계에서 발생하는 노이즈의 양과 패키지 공정 후 테스트에서 발생하는 노이즈의 양이 다르게 나타나면 반도체 메모리 장치를 생산함에 있어서 테스트 조건의 차이에 의한 불량률이 높아지게 된다는 문제점이 나타난다. 따라서 웨이퍼 테스트 단계와 패키지 이후 테스트 단계의 노이즈 양의 차이는 반도체 메모리 장치를 생산함에 있어 불량률을 결정하는 중요한 요소 중의 하나가 된다. 그러나 종래에는 이와 같은 노이즈 양의 차이를 용이하게 감소시키지 못하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 테스트 모드시에 발생하는 노이즈 양과 노멀 모드시에 발생하는 노이즈 양이 같도록 하기 위해 테스트 모드시 주변 회로부 내에 노이즈를 발생시켜 테스트 결과에 대한 신뢰도를 향상키도록 하는 반도체 메모리 장치 및 그 테스트 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치는, 복수 개의 커맨드를 디코딩하는 커맨드 디코더; 상기 커맨드 디코더에서 출력되는 신호의 입력에 대응하여 노이즈 테스트 제어 신호를 생성하는 제어 수단; 및 상기 노이즈 테스트 제어 신호의 인에이블 여부에 대응하여 전류를 발생시키는 노이즈 발생 수단;을 포함하며, 상기 노이즈 발생 수단은 주변 회로부 내에 배치되는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 테스트 방법은, 반도체 메모리 장치의 웨이퍼 테스트 단계에서, 복수 개의 커맨드를 디코딩하여 노이즈 테스트 제어 신호를 생성하고, 상기 노이즈 테스트 제어 신호의 인에이블 여부에 따라 스위칭 동작을 수행하는 트랜지스터에 관통 전류를 발생시킴으로써 노이즈를 생성하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도로서, 16개의 데이터 패드와 16개의 입출력 라인 및 4개의 메모리 뱅크가 구비되는 반도체 메 모리 장치를 예시적으로 나타낸 것이다.
도시한 반도체 메모리 장치에는 노이즈 발생 회로로서 커맨드 디코더(20), 제어 수단(30) 및 4개의 노이즈 발생 수단(40)이 구비됨을 알 수 있다. 상기 4개의 노이즈 발생 수단(40)은 4개의 메모리 뱅크(6)의 근처에 배치된다. 컴프레스 테스트 모드시 상기 노이즈 테스트 제어 신호(ntc)가 인에이블 되면 상기 4개의 메모리 뱅크(6)는 상기 노이즈 발생 수단(40) 내부에 흐르는 전류로 인해 발생하는 노이즈의 영향을 받게 된다. 본 발명이 구현하고자 하는 반도체 메모리 장치에서 상기 노이즈 발생 회로는 도시한 주변 회로부의 어느 지점에든 위치할 수 있다. 노멀 모드시와 테스트 모드시의 노이즈의 특성 및 양을 고려하여 설계자가 상기 노이즈 발생 수단(40)을 적정 위치에 배치함으로써 노멀 모드시와 테스트 모드시의 노이즈 환경을 동일하게 조성할 수 있다.
도 3은 도 2에 도시한 노이즈 발생 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 노이즈 발생 회로는 복수 개의 커맨드(cmd<1:n>)를 디코딩하여 제 1 및 제 2 디코딩 신호(dcd1, dcd2)를 생성하여 출력하는 상기 커맨드 디코더(20), 상기 제 1 및 제 2 디코딩 신호(dcd1, dcd2)의 입력에 대응하여 노이즈 테스트 제어 신호(ntc)를 생성하는 상기 제어 수단(30) 및 상기 노이즈 테스트 제어 신호(ntc)의 인에이블 여부에 대응하여 제 1 전압(V1) 단자와 제 2 전압(V2) 단자 사이에 전류를 발생시키는 상기 노이즈 발생 수단(40)으로 구성된다.
이 때 상기 제 1 디코딩 신호(dcd1)는 노이즈 테스트 모드를 지시하기 위하여 모드 레지스터 셋트 신호(mrs)를 디코딩하여 생성한 신호이다. 상기 제 2 디코 딩 신호(dcd2)는 CKE(Clock Enable) 신호나 /CS(Chip Select) 신호 또는 테스트 용도로 구비된 핀을 통해 입력되는 임의의 테스트 신호 등을 디코딩하여 생성한 신호이다. 그러나 상기 제 1 및 제 2 디코딩 신호(dcd1, dcd2)의 생성 방법은 상술한 바에 한정되지 않는다. 여기에서는 상기 제 2 디코딩 신호(dcd2)가 로우 인에이블(Low Enable) 신호라 가정하기로 한다.
또한 상기 제 1 전압(V1)은 외부 공급전원(VDD)으로, 상기 제 2 전압(V2)은 그라운드 전압(VSS)으로 구현 가능하나, 이에 한정되지는 않는다는 점을 밝혀 둔다.
상기 제 1 디코딩 신호(dcd1)와 상기 제 2 디코딩 신호(dcd2)가 동시에 인에이블 되면 상기 제어 수단(30)으로부터 출력되는 노이즈 테스트 제어 신호(ntc)는 인에이블 된다.
이후 상기 인에이블 된 노이즈 테스트 제어 신호(ntc)가 상기 노이즈 발생 수단(40)에 전달되면 상기 노이즈 발생 수단(40) 내부에서는 전류가 발생한다. 이 때 발생한 전류는 인접한 소자 및 라인에 영향을 끼쳐 노이즈로 작용하게 된다. 즉 상기 노이즈 발생 수단(40)이 배치되는 위치에 따라 인접한 소자 및 라인에서 발생하는 노이즈의 특성 및 양이 결정되므로 상기 노이즈 발생 수단(40)의 배치는 테스트 모드시에 발생하는 노이즈의 양을 결정하는 데에 있어서 중요한 요소가 된다.
도 4는 도 2 및 도 3에 도시한 제어 수단의 상세 구성을 나타낸 회로도이다.
상기 제어 수단(30)은 상기 제 2 디코딩 신호(dcd2)를 입력 받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 1 디코딩 신호(dcd1)를 입 력 받는 낸드게이트(ND) 및 상기 낸드게이트(ND)의 출력 신호를 반전시키는 제 2 인버터(IV2)로 구성된다.
상기 제 2 디코딩 신호(dcd2)는 로우 인에이블 신호이므로, 상기 제 2 디코딩 신호(dcd2)가 로우 레벨(Low Level)로 인에이블 되고 상기 제 1 디코딩 신호(dcd1)가 인에이블 되는 경우에는 상기 노이즈 테스트 제어 신호(ntc)가 인에이블 된다. 그러나 그 외의 경우에는 상기 노이즈 테스트 제어 신호(ntc)가 디스에이블 된다. 이 때 상기 제 2 디코딩 신호(dcd2)의 인에이블 타임에 따라 상기 노이즈 테스트 제어 신호(ntc)의 인에이블 타임이 결정된다.
즉 상기 제 1 디코딩 신호(dcd1)는 상기 모드 레지스터 셋트 신호(mrs)를 디코딩하여 노이즈 테스트 모드를 지시하기 위해 생성된 신호이고, 상기 제 2 디코딩 신호(dcd2)는 상기 CKE 신호 등의 커맨드 신호를 디코딩하여 상기 노이즈 테스트 제어 신호(ntc)의 인에이블 타임을 결정하기 위해 생성된 신호이므로, 상기 제어 수단(30)은 노이즈 테스트 모드시 상기 커맨드 신호가 인에이블 되는 동안 상기 노이즈 테스트 제어 신호(ntc)를 인에이블 시켜 출력하는 것이다.
도 5는 도 2 및 도 3에 도시한 노이즈 발생 수단의 구성을 나타낸 제 1 예시도이다.
상기 노이즈 발생 수단(40)은 상기 노이즈 테스트 제어 신호(ntc)가 제 1 전류 발생부(420)로 공급되는 속도를 제어하는 제 1 지연부(410) 및 상기 제 1 지연부(410)로부터 공급되는 상기 노이즈 테스트 제어 신호(ntc)의 입력에 대응하여 상기 제 1 전압(V1) 단자와 상기 제 2 전압(V2) 단자 사이에 전류를 발생시키는 제 1 전류 발생부(420)로 구성된다.
이 때 상기 제 1 지연부(410)는 제 1 저항(R1)과 제 1 캐패시터(C1)의 RC 지연기 형태로 형성된다.
그리고 상기 제 1 전류 발생부(420)는 게이트 단이 상기 제 1 지연부(410)와 연결되고 드레인 단에 상기 제 1 전압(V1)이 인가되며 소스 단에 상기 제 2 전압(V2)이 인가되는 제 1 트랜지스터(TR1)로 구성된다.
상기 제 1 지연부(410)의 상기 제 1 저항(R1)과 상기 제 1 캐패시터(C1)의 조합에 의해 상기 노이즈 테스트 제어 신호(ntc)는 완만한 기울기를 갖는 신호로 변환되어 상기 제 1 전류 발생부(420)에 전달된다. 상기 제 1 전류 발생부(420)의 상기 제 1 트랜지스터(TR1)의 게이트 단에 상기 제 1 지연부(410)로부터 신호가 공급되면 상기 제 1 전압(V1)과 상기 제 2 전압(V2)의 전위차에 의해 상기 제 1 트랜지스터(TR1)에는 전류가 발생하게 된다.
도 6은 도 2 및 도 3에 도시한 노이즈 발생 수단의 구성을 나타낸 제 2 예시도로서, 4개의 전류 경로를 구비하는 회로를 나타낸 것이다. 그러나 여기에서 표현하는 전류 경로의 개수는 예시적인 것이며 이에 한정되지 않는다.
도시한 상기 노이즈 발생 수단(40)은 상기 노이즈 테스트 제어 신호(ntc)가 4개의 제 2 전류 발생부(420)로 공급되는 속도를 제어하는 제 2 지연부(410) 및 상기 제 2 지연부(410)로부터 공급되는 상기 노이즈 테스트 제어 신호(ntc) 및 4개의 전류 발생 신호(crg<0:3>)의 입력에 대응하여 상기 제 1 전압(V1) 단자와 상기 제 2 전압(V2) 단자 사이에 전류를 발생시키는 상기 4개의 제 2 전류 발생부(420)로 구성된다.
여기에서 상기 제 2 지연부(410)는 제 2 저항(R2)과 제 2 캐패시터(C2)의 RC 지연기 형태로 형성된다.
그리고 상기 4개의 제 2 전류 발생부(420)는 게이트 단이 상기 제 2 지연부(410)와 연결되고 드레인 단에 상기 제 1 전압(V1)이 인가되는 제 2 트랜지스터(TR2), 게이트 단에 제 1 전류 발생 신호(crg<0>)가 입력되고 드레인 단이 상기 제 2 트랜지스터(TR2)의 소스 단에 연결되며 소스 단에 상기 제 2 전압(V2)이 인가되는 제 3 트랜지스터(TR3), 게이트 단이 상기 제 2 지연부(410)와 연결되고 드레인 단에 상기 제 1 전압(V1)이 인가되는 제 4 트랜지스터(TR4), 게이트 단에 제 2 전류 발생 신호(crg<1>)가 입력되고 드레인 단이 상기 제 4 트랜지스터(TR4)의 소스 단에 연결되며 소스 단에 상기 제 2 전압(V2)이 인가되는 제 5 트랜지스터(TR5), 게이트 단이 상기 제 2 지연부(410)와 연결되고 드레인 단에 상기 제 1 전압(V1)이 인가되는 제 6 트랜지스터(TR6), 게이트 단에 제 3 전류 발생 신호(crg<2>)가 입력되고 드레인 단이 상기 제 6 트랜지스터(TR6)의 소스 단에 연결되며 소스 단에 상기 제 2 전압(V2)이 인가되는 제 7 트랜지스터(TR7), 게이트 단이 상기 제 2 지연부(410)와 연결되고 드레인 단에 상기 제 1 전압(V1)이 인가되는 제 8 트랜지스터(TR8) 및 게이트 단에 제 4 전류 발생 신호(crg<3>)가 입력되고 드레인 단이 상기 제 8 트랜지스터(TR8)의 소스 단에 연결되며 소스 단에 상기 제 2 전압(V2)이 인가되는 제 9 트랜지스터(TR3)로 구성된다.
상기 4개의 전류 발생 신호(crg<0:3>)는 상기 4개의 제 2 전류 발생부(420) 에서 발생하는 전류의 양을 제어하기 위해 선택적으로 인에이블 되는 신호로서, 테스트 모드시 발생시키고자 하는 노이즈의 양에 따라 퓨즈 회로 등의 장치를 이용하여 인위적으로 생성하여 사용되는 신호이다.
상기 노이즈 테스트 제어 신호(ntc)가 인에이블 된 상태에 상기 4개의 전류 발생 신호(crg<0:3>) 중 인에이블 되는 전류 발생 신호(crg<i>)의 개수에 따라 상기 제 2 전류 발생부(520)에 흐르는 전류의 총량이 결정된다. 즉 상기 노이즈 발생 수단(40)을 통해 발생시키고자 하는 노이즈의 양에 따라 인에이블 시켜야 하는 상기 전류 발생 신호(crg<i>)의 개수가 결정된다.
상술한 것처럼, 반도체 메모리 장치의 테스트 모드시 인위적으로 노이즈를 발생시킴으로써 노멀 모드시와 같은 노이즈 환경을 구비할 수 있다. 본 발명으로 인해 구현되는 반도체 메모리 장치의 노이즈 환경은 노이즈 발생 회로의 배치에 따라 결정된다. 또한 본 발명의 반도체 메모리 장치에서 테스트 모드시 발생하는 노이즈의 총량은 노이즈 발생 회로의 내부 구성에 따라 변동 가능하다. 즉 노이즈 발생 회로의 구성 및 배치에 의해 테스트 모드와 노멀 모드의 노이즈 환경이 같아질 수 있는 것이다. 이처럼 반도체 메모리 장치의 웨이퍼 테스트 단계에서 발생하는 노이즈의 양과 패키지 공정 후 테스트 단계에서 발생하는 노이즈의 양이 같아지면 반도체 메모리 장치를 생산함에 있어서 불량률을 낮출 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치 및 그 테스트 방법은 테스트 모드시에 발생하는 노이즈 양과 노멀 모드시에 발생하는 노이즈 양이 같도록 하기 위해 테스트 모드시 주변 회로부 내에 노이즈를 발생시켜 테스트 결과에 대한 신뢰도를 향상시키도록 하는 효과가 있다.

Claims (19)

  1. 복수 개의 커맨드를 디코딩하는 커맨드 디코더;
    상기 커맨드 디코더에서 출력되는 신호의 입력에 대응하여 노이즈 테스트 제어 신호를 생성하는 제어 수단; 및
    상기 노이즈 테스트 제어 신호의 인에이블 여부에 대응하여 전류를 발생시키는 노이즈 발생 수단;
    을 포함하며, 상기 제어 수단과 상기 노이즈 발생 수단은 주변 회로부 내에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 커맨드 디코더에서 출력되는 신호는 노이즈 테스트 모드를 설정하기 위해 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 커맨드 디코더에서 출력되는 신호는 모드 레지스터 셋트 신호를 디코딩하여 생성한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 커맨드 디코더에서 출력되는 신호는 상기 노이즈 테스트 모드시 상기 노이즈 테스트 제어 신호를 생성하기 위해 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 커맨드 디코더에서 출력되는 신호는 CKE 신호 또는 /CS 신호로부터 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 수단은 상기 커맨드 디코더에서 출력되는 신호를 입력 받는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 노이즈 발생 수단은,
    상기 노이즈 테스트 제어 신호가 전류 발생부로 공급되는 속도를 제어하는 지연부; 및
    상기 지연부로부터 공급되는 상기 노이즈 테스트 제어 신호의 입력에 대응하여 제 1 전압 단자와 제 2 전압 단자 사이에 전류를 발생시키는 상기 전류 발생부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 지연부는 저항과 캐패시터의 RC 지연기 형태로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 전류 발생부는 게이트 단이 상기 지연부와 연결되고 드레인 단에 상기 제 1 전압이 인가되며 소스 단에 상기 제 2 전압이 인가되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 노이즈 발생 수단은,
    상기 노이즈 테스트 제어 신호가 복수 개의 전류 발생부로 공급되는 속도를 제어하는 지연부; 및
    상기 지연부로부터 공급되는 상기 노이즈 테스트 제어 신호 및 복수 개의 전류 발생 신호의 입력에 대응하여 제 1 전압 단자와 제 2 전압 단자 사이에 전류를 발생시키는 상기 복수 개의 전류 발생부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 지연부는 저항과 캐패시터의 RC 지연기 형태로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 복수 개의 전류 발생부는,
    게이트 단이 상기 지연부와 연결되고 드레인 단에 상기 제 1 전압이 인가되는 제 1 트랜지스터;
    게이트 단에 해당 전류 발생 신호가 입력되고 드레인 단이 상기 제 1 트랜지스터의 소스 단에 연결되며 소스 단에 상기 제 2 전압이 인가되는 제 2 트랜지스터;
    를 구비하는 전류 발생부를 복수 개 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 7 항 또는 제 10 항에 있어서,
    상기 제 1 전압은 외부 공급전원(VDD)이고, 상기 제 2 전압은 그라운드 전압(VSS)인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 전류 발생 신호는 테스트 모드시 퓨즈 회로를 이용하여 인위적으로 발생시키는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  15. 반도체 메모리 장치의 웨이퍼 테스트 단계에서,
    복수 개의 커맨드를 디코딩하여 노이즈 테스트 제어 신호를 생성하고, 상기 노이즈 테스트 제어 신호의 인에이블 여부에 따라 스위칭 동작을 수행하는 트랜지스터에 관통 전류를 발생시킴으로써 노이즈를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  16. 제 15 항에 있어서,
    상기 노이즈 테스트 제어 신호는 상기 복수 개의 커맨드를 디코딩하여 얻은 노이즈 테스트 모드를 설정하는 신호와 노이즈 테스트 모드시 상기 노이즈 테스트 제어 신호의 인에이블 구간을 설정하는 신호에 의해 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  17. 제 16 항에 있어서,
    상기 노이즈 테스트 모드를 설정하는 신호는 모드 레지스터 셋트 신호를 디코딩하여 생성한 신호인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  18. 제 16 항에 있어서,
    상기 노이즈 테스트 제어 신호의 인에이블 구간을 설정하는 신호는 CKE 신호 또는 /CS 신호로부터 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 관통 전류는 외부 공급전원(VDD)과 그라운드 전압(VSS) 간의 전위차에 의해 발생하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916890B2 (en) * 2008-03-19 2014-12-23 Cree, Inc. Light emitting diodes with light filters
TWI809290B (zh) * 2020-07-30 2023-07-21 南亞科技股份有限公司 測試系統

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043490A (ko) * 1998-12-29 2000-07-15 윤종용 반도체 칩의 테스트 시스템 및 테스터
KR20010085537A (ko) * 2000-02-29 2001-09-07 아끼구사 나오유끼 반도체 장치 및 그 테스트 방법
KR20060000273A (ko) * 2004-06-28 2006-01-06 주식회사 하이닉스반도체 반도체 메모리 소자의 테스트 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736570A (en) * 1971-11-04 1973-05-29 Zenith Radio Corp Multiple state memory circuit
US4556840A (en) * 1981-10-30 1985-12-03 Honeywell Information Systems Inc. Method for testing electronic assemblies
GB2178535B (en) * 1985-07-27 1988-11-09 Rolls Royce Digital noise generator
JP3406698B2 (ja) * 1994-08-26 2003-05-12 富士通株式会社 半導体装置
EP1008992A4 (en) * 1996-07-29 2001-01-10 Mitsubishi Electric Corp SEMICONDUCTOR STORAGE DEVICE
KR100464940B1 (ko) * 1999-04-19 2005-01-05 주식회사 하이닉스반도체 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치
US6166997A (en) * 1999-05-21 2000-12-26 The United States Of America As Represented By The Secretary Of The Navy Low voltage power system for a towed acoustic array
US6144598A (en) * 1999-07-06 2000-11-07 Micron Technology, Inc. Method and apparatus for efficiently testing rambus memory devices
US6671836B1 (en) * 1999-09-23 2003-12-30 Rambus Inc. Method and apparatus for testing memory
KR100327136B1 (ko) * 1999-10-20 2002-03-13 윤종용 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
US6449753B1 (en) * 2000-02-25 2002-09-10 Sun Microsystems, Inc. Hierarchical coupling noise analysis for submicron integrated circuit designs
US6262928B1 (en) * 2000-09-13 2001-07-17 Silicon Access Networks, Inc. Parallel test circuit and method for wide input/output DRAM
EP1286469A1 (en) * 2001-07-31 2003-02-26 Infineon Technologies AG An output driver for integrated circuits and a method for controlling the output impedance of an integrated circuit
KR100413242B1 (ko) * 2001-12-20 2004-01-03 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드 회로
US6823293B2 (en) * 2002-12-31 2004-11-23 International Business Machines Corporation Hierarchical power supply noise monitoring device and system for very large scale integrated circuits
US7007252B2 (en) * 2003-04-09 2006-02-28 Synopsys, Inc. Method and apparatus for characterizing the propagation of noise through a cell in an integrated circuit
JP4345399B2 (ja) 2003-08-07 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
WO2005020324A1 (ja) * 2003-08-22 2005-03-03 The New Industry Reserch Organization 半導体集積回路の雑音検出及び測定回路
JP2005317127A (ja) 2004-04-28 2005-11-10 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US7177772B2 (en) * 2004-05-25 2007-02-13 Texas Instruments Incorporated System and method for generating and measuring noise parameters
JP4940643B2 (ja) * 2005-12-08 2012-05-30 日本電気株式会社 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法
US20070183231A1 (en) * 2006-02-02 2007-08-09 Badrinarayanan Kothandaraman Method of operating a memory system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043490A (ko) * 1998-12-29 2000-07-15 윤종용 반도체 칩의 테스트 시스템 및 테스터
KR20010085537A (ko) * 2000-02-29 2001-09-07 아끼구사 나오유끼 반도체 장치 및 그 테스트 방법
KR20060000273A (ko) * 2004-06-28 2006-01-06 주식회사 하이닉스반도체 반도체 메모리 소자의 테스트 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
10-2000-0043490, 10-2001-0085537, 10-2006-0000273

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