KR20050104232A - 인식 정보를 갖는 메모리 장치 - Google Patents

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Abstract

본 발명은 인식 정보를 갖는 메모리 장치에 관한 것으로, 특히 메모리 장치와 관련된 소정의 정보-제조 공장, 제조일, 웨이퍼 번호, 위이퍼상의 좌표 등-을 포함하는 기억 수단을 갖는 메모리 장치에 관한 것이다.
본 발명의 메모리 장치의 각 뱅크는 상기 메모리 장치와 관련된 인식 정보를 저장하며, 테스트 모드시에 인가되는 어드레스에 의하여 상기 인식 정보를 외부로 출력한다.

Description

인식 정보를 갖는 메모리 장치{Memory device including self-ID number}
본 발명은 인식 정보를 갖는 메모리 장치에 관한 것으로, 특히 메모리 장치와 관련된 소정의 정보-제조 공장, 제조일, 웨이퍼 번호, 위이퍼상의 좌표 등-을 포함하는 기억 수단을 갖는 메모리 장치에 관한 것이다.
일반적으로, 패키징이 종료된 메모리 장치가 흠이 있는 경우, 이러한 메모리 장치와 동시에 제작된 다른 메모리 장치에도 동일한 흠이 있을 가능성이 있으므로, 이들 메모리 장치에 대하여 테스트를 수행할 필요가 있다.
그런데, 종래에는 각 메모리 장치에 대한 정보-제조 공장, 제조일, 웨이퍼 번호, 위이퍼상의 좌표 등-를 판단하는 방법이 없었기 때문에 하자가 있을 것이라고 추측되는 메모리 장치를 정확히 분류하기가 매우 어려웠고, 많은 시간이 소요된다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 메모리 장치의 정보를 저장하는 정보 저장 장치(휴즈 세트)를 갖는 메모리 장치를 제공한다.
본 발명은 테스트 모드시 정보 저장 장치에 저장된 정보를 읽을 수 있는 소정의 어드레스를 인가하여 정보 저장 장치에 저장된 정보를 독출함으로써 패키징 후에도 메모리 장치에 관한 정보를 판독할 수 있는 기술을 제공한다.
본 발명에 따른 복수개의 뱅크를 포함하는 인식 정보를 갖는 메모리 장치의 각 뱅크는 어드레스 신호를 수신하여 디코딩하는 프리 디코더와, 상기 메모리 장치에 대한 정보를 저장하는 정보 저장 수단과, 상기 정보 저장 수단으로부터 출력되는 정보를 수신하는 입출력 라인 드라이버와, 상기 입출력 라인 드라이버의 출력신호를 수신하는 데이타 출력 드라이버와, 상기 데이타 출력 드라이버의 출력 신호를 수신하는 데이타 패드를 구비하며, 상기 정보 저장 수단은 상기 프리 디코더의 출력신호를 수신하여 상기 메모리 장치의 정보를 출력한다.
본 발명에 따른 복수개의 뱅크를 포함하는 인식 정보를 갖는 메모리 장치의 각 뱅크는 상기 메모리 장치와 관련된 인식 정보를 저장하며, 테스트 모드시에 인가되는 어드레스에 의하여 상기 인식 정보를 외부로 출력한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1은 메모리 장치의 정보를 저장하는 기능을 갖는 본 발명에 따른 메모리 장치의 일 실시예이다. 참고로, 도 1의 메모리 장치는 4 뱅크 SDRAM 메모리 장치를 나타낸다.
도 1의 메모리 장치는 뱅크(101~104)와, 데이타 출력 드라이버(14~17)와, 데이타 패드(DQ0~DQ3)를 구비한다. 데이타 출력 제어부(18)는 데이타 출력 드라이버(14~17)의 동작을 제어한다.
뱅크(102~103)의 각 구조는 뱅크(101)의 구조와 동일하므로 이하에서는 뱅크(101)에 대하여 설명하기로 한다.
뱅크(101)는 어드레스 신호를 수신하는 프리 디코더(11)와, 프리 디코더(11)의 출력신호를 수신하는 정보 저장 수단(120과, 정보 저장 수단(12)으로부터 출력되는 정보를 메모리 장치의 글로벌 입출력 라인으로 전덜하기 위한 입출력 라인 드라이버(13)를 구비한다. 여기서, 뱅크(101)는 일반적으로 사용되는 메모리 장치의 뱅크의 일부분에 형성되는 부분이다. 즉, 정보 저장 수단(12)은 메모리 셀 어레이의 일부분에 형성되어 있는 데이타 저장 수단을 의미한다.
이하, 도 7 내지 9 를 참조하여 도 1에 도시된 뱅프리 디코더, 정보 저장 수단, 입출력 라인 드라이버의 구조에 대하여 각각 설명한다.
도 7은 도 1의 프리 디코더를 나타내는 도면이다. 도 7의 프리 디코더는 메모리 장치의 인식 정보(ID information)를 검출하는 테스트 모드시 사용되는 프리 디코더이다.
도시된 바와같이, 프리 디코더는 컬럼 어드레스(col_y0, col_y1, col_y2)를 수신하여 프리 디코딩된 어드레스 신호(col_y012<0>, col_y012<1>, col_y012<2>, col_y012<3>, col_y012<4>, col_y012<5>, col_y012<6>, col_y012<7>)를 출력한다.
도 7에서, 컬럼 어드레스(col_y0b, col_y1b, col_y2b)는 각각 컬럼 어드레스(col_y0, col_y1, col_y2)의 반전 신호이다.
도 7의 프리 디코더의 리드 명령시 인가되는 컬럼 어드레스를 디코딩하며, 디코딩된 컬럼 어드레스는 정보 저장 수간에 저장된 데이타를 선택한다.
도 8은 도 1에 도시된 정보 저장 수단의 일예를 도시한다.
도 8의 정보 저장 수단은 전원전압(VDD)과 노드(a)사이에 연결된 PMOS 트랜지스터(P81)와, 노드(a)와 접지 사이에 병렬 연결된 복수개의 휴즈 수단(R0-N80; R1-N81; R2-N82; R3-N83; R4-N84; R5-N85; R6-N86; R7-N87)을 구비한다. 도 8에서, PMOS 트랜지스터(P81)의 게이트에는 제어신호(enable)가 인가된다.
휴즈 수단(R0-N80)은 휴즈(R0)와 NMOS 트랜지스터(N80)를 구비하며, NMOS 트랜지스터(N80)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<0>)가 인가된다.
휴즈 수단(R1-N81)은 휴즈(R1)와 NMOS 트랜지스터(N81)를 구비하며, NMOS 트랜지스터(N81)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<1>)가 인가된다.
휴즈 수단(R2-N82)은 휴즈(R2)와 NMOS 트랜지스터(N82)를 구비하며, NMOS 트랜지스터(N82)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<2>)가 인가된다.
휴즈 수단(R3-N83)은 휴즈(R3)와 NMOS 트랜지스터(N83)를 구비하며, NMOS 트랜지스터(N83)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<3>)가 인가된다.
휴즈 수단(R4-N84)은 휴즈(R4)와 NMOS 트랜지스터(N84)를 구비하며, NMOS 트랜지스터(N84)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<4>)가 인가된다.
휴즈 수단(R5-N85)은 휴즈(R5)와 NMOS 트랜지스터(N85)를 구비하며, NMOS 트랜지스터(N85)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<5>)가 인가된다.
휴즈 수단(R6-N86)은 휴즈(R6)와 NMOS 트랜지스터(N86)를 구비하며, NMOS 트랜지스터(N86)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<6>)가 인가된다.
휴즈 수단(R7-N87)은 휴즈(R7)와 NMOS 트랜지스터(N87)를 구비하며, NMOS 트랜지스터(N87)의 게이트에는 디코딩된 컬럼 어드레스(col_y012<7>)가 인가된다.
노드(a)상의 논리 레벨은 인버터(INV81) 에 인가되며, 인버터(INV81)의 출력신호는 인버터(INV82)에 인가된다. 낸드 게이트(NAND81)는 인버터(INV82)의 출력신호와 제어 신호(tm_dieid)를 수신한다. 제어 신호(tm_dieid)는 테스트 모드시 인가되는 신호로서, 메모리 칩 다이의 ID 정보를 검출하기 위한 테스트 모드 신호이다. 낸드 게이트(NAND81)의 출력신호는 인버터(INV83)에 인가된다. 인버터(INV83)의 출력신호는 yid이다. 트랜지스터(P82)와 인버터(INV84)는 노드(a)의 초기 전위를 하이 레벨로 유지하는 기능을 한다.
이하, 도 8 회로의 동작을 설명한다.
테스트 모드시, 테스트 모드 신호(tm_dieid)와 제어 신호(enable)가 하이 레벨로 인에이블된다.
다음, 예를들어, 리드 명령시 인가되는 컬럼 어드레스 신호(col_y2, col_y1, coly0)가 (L, L, H)인 경우, 프리 디코더의 출력신호(col_y012<1>)가 하이 레벨로 인에이블된다.
따라서, NMOS 트랜지스터(N81)가 턴온 상태가 된다. 이때, 휴즈(R1)가 컷딩된 상태이면, 인버터(INV83)의 출력신호는 하이 레벨이다. 반면에, 휴즈(R1)이 컷딩되지 않은 상태이면, 인버터(INV83)의 출력신호는 로우 레벨이다. 이와같이, 휴즈의 커팅 상태를 선택함으로써, 소정의 정보를 저장할 수 있음을 알 수 있다.
도 9는 도 1에 도시된 입출력 라인 드라이버의 일예이다.
도 9의 입출력 라인 드라이버는 도 8의 정보 저장 수단의 출력신호(yid)를 수신하는 버퍼(INV91, INV92)와, 테스트 모드 신호(tm_dieid)와 버퍼(INV91, INV92)의 출력신호를 수신하는 낸드 게이트(NAND91)와, 테스트 모드 신호의 반전 신호(tm_dieidb)와 버퍼(INV91, INV92)의 출력신호를 수신하는 노아 게이트(NOR91)와, 전원전압(VDD)과 노드(a)사이에 연결된 풀업 트랜지스터(P91)와, 노드(a)와 접지사이에 연결된 풀다운 트랜지스터(N91)를 구비한다. 낸드 게이트(NAND91)의 출력단은 풀업 트랜지스터(P91)의 게이트와 연결되고, 노아 게이트(NOR91)의 출력단은 풀다운 트랜지스터(N91)의 게이트에 연결되고, 노드(a)는 입출력 라인 드라이버의 출력단이다.
도 9의 회로 동작은 다음과 같다.
테스트 모드시, 테스트 모드 신호(tm_dieid)는 하이 레벨이고, 테스트 모드 신호(tm_dieidb)는 로우 레벨이다.
따라서, 도 8에서 설명한 정보 저장 수단의 출력신호(yid)가 하이 레벨인 경우, 노드(a)의 출력신호(gio_ba)는 하이 레벨이다. 반면에, 정보 저장 수단의 출력신호(yid)가 로우 레벨인 경우, 노드(a)의 출력신호(gio_ba)는 로우 레벨이다. 출력신호(gio_ba)는 메모리 장치의 글로벌 입출력 라인으로 전달된다.
이하, 도 3과 4의 타이밍도를 참조하여 도 1 및 도 7내지 9와 관련된 본 발명의 일실시예에 대한 동작을 설명한다.
도 3은 4 개의 뱅크를 갖는 SDRAM의 테스트 모드시 동작을 설명하는 타이밍도로서, 카스 레이턴시는 2 이고, 버스트 길이는 8인 경우이다.
도 3에서, MRS는 메모리 장치의 인식 정보를 독출하기 위한 테스트 모드임을 나타내며, 이 명령에 대하여 어드레스 핀(A7)은 하이 레벨이 되어 테스트 모드를 수행한다.
ACT 명령에 의하여 로우 어드레스(RA)어드레스가 인가되고, RDn 명령에 의하여 컬럼 어드레스(CA0)가 인가된다. 여기서, 컬럼 어드레스(CA0)는 테스트 모드시 정보 저장 수단에 저장된 데이타를 지정하는 어드레스이다.
도 3에서, "L0~L14" 와, "W0~W4"와, "X0~X5"와 "Y0~Y5"는 정보 저장 수단의 휴즈에 저장된 데이타를 나타낸다. 여기서, "L0~L14"는 제조 일자, 제조 공장, 제조 공정 라인 등을 나타내는 정보를 저장한다. "W0~W4"는 웨이퍼의 번호에 대한 정보를 저장한다. "X0~X5"는 웨이퍼의 X 좌표에 관한 정보를 저장하고, "Y0~Y5" 는 웨이퍼의 Y 좌표에 관한 정보를 저장한다.
도 3에서 본 바와같이, 각 정보 저장 수단은 8 개의 휴즈(R0~R7)를 구비하고 있다. 따라서, 도 1에 도시된 4 뱅크 메모리 장치는 32 개의 휴즈를 가지고 있다. 결과적으로 32 개의 휴즈에 저장된 데이타를 조합하여 232 개의 상태를 나타낼 수 있다.
여기서, "L0~L14"와 관련된 15 개의 휴즈로 32768 개의 상태를 나타낼 수 있다. 또한, "W0~W4"와 관련된 5 개의 휴즈를 이용하여 32 개의 상태를 나타낼 수 있다. 또한, 웨이퍼상의 X 좌표를 나타내는 6 개의 휴즈와 Y 좌표를 나타내는 6 개의 휴즈를 이용하여 4096 개의 좌표를 나타낼 수 있다.
이하, 도 3의 타이밍도를 설명한다.
전술한 바와같이, 프리 디코더에 의하여 디코딩된 컬럼 어드레스에 의하여 선택된 트랜지스터의 휴즈가 커팅 된 상태인 경우, 데이타는 하이 레벨이며, 프리 디코더에 의하여 디코딩된 컬럼 어드레스에 의하여 선택된 트랜지스터의 휴즈가 커팅되지 않은 상태인 경우, 데이타는 로우 레벨이다.
따라서, 데이타 패드(DQ0)로 출력되는 데이타(L0, L4, L8, L12, W1, X0, X4, Y2)와 데이타 패드(DQ1)로 출력되는 데이타(L1, L5, L9, L13, W2, X1, X5, Y3)와 데이타 패드(DQ2)로 출력되는 데이타(L2, L6, L10, L14, W3, X2, Y0, Y4)와 데이타 패드(DQ3)로 출력되는 데이타(L3, L7, L11, W0, W4, X3, Y1, Y5)로부터 메모리 장치의 고유 인식 정보를 얻을 수 있다.
도 4는 8 개의 뱅크를 갖는 SDRAM의 테스트 모드시 동작을 설명하는 타이밍도로서, 카스 레이턴시는 2 이고, 버스트 길이는 4인 경우이다. 이 경우, 각 정보 저장 수단은 4 개의 휴즈를 구비한다는 점을 제외하고는 도 3의 동작과 동일하다.
도 2는 메모리 장치의 정보를 저장하는 기능을 갖는 본 발명에 따른 메모리 장치의 제 2 실시예이다. 참고로, 도 2의 메모리 장치는 4 뱅크 DDR SDRAM 메모리 장치를 나타낸다.
도 2의 메모리 장치는 이븐 데이타와 아드 데이타의 구분을 위하여 입출력 라인 드라이버(GIO Driver)와 데이타 출력 드라이버(DOUT Driver)사이에 멀티 플렉서(MUX)와 파이프 래치(Pipe Latch)를 더 구비한다는 점을 제외하고는 도 1의 메모리 장치와 동일하다. 데이타 출력 제어부는 멀티플렉서와 파이프 래치와 데이타 출력 드라이버의 동작을 제어한다.
도 2에 도시된 뱅크의 구성은 도 1의 구성과 동일하므로 구체적인 설명은 생략한다.
이하, 도 10내지 도 12를 참조하여 도 2에 도시된 뱅크의 구성 요소(프리 디코더, 정보 조정 수단, 입출력 라인 드라이버)에 대하여 설명한다.
도 10은 4 개의 뱅크를 갖는 도 2의 DDR SDRAM 에서 사용되는 컬럼 어드레스용 프리 디코더의 구조를 도시한다. 도 10의 프리 디코더는 메모리 장치의 인식 정보를 검출하는 테스트 모드시 사용되는 프리 디코더이다.
도시된 바와같이, 프리 디코더는 컬럼 어드레스(col_y1, col_y2)를 수신하여 프리 디코딩된 어드레스 신호(col_y012<0>, col_y012<1>, col_y012<2>, col_y012<3>)를 출력한다.
도 10에서, 컬럼 어드레스(col_y1b, col_y2b)는 각각 컬럼 어드레스(col_y1, col_y2)의 반전 신호이다.
도 10의 프리 디코더의 리드 명령시 인가되는 컬럼 어드레스를 디코딩하며, 디코딩된 컬럼 어드레스는 정보 저장 수간에 저장된 데이타를 선택한다.
도 11은 도 2에 도시된 정보 저장 수단의 일예를 도시한다.
도 11의 정보 저장 수단의 기본 구조는 도 8의 경우와 동일하다. 다만, DDR SDRAM의 특성상 도 11에서 알 수 있듯이, 각 정보 저장 수단은 이븐 블록과 아드 블록을 포함한다.
도 11의 제어 신호 등은 도 8의 경우와 동일하다.
도 12는 도 2의 입출력 라인 드라이버의 일예를 도시한다.
도 12의 입출력 라인 드라이버의 기본 구조는 도 9의 입출력 라인 드라이버의 구조와 동일하다.
도 12에서, 좌측의 입출력 라인 드라이버는 도 11의 촤측에 도시된 이븐 블록용 정보 저장 장치의 출력신호를 수신한다. 도 12에서, 우측의 입출력 라인 드라이버는 도 11의 우측에 도시된 아드 블록용 정보 저장 장치의 출력신호를 수신한다. 도 12의 동작은 도 9의 경우와 동일하며, 도 12에서 사용된 제어 신호는 도 9 와 동일하다.
도 5 는 도 2 및 도 10 내지 12 에 도시된 DDR SDRAM 의 동작 타이밍을 나타내는 도면이다. 도 5는 CL=2, BL=8 이고, 4 개의 뱅크를 DDR SDRAM 의 동작을 설명한다.
클락신호(CLK)의 라이징 에지와 폴링 에지에 동기되어 데이타를 처리한다는 점을 제외하고는 도 3의 경우와 사실상 동일하다.
도 6은 도 2 및 도 10 내지 12 에 도시된 DDR SDRAM 의 동작 타이밍을 나타내는 도면이다. 도 6는 CL=2, BL=4 이고, 8 개의 뱅크를 DDR SDRAM 의 동작을 설명한다.
클락신호(CLK)의 라이징 에지와 폴링 에지에 동기되어 데이타를 처리한다는 점을 제외하고는 도 4의 경우와 사실상 동일하다.
도 13 내지 15는 DDR2 SDRAM 에서도 동일하게 본 발명의 기술적 사상을 구현하기 위한 뱅크를 구현할 수 있다는 것을 설명하기 위한 도면이다.
도 13은 4 개의 뱅크를 갖는 DDR2 SDRAM 의 프리 디코더를 나타낸다.
도 14는 각 뱅크에 사용되는 정보 저장 수단을 나타낸다. 도시된 바와같이, 4 개의 서브 회로를 구비한다.
도 15는 각 뱅크에 사용되는 입출력 라인 드라이버를 도시한다. 도시된 바와같이, 4 개의 서브 회로를 구비한다.
도 14의 각 서브 회로와 도 15 의 각 서브 회로는 일대일 대응한다.
테스트 모드시, 도 13 내지 15의 회로의 기본 동작은 메인 클락신호의 1 주기동안 4 개의 데이타를 처리한다는 것을 제외하고는 전술한 도 1 및 도 2의 겨우와 동일하다.
이상에서 알 수 있는 바와같이, 본 발명은 테스트 모드시 정보 저장 수단에 저장된 데이타를 독출하여 반도체 장치가 제조된 제조일 제조 공정 라인, 웨이퍼 번호, 웨이퍼의 위치 등을 정확히 알 수 있다.
도 1은 메모리 장치의 정보를 저장하는 기능을 갖는 본 발명에 따른 메모리 장치의 일 실시예이다.
도 2는 메모리 장치의 정보를 저장하는 기능을 갖는 본 발명에 따른 메모리 장치의 제 2 실시예이다.
도 3은 4 개의 뱅크를 갖는 SDRAM의 테스트 모드시 동작을 설명하는 타이밍도이다.
도 4는 8 개의 뱅크를 갖는 SDRAM의 테스트 모드시 동작을 설명하는 타이밍도이다.
도 5 는 도 2 및 도 10 내지 12 에 도시된 DDR SDRAM 의 동작 타이밍을 나타내는 도면이다.
도 6은 도 2 및 도 10 내지 12 에 도시된 DDR SDRAM 의 동작 타이밍을 나타내는 도면이다.
도 7은 도 1의 프리 디코더를 나타낸는 도면이다.
도 8은 도 1에 도시된 정보 저장 수단의 일예를 도시한다.
도 9는 도 1에 도시된 입출력 라인 드라이버의 일예이다.
도 10은 4 개의 뱅크를 갖는 도 2의 DDR SDRAM 에서 사용되는 컬럼 어드레스용 프리 디코더의 구조를 도시한다.
도 11은 도 2에 도시된 정보 저장 수단의 일예를 도시한다.
도 12는 도 2의 입출력 라인 드라이버의 일예를 도시한다.
도 13은 4 개의 뱅크를 갖는 DDR2 SDRAM 의 프리 디코더를 나타낸다.
도 14는 각 뱅크에 사용되는 정보 저장 수단을 나타낸다. 도시된 바와같이, 4 개의 서브 회로를 구비한다.
도 15는 각 뱅크에 사용되는 입출력 라인 드라이버를 도시한다.

Claims (5)

  1. 복수개의 뱅크를 포함하는 인식 정보를 갖는 메모리 장치에 있어서,
    상기 각 뱅크는
    어드레스 신호를 수신하여 디코딩하는 프리 디코더와,
    상기 메모리 장치에 대한 정보를 저장하는 정보 저장 수단과,
    상기 정보 저장 수단으로부터 출력되는 정보를 수신하는 입출력 라인 드라이버와,
    상기 입출력 라인 드라이버의 출력신호를 수신하는 데이타 출력 드라이버와,
    상기 데이타 출력 드라이버의 출력 신호를 수신하는 데이타 패드를 구비하며,
    상기 정보 저장 수단은 상기 프리 디코더의 출력신호를 수신하여 상기 메모리 장치의 정보를 출력하는 것을 특징으로 하는 인식 정보를 갖는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 정보 저장 수단은
    전원전압과 제 1 노드사이에 연결된 제 1 트랜지스터와,
    상기 제 1 노드와 접지 사이에 연결된 N 개의 휴즈 수단을 구비하며,
    상기 제 1 트랜지스터의 게이트에는 상기 전원전압을 상기 제 1 노드로 전달하기 위한 제어신호가 인가되며,
    상기 프리 디코더의 출력신호에 의하여 상기 각 휴즈 수단에 저장된 데이타를 출력하는 것을 특징으로 하는 인식 정보를 갖는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 각 휴즈 수단은
    상기 제 1 노드와 제 2 노드사이에 연결된 휴즈와,
    상기 제 2 노드와 접지사이에 연결된 제 2 트랜지스터를 구비하며,
    상기 제 2 트랜지스터의 게이트는 상기 프리 디코더의 출력신호를 수신하며,
    상기 프리 디코더의 출력신호에 의하여 상기 제 2 트랜지스터가 턴온되었을 때, 상기 휴즈가 커팅된 경우에는 상기 정보 저장 수단은 하이 레벨을 출력하고,
    상기 프리 디코더의 출력신호에 의하여 상기 제 2 트랜지스터가 턴온되었을 때, 상기 휴즈가 커팅되지 않은 경우에는 상기 정보 저장 수단은 로우 레벨을 출력하는 것을 특징으로 하는 인식 정보를 갖는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 입출력 라인 드라이버는
    상기 정보 저장 수단의 출력신호를 수신하는 버퍼와,
    테스트 모드 신호와 상기 버퍼의 출력신호를 수신하는 낸드 게이트와,
    상기 테스트 모드 신호의 반전 신호와 상기 버퍼의 출력신호를 수신하는 노아 게이트와,
    전원전압과 제 1 노드사이에 연결된 풀업 트랜지스터와,
    상기 제 1 노드와 접지사이에 연결된 풀다운 트랜지스터를 구비하며,
    상기 낸드 게이트의 출력단은 상기 풀업 트랜지스터의 게이트와 연결되고,
    상기 노아 게이트의 출력단은 상기 풀다운 트랜지스터의 게이트에 연결되고,
    상기 제 1 노드는 상기 입출력 라인 드라이버의 출력단인 것을 특징으로 하는 인식 정보를 갖는 메모리 장치.
  5. 복수개의 뱅크를 포함하는 인식 정보를 갖는 메모리 장치에 있어서,
    상기 각 뱅크는
    상기 메모리 장치와 관련된 인식 정보를 저장하며,
    테스트 모드시에 인가되는 어드레스에 의하여 상기 인식 정보를 외부로 출력하는 것을 특징으로 하는 인식 정보를 갖는 메모리 장치.
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