JP2005317176A - 識別情報を有するメモリ装置 - Google Patents
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Abstract
【解決手段】 複数個のバンクを含む識別情報を有するメモリ装置において、各バンク0〜3が、アドレス信号を受信してデコーディングするプリデコーダ11と、メモリ装置に関する情報を格納する情報格納手段12と、情報格納手段12から出力される情報を受信する入出力ラインドライバ13と、入出力ラインドライバ13の出力信号を受信するデータ出力ドライバ14と、データ出力ドライバ14の出力信号を受信するデータパッドDQ0とを備え、情報格納手段12が、プリデコーダ11の出力信号を受信してメモリ装置に関する情報を出力するように構成されている。
【選択図】 図1
Description
図3に示した情報格納手段12は、電源端子VDDとノードaとの間に接続されたpMOSトランジスタP81と、ノードaと接地との間に並列に接続された複数個(図3に示した例では8個)のヒューズ手段R0−N80、R1−N81、R2−N82、R3−N83、R4−N84、R5−N85、R6−N86、R7−N87とを備えている。図3において、pMOSトランジスタP81のゲートには、制御信号イネーブルが印加される。
また、ヒューズ手段R2−N82は、ヒューズR2とnMOSトランジスタN82とを備え、nMOSトランジスタN82のゲートには、デコーディングされたカラムアドレス信号col y012<2>が印加される。
ノードa上の信号はインバータINV81に印加され、インバータINV81の出力信号はインバータINV82に印加される。ナンドゲートNAND81は、インバータINV82の出力信号と制御信号tm dieidとを受信する。制御信号tm dieidは、テストモード時に印加される信号であって、メモリ装置のダイの識別情報を検出するためのテストモード信号である。ナンドゲートNAND81の出力信号は、インバータINV83に印加される。インバータINV83の出力信号はyidである。pMOSトランジスタP82及びインバータINV84は、ノードaの初期電位をハイレベルに維持する機能を備えている。
テストモード時には、テストモード信号tm dieid及び制御信号イネーブルが、ハイレベルにイネーブルされる。
図4に示した入出力ラインドライバ13は、図3に示した情報格納手段の出力信号yidを受信するバッファINV91、INV92と、テストモード信号tm dieidとバッファINV91、INV92の出力信号とを受信するナンドゲートNAND91と、テストモード信号の反転信号tm dieidbとバッファINV91、INV92の出力信号とを受信するノアゲートNOR91と、電源端子VDDとノードbとの間に接続されたプルアップトランジスタP91と、ノードbと接地端子VSSとの間に接続されたプルダウンランジスタN91とを備えている。ナンドゲートNAND91の出力側は、プルアップトランジスタP91のゲートと接続され、ノアゲートNOR91の出力側は、プルダウントランジスタN91のゲートに接続され、ノードbは、入出力ラインドライバへの出力部となっている。
テストモードの際、テストモード信号tm dieidはハイレベルに維持され、テストモード信号tm dieidbはローレベルに維持される。
したがって、図3を参照して説明した情報格納手段12の出力信号yidがハイレベルの場合、ノードbの出力信号gio baはハイレベルである。一方、情報格納手段12の出力信号yidがローレベルの場合、ノードbの出力信号gio baはローレベルである。この出力信号gio baは、メモリ装置のグローバル入出力ラインに伝送される。
前述のように、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされている状態の場合、データ(信号)はハイレベルである。また、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされていない状態の場合、データ(信号)はローレベルである。
なお、図8において、カラムアドレス信号col y1b、col y2bは、各々、カラムアドレス信号col y1、col y2の反転信号である。
図9に示した情報格納手段の基本構成は、図3に示した情報格納手段の場合と同じである。ただし、DDR SDRAMの特性上、図9から分かるように、各情報格納手段は、偶数のブロックと奇数のブロックとを含んでいる。
なお、図9に示した制御信号等は、図3の場合と同じであるので、関連する説明を省略する。
図10に示した入出力ラインドライバの基本構成は、図4に示した入出力ラインドライバの場合と同じである。
図10において、左側の入出力ラインドライバは、図9の左側に示した偶数ブロック用情報格納手段の出力信号を受信する。また、図10において、右側の入出力ラインドライバは、図9の右側に示した偶数ブロック用情報格納手段の出力信号を受信する。図10に示した入出力ラインドライバの動作は図4の場合と同じであり、図10で使われる制御信号は図4で使われるものと同じである。
クロック信号(CLK)の立上りエッジと立下りエッジとに同期してデータが処理されるという点を除くと、動作は図6の場合と実質的に同じである。
図13は、4つのバンクを有するDDR2 SDRAMのプリデコーダ
、図14は、4つのサブ回路を備えた、各バンクに使われる情報格納手段
、図15は、4つのサブ回路を備えた、各バンクに使われる入出力ラインドライバを示している。
なお、図14に示した各サブ回路と図15に示した各サブ回路とは、それぞれ対応している。
12 ヒューズセット
13 入出力ラインドライバ(GIDドライバ)
14、15、16、17 データ出力ドライバ(DOUTドライバ)
18 データ出力コントローラ
Claims (17)
- 複数個のバンクを含む識別情報を有するメモリ装置において、
各前記バンクが、
アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
該情報格納手段から出力される情報を受信する入出力ラインドライバと、
該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信するデータパッドとを備え、
前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力するように構成されていることを特徴とする識別情報を有するメモリ装置。 - 前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納されている情報を出力するように構成されていることを特徴とする請求項1に記載の識別情報を有するメモリ装置。 - 各前記ヒューズ手段が、
前記第1ノードと接地との間に、前記第1ノード側から順に接続されたヒューズ及び
第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項2に記載の識別情報を有するメモリ装置。 - 前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と前記第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと前記接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が前記プルアップトランジスタのゲートに接続され、
前記ノアゲートの出力側が前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項3に記載の識別情報を有するメモリ装置。 - 複数個のバンクを含む識別情報を有するメモリ装置において、
各前記バンクが、
前記メモリ装置に関する識別情報を格納し、
テストモード時に印加されるアドレス信号により、前記識別情報を外部に出力するように構成されていることを特徴とする識別情報を有するメモリ装置。 - メモリ装置において、
アドレス信号を受信してメモリ装置に関する情報として格納する情報格納部と、
該情報格納部の出力信号を受信して、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、
テストモード時に、前記情報格納部の出力信号を、前記メモリ装置に関する識別情報として用いるように構成されていることを特徴とするメモリ装置。 - 前記情報格納部が、メモリ装置のバンク数に比例して設けられていることを特徴とする請求項6に記載のメモリ装置。
- 前記情報格納部が、
前記アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
該情報格納手段から出力される情報を受信する入出力ラインドライバとを備えていることを特徴とする請求項6に記載のメモリ装置。 - 前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納されている情報を出力するように構成されていることを特徴とする請求項8に記載のメモリ装置。 - 各前記ヒューズ手段が、
前記第1ノードと前記接地との間に、前記第1ノード側から順に接続されたヒューズ及び第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項9に記載のメモリ装置。 - 前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が、前記プルアップトランジスタのゲートに接続され、
前記NORゲートの出力側が、前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項8に記載のメモリ装置。 - メモリ装置において、
アドレス信号を受信して前記メモリ装置に関する情報として格納する情報格納部と、
前記情報格納部の出力信号を受信するパイプラッチと、
該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、
テストモード時に、前記情報格納部の出力信号を、前記メモリ装置の識別情報として用いるように構成されていることを特徴とするメモリ装置。 - 前記情報格納部が、前記メモリ装置のバンク数に比例して設けられていることを特徴とする請求項12に記載のメモリ装置。
- 前記情報格納部が、
アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
前記情報格納手段から出力される情報を受信する入出力ラインドライバとを備えていることを特徴とする請求項12に記載のメモリ装置。 - 前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納された情報を出力するように構成されていることを特徴とする請求項14に記載のメモリ装置。 - 各前記ヒューズ手段が、
前記第1ノードと前記接地との間に、前記第1ノード側から順に接続されたヒューズ及び第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項15に記載のメモリ装置。 - 前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が、前記プルアップトランジスタのゲートに接続され、
前記ノアゲートの出力側が、前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項14に記載のメモリ装置。
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