CN100573703C - 包括自身id信息的存储器件 - Google Patents

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Abstract

本发明提供了一种包括自身ID信息的存储器件，用于存储关于存储器件的诸如缺陷地址、制造工厂、制造日期、晶片号码、晶片上的坐标等信息。该存储器件包括多个存储体，其中每个存储体包括信息存储单元。所述信息存储单元包括连接在电源电压与第一节点之间的第一晶体管以及连接在第一节点和地线之间的N个熔丝单元。每个熔丝单元包括连接在第一节点与第二节点之间的熔丝以及连接在第二节点和地线之间的第二晶体管。如果在第二晶体管由于被其栅极接收的预解码器的输出信号导通时熔丝切断，则信息存储单元输出高电平信号，而在第二晶体管被预解码器的输出信号导通时熔丝不切断，则信息存储单元输出低电平信号。

Description

包括自身ID信息的存储器件
技术领域
本发明涉及一种具有自身ID信息的存储器件，特别涉及一种包括用于存储关于存储器件的诸如缺陷地址、制造工厂、制造日期、晶片号码、晶片上的坐标等信息的信息存储单元的存储器件。
背景技术
一般来说，如果在封装过程完成之后在存储器件中发现缺陷，则推想与有缺陷的存储器件同时制造的其它存储器件也有同样的缺陷。因此需要对该存储器件进行性能测试。美国专利US6367042B1就涉及一种使用内置自我修复和识别电路的用于置入存储器的测试方法，所述的方法是对每个存储器进行内置自我测试(BIST)并将测试结果存储在存储器中。
然而，过去并没有方法来找出有关于存储器件的诸如缺陷地址、制造工厂、制造日期、晶片号码、晶片上的坐标等信息，因此很难从多个存储器件中准确地辩别有缺陷的存储器件。另外，从多个存储器件中辨别有缺陷的存储器件需要相当长的时间。
发明内容
因此，提出本发明解决现有技术中产生的上述问题，本发明的一个目的是提供一种具有用于存储关于存储器件的信息的信息存储单元的存储器件。
本发明的另一目的是提供这样一种技术，其用于在完成封装过程之后，通过在测试模式下提供适用于读取信息存储单元中存储的信息的预定地址，以读取信息存储单元中存储的信息，而容易地分析关于存储器件的信息。
为了实现上述目的，根据本发明第一方面，提供了一种包括自身ID信息的存储器件，该存储器件包括：多个存储体，其中每个存储体包括：预解码器，用于接收地址信号，并对其进行解码；信息存储单元，用于以该信息存储单元通过接收预解码器的输出信号来输出关于该存储器件的信息的方式，存储关于该存储器件的信息；输入/输出线路驱动器，用于接收从信息存储单元输出的信息；数据输出驱动器，用于接收输入/输出线路驱动器的输出信号；以及数据缓冲器(data pad)，用于接收数据输出驱动器的输出信号。
根据本发明的优选实施例，每个存储体存储关于该存储器件的自身ID信息，并根据测试模式期间为其提供的地址，将自身ID信息输出到外部。
为了实现上述目的，根据本发明第二方面，提供了一种存储器件，包括：信息存储部分，接收地址，并存储该地址作为该存储器件的信息；数据输出驱动器，接收信息存储部分的输出信号，并响应预定的输出控制信号而输出数据；以及数据缓冲器，接收数据输出驱动器的输出信号，以将数据输出驱动器的输出信号输出到芯片外，其中信息存储部分的输出信号在测试模式期间用作对应芯片的自身ID信息。
根据本发明的优选实施例，信息存储部分的数目与存储器件的存储体的数目成正比。
根据本发明的优选实施例，信息存储部分包括：预解码器，用于通过接收地址来对地址进行解码；信息存储单元，用于存储关于该存储器件的信息；以及输入/输出驱动器，用于接收从信息存储单元输出的信息。
根据本发明的优选实施例，信息存储单元包括：第一晶体管，连接在电源电压与第一节点之间；以及N个熔丝单元，连接在第一节点与地线之间，控制信号施加到第一晶体管的栅极，以便将电源电压传输到第一节点，而每个熔丝单元中存储的数据则根据预解码器的输出信号输出。
根据本发明的优选实施例，每个熔丝单元包括：熔丝，连接在第一节点与第二节点之间；以及第二晶体管，连接在第二节点与地线之间，第二晶体管的栅极接收预解码器的输出信号，如果在第二晶体管被预解码器的输出信号导通时，熔丝处于切断状态，则信息存储单元输出高电平信号，而如果在第二晶体管被预解码器的输出信号导通时，熔丝不处于切断状态，则信息存储单元输出低电平信号。
根据本发明的优选实施例，输入/输出线路驱动器包括：缓冲器，用于接收信息存储单元的输出信号；NAND门，用于接收测试模式信号和缓冲器的输出信号；NOR门，用于接收测试模式信号的反相信号和缓冲器的输出信号；上拉晶体管，连接在电源电压和第一节点之间；以及下拉晶体管，连接在第一节点和地线之间，NAND门的输出端连接到上拉晶体管的栅极，NOR门的输出端连接到下拉晶体管的栅极，而第一节点是输入/输出线路驱动器的输出端。
为了达到上述目的，根据本发明第三个方面，提供了一种存储器件，包括：信息存储部分，接收地址，并存储该地址作为该存储器件的信息；管道锁存器，用于接收信息存储部分的输出信号；数据输出驱动器，接收管道锁存器的输出信号，并响应预定的输出控制信号而输出数据；以及数据缓冲器，接收数据输出驱动器的输出信号，以便将数据输出驱动器的输出信号输出到芯片外部，其中信息存储部分的输出信号在测试模式期间用作对应芯片的自身ID信息。
根据本发明的优选实施例，信息存储部分的数目与存储器件的存储体的数目成正比。
根据本发明的优选实施例，信息存储部分包括：预解码器，用于通过接收地址来对地址进行解码；信息存储单元，用于存储关于该存储器件的信息；以及输入/输出驱动器，用于接收从信息存储单元输出的信息。
附图说明
通过下面结合附图进行的详细叙述，本发明的上述和其它目的、特征和优点将变得更加清楚明白，其中：
图1是示出了根据本发明第一实施例具有信息存储功能的存储器件的视图；
图2是示出了根据本发明第二实施例具有信息存储功能的存储器件的视图；
图3是用于说明具有四个存储体的SDRAM在测试模式下的操作的定时图；
图4是用于说明具有八个存储体的SDRAM在测试模式下的操作的定时图；
图5是用于说明具有四个存储体的DDR SDRAM的操作的定时图；
图6是用于说明具有八个存储体的DDR SDRAM的操作的定时图；
图7是图1中示出的预解码器的电路图；
图8是图1中示出的信息存储单元的电路图；
图9是图1中示出的输入/输出线路驱动器的电路图；
图10是图2中示出的具有四个存储体的DDR SDRAM中所使用的列地址预解码器的定时图；
图11是图2中示出的信息存储单元的电路图；
图12是图2中示出的输入/输出线路驱动器的电路图；
图13是具有四个存储体的DDR2SDRAM中所使用的预解码器的电路图；
图14是具有四个存储体的DDR2SDRAM中所使用的信息存储单元的电路图；以及
图15是具有四个存储体的DDR SDRAM中所使用的输入/输出线路驱动器的电路图。
具体实施方式
在下文中，将参考附图来描述本发明。
图1是示出了根据本发明第一实施例的具有信息存储功能的存储器件的视图。图1中示出的存储器件为四个存储体的SDRAM存储器件。
参考图1，存储器件包括信息存储部分101到104、数据输出驱动器14到17、和数据缓冲器(data pad)DQ0到DQ3。提供了数据输出控制单元18，以控制数据输出驱动器14到17的操作。
存储体1到3的信息存储部分102和104的结构与存储体0的信息存储部分101的结构相同，因此下面将不再描述信息存储部分102和104的结构，以避免重复。
信息存储部分101包括：预解码器11，用于接收列地址信号；信息存储单元12，用于接收预解码器11的输出信号；和输入/输出线路驱动器13，用于将从信息存储单元12输出的信息传输到存储器件的全局输入/输出线。这里，信息存储部分101可以作为存储器件通常使用的存储体的一部份形成，或者可以在外围电路区域中形成。也就是说，信息存储单元12表示存储单元阵列的数据存储单元。
在下文中，将分别参考图7到图9详细说明预解码器的结构以及信息存储单元和输入/输出线路驱动器的结构。
图7是图1中示出的预解码器11的电路图。图7中示出的预解码器11是用于在测试模式下检测存储器件的ID信息。
如图7所示，预解码器接收列地址col_y0、col_y1和col_y2，并输出预解码地址信号col_y012<0>、col_y012<1>、col_y012<2>、col_y012<3>、col_y012<4>、col_y012<5>、col_y012<6>和col_y012<7>。
在图7中，列地址col_y0b、col_y1b和col_y2b是列地址col_y0、col_y1和col_y2的反相信号。
参考图7，预解码器对读取指令期间所提供的列地址进行解码。有可能通过解码的列地址来选择信息存储单元中存储的数据。
图8是图1中示出的信息存储单元12的电路图。
图8中的信息存储单元12包括：PMOS晶体管P81，连接在电源电压VDD和节点a之间；以及多个熔丝单元R0-N80，R1-N81，R2-N82，R3-N83，R4-N84，R5-N85，R6-N86，和R7-N87，其在节点a和地之间排成行。控制信号(enable(使能))施加到PMOS晶体管P81。
熔丝单元R0-N80包括熔丝R0和NMOS晶体管N80。解码的列地址col_y012<0>施加到NMOS晶体管N80的栅极。
熔丝单元R1-N81包括熔丝R1和NMOS晶体管N81。解码的列地址col_y012<1>施加到NMOS晶体管N81的栅极。
熔丝单元R2-N82包括熔丝R2和NMOS晶体管N82。解码的列地址col_y012<2>施加到NMOS晶体管N82的栅极。
熔丝单元R3-N83包括熔丝R3和NMOS晶体管N83。解码的列地址col_y012<3>施加到NMOS晶体管N83的栅极。
熔丝单元R4-N84包括熔丝R4和NMOS晶体管N84。解码的列地址col_y012<4>施加到NMOS晶体管N84的栅极。
熔丝单元R5-N85包括熔丝R5和NMOS 15晶体管N85。解码的列地址col_y012<5>施加到NMOS晶体管N85的栅极。
熔丝单元R6-N86包括熔丝R6和NMOS晶体管N86。解码的列地址col_y012<6>施加到NMOS晶体管N86的栅极。
熔丝单元R7-N87包括熔丝R7和NMOS晶体管N87。解码的列地址col_y012<7>施加到NMOS晶体管N87的栅极。
节点a的信号施加到反相器INV81，而反相器INV81的输出信号施加到反相器INV82。NAND门NAND81接收控制信号tm_dieid和反相器INV82的输出信号。控制信号tm_dieid为测试模式期间为检测存储器芯片(chip die)的ID信息而施加的测试模式信号。NAND门NAND81的输出信号施加到反相器INV 83。反相器INV83的输出信号为“yid”。节点a的起始电位通过晶体管P82和反相器INV84而维持在高电平。
在下文中，将说明图8中示出的信息存储单元的操作。
在测试模式下，测试模式信号tm_dieid和控制信号(enable)以高电平激活。
然后，如果在读取指令期间施加的列地址信号col_y2、col_y2和col_y2为L、L和H，则预解码器的输出信号col_y012<1>以高电平激活。
因此，NMOS晶体管N81被导通。此时，如果熔丝R1处于切断状态，则反相器INV83的输出信号变成高电平。相反地，如果熔丝R1不处于切断状态，则反相器INV83的输出信号变成低电平。以这种方式，可以根据熔丝的切断状态来存储预定的信息。
图9是图1中示出的输入/输出线路驱动器13的电路图。
图9中示出的输入/输出线路驱动器13包括：缓冲器INV91和INV92，用于接收信息存储单元的输出信号yid；NAND门NAND91，用于接收测试模式信号tm_dieid和缓冲器INV91和INV92的输出信号；NOR门NOR91，用于接收反相信号tm_dieidb和缓冲器INV91和INV92的输出信号；上拉晶体管P91，连接在电源电压VDD和节点b之间；以及下拉晶体管N91，连接在节点b和地线之间。NAND门NAND91的输出端连接到上拉晶体管P91的栅极，而NOR门NOR91的输出端连接到下拉晶体管N91的栅极。节点b为输入/输出线路驱动器13的输出端。
图9中示出的电路操作如下。
在测试模式期间，测试模式信号tm_dieid变成高电平而反相测试模式信号tm_dieidb变成低电平。
因此，如果图8所示的信息存储单元的输出信号yid为高电平，则节点a的输出信号gio_ba变成高电平。相反地，如果信息存储单元的输出信号yid为低电平，则节点a的输出信号gio_ba变成低电平。节点a的输出信号gio_ba被传送给存储器件的全局输入/输出线。
在下文中，将参考图3和图4中的定时图说明图1、7和9中示出的存储器件的操作。
图3是说明具有四个存储体的SDRAM在测试模式下的操作的定时图，其中，CAS延迟时间为2，而脉冲串长度为8。
在图3中，MRS代表用于在测试模式期间产生指令语言以便读取存储器件的ID信息的模式寄存器组。当MRS为了执行测试模式而产生指令语言时，地址引脚A7变成高电平。
行地址RA根据ACT指令施加，而列地址CA0根据RDn指令施加。其中，列地址CA0为用于在测试模式期间给信息存储单元中存储的数据定位的地址。
图3中，“L0-L14”、“W0-W4”，“X0-X5”和“Y0-Y5”表示信息存储单元的熔丝中存储的数据。其中，“L0-L14”包括关于制造日期、制造工厂、组装线等的信息。“WO-W4”包括关于晶片号码的信息，“X0-X5”包括关于晶片的X坐标的信息，而“Y0-Y5”包括关于晶片的Y-坐标的信息。
参考图3，每个信息存储单元必定具有八个熔丝R0到R7。因此，图1中示出的四个存储体的存储器件具有32个熔丝。因此，通过彼此组合32个熔丝中存储的数据，可以表示232种状态。
因此，使用与“L0-L14”相关的15个熔丝可以表示32768种状态，而使用与“W0-W4”相关的5个熔丝可以表示32种状态。此外，通过使用6个熔丝表示晶片上的X坐标，并使用6个熔丝表示Y坐标，总共可以表示4096个坐标。
在下文中，将说明图3中的定时图。
如上所述，如果根据预解码器解码的列地址选择的晶体管的熔丝处于切断状态，则数据变成高电平。另外，如果根据预解码器解码的列地址选择的晶体管的熔丝不处于切断状态，则数据变成低电平。
因此，有可能根据输出到数据缓冲器DQ0的数据L0、L4、L8、L12、W1、X0、X4和Y2，输出到数据缓冲器DQ1的数据L1、L5、L9、L13、W2、X1、X5和Y3，输出到数据缓冲器DQ2的数据L2、L6、L10、L14、W3、X2、Y0和Y4，以及输出到数据缓冲器DQ3的数据L3、L7、L11、W0、W4、X3、Y1和Y5，来获得存储器件的自身ID信息。
图4是用于说明具有八个存储体的SDRAM在测试模式下的操作的定时图，其中，CAS延迟时间为2而脉冲串长度为4。在这种情况下，除了图4所示SDRAM以八个存储体操作之外，该SDRAM以与图3所示SDRAM相同的方式操作。
图2是示出了根据本发明第二实施例的具有信息存储功能的存储器件的视图。图2中示出的存储器件为四个存储体的DDR SDRAM存储器件。
除了图1中示出的存储器件在输入/输出线路驱动器(GIO驱动器)和数据输出驱动器(DOUT驱动器)之间还包括多路复用器MUX和管道(pipe)锁存器之外，图2所示的存储器件与图1所示的存储器件相同。数据输出控制器控制多路复用器MUX、管道锁存器和数据输出驱动器(DOUT驱动器)的操作。
图2中示出的信息存储部分与图1中示出的信息存储部分相同，所以下面将不再赘述。
在下文中，将参考图10到图12描述图2中示出的存储体的组件(预解码器、信息存储单元和输入/输出线路驱动器)。
图10是图2中示出的具有四个存储体的DDR SDRAM中使用的列地址预解码器的定时图。图10中示出的预解码器用于在测试模式期间检测存储器件的ID信息。
如图10所示，预解码器接收列地址col_y1和col_y2，并输出预解码的地址信号col_y012<0>、col_y012<1>、col_y012<2>、和col_y012<3>。
在图10中，列地址col_y1b和col_y2b是列地址col_y1和col_y2的反相信号。
参考图10，预解码器对读取指令期间施加的列地址进行解码。可以通过解码的列地址来选择信息存储单元中存储的数据。
图11是图2所示的信息存储单元的电路图。
除了图11中示出的信息存储单元因为DDR SDRAM的特性而进一步包括偶数块和奇数块之外，图11中示出的信息存储单元的结构与图8中示出的信息存储单元的结构相同。
图11的控制信号与图8的控制信号相同，所以以下不再赘述。
图12是图2中示出的输入/输出线路驱动器的电路图。
图12中示出的输入/输出线路驱动器的结构基本上与图9中示出的输入/输出线路驱动器的结构相同。
位于图12左边的输入/输出线路驱动器接收位于图11左边并用作偶数块的信息存储单元的输出信号。此外，位于图12右边的输入/输出线路驱动器接收位于图11右边并用作奇数块的信息存储单元的输出信号。图12中示出的输入/输出线路驱动器的操作与图9中示出的输入/输出线路驱动器的操作相同。另外，图12中示出的控制信号与图9中示出的控制信号相同。
图5是示出图2和图10到图12所示的DDR SDRAM的操作定时的定时图。图5中示出的DDR SDRAM包括四个存储体，其中，CAS延迟时间为2，而脉冲串长度为8。
除了图5中示出的DDR SDRAM与时钟信号CLK的上升沿和下降沿同步地处理数据之外，图5中示出的DDR SDRAM的操作与图3中示出的DDRSDRAM的操作相同。
图6是示出图2和图10到图12所示的DDR SDRAM的操作定时的定时图。图5中示出的DDR SDRAM包括八个存储体，其中，CAS延迟时间为2，而脉冲串长度为4。
除了图6中示出的DDR SDRAM与时钟信号CLK的上升沿和下降沿同步地处理数据之外，图6中示出的DDR SDRAM的操作与图4中示出的DDRSDRAM的操作相同。
图13到图15是说明本发明可以在DDR2SDRAM中实施的视图。
图13是示出具有四个存储体的DDR2SDRAM中所使用的预解码器的结构的视图。
图14是示出每个存储体中所使用的信息存储单元的结构的视图。如图14所示，提供了四个子电路。
图15是示出每个存储体中所使用的输入/输出线路驱动器的结构的视图。如图15所示，提供了四个子电路。
除了图13到图15中示出的电路可以在测试模式下在一个主时钟信号周期期间处理四个数据之外，图13到图15中示出的电路的基本操作与图1和图2中的电路的基本操作相同。
尽管本发明是关于SDRAM、DDR SDRAM和DDR2 SDRAM而描述的，但是本发明可以用于其它存储器件。另外，除了四个存储体和八个存储体之外，本发明还可以适用于包括多个存储体的存储器件。
如上所述，本发明通过在测试模式期间读取信息存储单元中存储的数据，可以准确地检测半导体器件的信息，所述信息包括制造数据、组装线、晶片号码和晶片上的坐标。因此，通过使用芯片ID，可以容易地检查并找出特定的位置信息和特征数据。
尽管为了解释说明的目的而描述了本发明的优选实施例，但是本领域技术人员应该明白，在不脱离所附权利要求中公开的本发明的范围和精神的情况下，可以进行各种修改、添加和替换。

Claims (11)

1.一种包括自身ID信息的存储器件，该存储器件包括：
多个存储体，其中每个存储体包括：
预解码器，用于接收地址信号，并在测试模式期间对其进行解码；
信息存储单元，用于以该信息存储单元通过接收用于测试模式的预解码器的输出信号来输出关于该存储器件的信息的方式，存储关于该存储器件的信息，其中所述信息包括制造日期、组装线以及存储器件的晶片号码；
输入/输出线路驱动器，用于接收从信息存储单元输出的信息；
数据输出驱动器，用于接收输入/输出线路驱动器的输出信号；以及
数据缓冲器，用于接收数据输出驱动器的输出信号；
所述信息存储单元包括：第一晶体管，连接在电源电压与第一节点之间；以及N个熔丝单元，连接在第一节点和地线之间，控制信号施加到第一晶体管的栅极以将电源电压传输到第一节点，而每个熔丝单元中存储的数据则根据预解码器的输出信号输出，其中，每个熔丝单元包括：熔丝，连接在第一节点与第二节点之间；以及第二晶体管，连接在第二节点和地线之间；第二晶体管的栅极接收预解码器的输出信号，如果在第二晶体管被预解码器的输出信号导通时，熔丝处于切断状态，则信息存储单元输出高电平信号，而如果在第二晶体管被预解码器的输出信号导通时，熔丝不处于切断状态，则信息存储单元输出低电平信号。
2.如权利要求1所述的存储器件，其中，输入/输出线路驱动器包括：缓冲器，用于接收信息存储单元的输出信号；NAND门，用于接收测试模式信号和缓冲器的输出信号；NOR门，用于接收测试模式信号的反相信号和缓冲器的输出信号；上拉晶体管，连接在电源电压与第三节点之间；以及下拉晶体管，连接在第三节点和地线之间，NAND门的输出端连接到上拉晶体管的栅极，NOR门的输出端连接到下拉晶体管的栅极，而第三节点是输入/输出线路驱动器的输出端。
3.一种包括自身ID信息的存储器件，该存储器件包括：
多个存储体，其中每个存储体存储关于该存储器件的自身ID信息，并根据测试模式期间为其提供的地址，将自身ID信息输出到外部，其中所述自身ID信息包括制造日期、组装线以及存储器件的晶片号码，每个存储体包括：第一晶体管，连接在电源电压与第一节点之间；以及N个熔丝单元，连接在第一节点与地线之间，控制信号施加到第一晶体管的栅极，以便将电源电压传输到第一节点，而每个熔丝单元中存储的数据则根据预解码器的输出信号输出，其中，每个熔丝单元包括：熔丝，连接在第一节点与第二节点之间；以及第二晶体管，连接在第二节点与地线之间，第二晶体管的栅极接收预解码器的输出信号，如果在第二晶体管被预解码器的输出信号导通时，熔丝处于切断状态，则信息存储单元输出高电平信号，而如果在第二晶体管被预解码器的输出信号导通时，熔丝不处于切断状态，则信息存储单元输出低电平信号。
4.一种存储器件，包括：
信息存储部分，接收地址，并存储该地址作为该存储器件的信息；
数据输出驱动器，接收信息存储部分的输出信号，并响应预定的输出控制信号而输出数据；以及
数据缓冲器，接收数据输出驱动器的输出信号，以将数据输出驱动器的输出信号输出到芯片外，其中信息存储部分的输出信号在测试模式期间用作对应芯片的自身ID信息，其中所述自身ID信息包括制造日期、组装线以及存储器件的晶片号码；
信息存储单元包括：第一晶体管，连接在电源电压与第一节点之间；以及N个熔丝单元，连接在第一节点与地线之间，控制信号施加到第一晶体管的栅极，以便将电源电压传输到第一节点，而每个熔丝单元中存储的数据则根据预解码器的输出信号输出，其中，每个熔丝单元包括：熔丝，连接在第一节点与第二节点之间；以及第二晶体管，连接在第二节点与地线之间，第二晶体管的栅极接收预解码器的输出信号，如果在第二晶体管被预解码器的输出信号导通时，熔丝处于切断状态，则信息存储单元输出高电平信号，而如果在第二晶体管被预解码器的输出信号导通时，熔丝不处于切断状态，则信息存储单元输出低电平信号。
5.如权利要求4所述的存储器件，其中信息存储部分的数目与该存储器件的存储体的数目成正比。
6.如权利要求4所述的存储器件，其中，信息存储部分包括：预解码器，用于通过接收地址来对地址进行解码；信息存储单元，用于存储关于该存储器件的信息；以及输入/输出线路驱动器，用于接收从信息存储单元输出的信息。
7.如权利要求4所述的存储器件，其中，输入/输出线路驱动器包括：缓冲器，用于接收信息存储单元的输出信号；NAND门，用于接收测试模式信号和缓冲器的输出信号；NOR门，用于接收测试模式信号的反相信号和缓冲器的输出信号；上拉晶体管，连接在电源电压和第三节点之间；以及下拉晶体管，连接在第三节点和地线之间，NAND门的输出端连接到上拉晶体管的栅极，NOR门的输出端连接到下拉晶体管的栅极，而第三节点是输入/输出线路驱动器的输出端。
8.一种存储器件，包括：
信息存储部分，接收地址，并存储该地址作为该存储器件的信息；
管道锁存器，用于接收信息存储部分的输出信号；
数据输出驱动器，接收管道锁存器的输出信号，并响应预定的输出控制信号而输出数据；以及
数据缓冲器，接收数据输出驱动器的输出信号，以便将数据输出驱动器的输出信号输出到芯片外部，其中信息存储部分的输出信号在测试模式期间用作对应芯片的自身ID信息，其中所述自身ID信息包括制造日期、组装线以及存储器件的晶片号码；
信息存储单元包括：第一晶体管，连接在电源电压与第一节点之间；以及N个熔丝单元，连接在第一节点与地线之间，控制信号施加到第一晶体管的栅极，以便将电源电压传输到第一节点，而每个熔丝单元中存储的数据则根据预解码器的输出信号输出，其中，每个熔丝单元包括：熔丝，连接在第一节点与第二节点之间；以及第二晶体管，连接在第二节点与地线之间，第二晶体管的栅极接收预解码器的输出信号，如果在第二晶体管被预解码器的输出信号导通时，熔丝处于切断状态，则信息存储单元输出高电平信号，而如果在第二晶体管被预解码器的输出信号导通时，熔丝不处于切断状态，则信息存储单元输出低电平信号。
9.如权利要求8所述的存储器件，其中信息存储部分的数目与该存储器件的存储体的数目成正比。
10.如权利要求8所述的存储器件，其中，信息存储部分包括：预解码器，用于通过接收地址来对地址进行解码；信息存储单元，用于存储关于该存储器件的信息；以及输入/输出线路驱动器，用于接收从信息存储单元输出的信息。
11.如权利要求10所述的存储器件，其中，输入/输出线路驱动器包括：缓冲器，用于接收信息存储单元的输出信号；NAND门，用于接收测试模式信号和缓冲器的输出信号；NOR门，用于接收测试模式信号的反相信号和缓冲器的输出信号；上拉晶体管，连接在电源电压和第三节点之间；以及下拉晶体管，连接在第三节点和地线之间，NAND门的输出端连接到上拉晶体管的栅极，NOR门的输出端连接到下拉晶体管的栅极，而第三节点是输入/输出线路驱动器的输出端。
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