TWI277974B - Memory device including self-id information - Google Patents

Description

1發明說明（1) 【本發明所屬 本發明是 記憶元件資訊 碼’晶圓上的 【先前技術】 一般來說 可以預期其他 陷。因此必須 然而在 的資訊例如缺 圓上的坐標等 問題的記憶元 件中找出有問 【本發明之内 因此，為 的目的是提出 憶元件。 本發明的 在測試模式中 設用來讀取儲 在資訊儲存單 為了達成 別資訊的記憶 每個資料庫具 憶元件 如果在封 同時製造 進行記憶 去並沒有 陷位址、 ，因此很 件。而且 題的記憶 容】 了解決先 一種具有 另一目的 可以輕易 存在資訊 元中的資 上述目的 元件，該 有預解碼

之技術領域】 關於具有識別資訊之記憶元件，特，θ 例如缺陷位址、製造薇、' 疋具有 衣造日期、B m 、 坐標等的資訊儲存單元的記、i — 09 w說 裝完成之後發現記憶元 的記憶元件也會士: 有缺陷， 元件的功能測試現同樣問題的缺 適當的方法來找出 製造廠、t造曰2有關§己憶元件 難從多個記憶元件中^號碼、晶 必須耗費很多時U 地找出有 元件。 f間從所有的記憶元 =術：產生的上述問胃 …件資訊的資訊儲存單元的： 是提出一籀姑+ 地分析記憶元：可!!在ί成封裝後 儲存單元f資的貧訊精由供應預 訊。 貝孔的位址來讀取儲存 記第「實施樣態具有識 器以接收法、^ :多個資料庫，其中 Ό解碼位址訊號，資訊错 1277974

五、發明說明（2) 存單元以儲存關 單元藉由接收預 訊’輪出入線驅 訊’資料輸出驅 和資料接點以接 根據本發明 儲存記憶元件的 到外部。 為了達成上 70件具有：資訊 元件的資訊；資 訊號並根據預設 收資料輸出驅動 出訊號輸出到晶 試模式時被用來 根據本發明 元件的資料庫數 根據本發明 藉由接收位址來 元件的資訊，和 的資訊。 根據本發明 體連接在供應電 在第一節點和接 於記憶元件的 解碼器的輸出 動器以接收由 動器以接收輪 收資料輸出驅 較佳實施例， 識別資訊並根 述目的 儲存部 料輸出 輸出控 器'的輸 片外， 作為對 較佳實 目成正 較佳實 解碼位 輸出入 ，根據 分以接 驅動器 制訊號 出訊號 其中資 應晶片 施例， 比。 施例， 址，資 驅動器 車乂佳貫施例， 壓和第一節點 地之間，供應

貧訊利用這個方式資訊儲存 訊號輸出關於記憶元件的資 資訊儲存單元所輪出的資 出入線驅動器的輪出訊號， 動器的輪出訊號。 在測試模式時每個資料庫會 據供應的位址輸出識別資訊 ^务明第二實施樣態的記憶 位址和儲存位址作為記憶 二資訊儲存部分的輸出 =出貧料；和資料接點以接 f 了將資料輸出驅動器的輸 ::儲存部分的輸出訊號在測 的識別資訊。 資訊儲存冑分的數目與記憶 部分具有預解碼器 W拉子單元以儲存關於記憶 妾收資訊儲存單元所輸出 貪訊儲存單元具有第一 夕卩日、 毛*日曰 間从及N個熔絲單元連接 控制訊號給第一電晶體的開 1277974 五、發明說明（3) 極以傳輪供應電壓給第一 μ 、 號輸出儲存在每個炫 卽點，並根據預解碼器的輸出訊 根據本發明“資料。 連接在第一節點和第_ =列，母個熔絲單元具有一個熔緣 二節點和接地之間，^ :點之間以及第二電晶體連接在第 出訊號，當第二電θ =電晶體的閘極接收預解碼器的輸 為切斷狀態時資气=預解碼器的輸出訊號打開而熔絲 電晶體被預解碼器會輪出高電位訊號，而當第二 資訊儲存單元會^出^汛唬打開而熔絲不是切斷狀態時 根據本發二 訊；。 以接收資訊儲存單& ^ f，輸出入線驅動器具有緩衝器 式訊號和緩衝器：Π輪出訊號，麵間極以接收測試模 號和緩衝器輸出訊^ ^ ^ ’ N〇R閘極以接收測試模式訊 電壓和第一節：：：的f向訊號’拉昇電晶體連接在供應 地之間’ NAND閘極的輸JJ電晶體，接在第-節點和接 謂閘極的輸出端連^而接到拉昇電晶體的間極， 為輸出入線：動;連:^ 元件具有：資丄j據本發明第三實施樣態的記憶 件的資訊,·通道閉鎖；二桩收：址和儲存位址作為記憶元 資料輸出驅動部分的輪出訊號； ，、…储存部分的輪出訊號在測試 = 第8頁 1277974

五、發明說明（4) 晶片的識別資訊。 根據本發明較佳實施例 70件的資料庫數目成正比。 根據本發明較佳實施例 愧 資訊儲存部分的數目與記 Ά 、 •八，九貝資訊儲存都公目士扣人 由接收位址來解碼位址，資訊儲存單元⑽巧解瑪器 ::的資tfi，和輪出入驅動器以接收 ：：關於記憶 的資訊。 貝也储存早兀所輪出 【本發明之實施方式】 f下來本發明將參考附圖來加以說明。 “第1圖是根據本發明第一實施例呈 圮憶元件。第丨圖中 一貝Λ儲存功能的 元件。 圖中的5己隐70件為四個資料庫的SDRAM記憶 資姐Ϊί第1圖’記憶元件具有f訊儲存部分1G1到104， 控制單元1…二J 接點DQ0_3。資料輸出 ::18控制貢料輸出驅動器i“m的操作。 負料庫1到3的資訊儲存部分〗n 9 t m ^! 〇! „ # ^ °Λ2 ；1''^ ^ ^ ^ ^ ^ 部分1 02和丨04的結構。 口此將不在細述資訊儲存 寅sfl儲存部分1 〇 1具有傾紐 號，資訊儲存單元12以、接收解解:以接收攔位址訊 出入線驅動器13以傳輸資訊：二:”的輸出訊號11 ’和輸 元件的全區輸出入線。#中的：：輸出的資訊給記憶 般作為記憶元件資料庫的 存：分101可以是- 訊儲存單元12 A 罝-陆77或疋週邊電路。也就是資 存早7012為3己it早％陣列的f料儲存單元。 1277974 五、發明說明（5) - 接下來’預解碼器的結構和資訊儲存單元和輪出入線 驅動器的結構分別參考第7到9圖說明如下。 第7圖是第1圖中預解碼器丨丨的電路圖。第7圖中的預 解碼器11是測試模式時用來偵測記憶元件的j D資訊。 如第7圖’預解碼器接收攔位址〇〇1一丫〇、c〇i—yi和 col一y2並輸出預解碼位址訊號c〇i一y〇i2<〇>、c〇i—y〇i2 <1>、col一y012<2>、c〇i一γ〇12<3>、c〇i一y〇i2<4>、 col一y012<5>、col—y〇i2<6>和col一yol2<7〉。 在第7圖中，攔位acol—y〇b、c〇1一y lb和c〇1 一y2b是攔 位址col一yO、col一yl和col—y2的反向訊號。 參考第7圖’預解碼器在讀取指令時解碼供應的攔位 址。他可以藉由解碼的搁位址來選擇儲存在資訊儲存單元 的資料。 第8圖是第1圖中資訊儲存單元12的電路圖。 第8圖中的資訊儲存單元12具有pM〇s電晶體ρ8ι連接在 供應電壓VDD和節點a之間，和多個熔絲單元R〇 —N8〇，R1 — N81 ’ R2-N82 ’ R3-N83 ， R4-N84 ， R5-N85 ， R6-N86 ，和R7- N87成列配置在節點a和接地之間。供應控制訊號 (enable)給PM0S 電晶體P81。 熔絲單元R0-N80具有熔絲⑽和關⑽電晶體N8〇。解石馬 的攔位址col—y012<0>供應給NM0S電晶體N8〇的閘極。 溶絲單元Rl-N81具有熔絲以和關〇3電晶體N81。解碼 的攔位址col一y012<l>供應給NM0S電晶體N81的閘極。 溶絲單元R2-N82具有熔絲!^和NM0S電晶體N82。解碼

第10頁 1277974 五、發明說明（6) 的攔位址c〇l_y〇12<2>供應給NMOS電晶體N82的閘極。 熔絲單元R3-N83具有熔絲R3和NMOS電晶體N83。解碼 的襴位址c〇l_y〇12<3>供應給NMOS電晶體N83的閘極。 熔絲單元R4-N84具有熔絲R4和NMOS電晶體N84。解碼 的攔位址col_y〇12<4>供應給NMOS電晶體N84的閘極。 熔絲單元R5-N85具有熔絲R5和NMOS 15電晶體N85。解 碼的欄位址c〇l_y〇12<5>供應給NMOS電晶體N85的閘極。 熔絲單元R6-N86具有熔絲R6和NMOS電晶體N86。解碼 的攔位址col一y〇12<6>供應給NMOS電晶體N86的閘極。 熔絲單元R7-N87具有熔絲R7和NMOS電晶體N87。解碼 的攔位址(：〇1一7〇12<7>供應給題03電晶體—7的閘極。 節點a的訊號供應給反向器INV81而反向器INV8i的輪 出訊號供應給反向器INV82。NAND閘極NAND81接收控制訊 號1：111一(1161(1和反向器11\1¥82的輸出訊號。控制訊號 t m—d 1 e 1 d為測試模式時所供應的測試模式訊號以偵測記憶 晶片的ID資訊。NAND閘極NAND81的輸出訊號供應給反向器 INV 83。反向器INV83的輸出訊號為” yid”。節點a的起始 電位藉由電晶體P82和反向器1NV84維持在高電位。 " 第8圖中資訊儲存單元的操作說明如下。 在測試模式時，測試模式訊號伽^卜^和控制訊妒 (e n a b 1 e )以高電位啟動。 〜 ;、二後在凟取#曰令期間如果攔位址訊號c 〇 1 _ ^ 2、 col一y2和15 col—y2供應為l、L和Η時，預解碼器的輪 號col一y0 12<l>以高電位啟動。 出訊

1277974 五、發明說明（7) 因此，NMOS電晶體N81被打開。同時，如果熔絲R1為 切斷狀態，反向器INV83的輸出訊號變成高電位。相反 地，如果熔絲R1不是切斷狀態，反向器^¥83的輸出訊號 變成低電位。以相同方式，可以根據熔絲的切斷狀態來 存預設的資訊。 ，9圖是第1圖中輸出入線驅動器13的電路圖。 第9圖中的輸出入線驅動器丨3具有緩衝器iNvgi和 接收資訊儲存單元的輸出訊Eyid，NAND閘極 5» ^接收測忒模式訊號tm-dieid和輸出訊號Of緩衝 =【，_間極_91以接收an inverse訊 ΐ:; ;=b;緩衝器INV91和1隨㈣^ 體，接節點a和接地在之間·”乂二及二曰 連接到括k ^ 閘極而N0R閘極N0R91的輸出端 連接到拉降電晶體N91的閘極 的輸出端。 的聞才1即點d為輸出入線驅動器13 第9圖中的電路操作如下。 ，測試模式時，測試模式訊號^ 反向，試模式訊號tm」ieidb變成低電位e。心成冋電位而 電位：此節果資訊儲存單元的輸出訊號yid為高 果資訊儲=V^gi°：；ba變成高電位。相反地如 記憶元件的全區輪出人線。W “細Q-ba傳送給

第12頁 1277974 ""—_' · _ 五、發明說明（8) 一 '— --- 接下來，第1、7和9圖中記憶元件的操作 4圖中的時脈說明如下。 ^ 第3圖是解釋具有四個資料庫的SDRAM在測試模式時的 時脈圖:其中的CAS延遲時間為2而突發長度為8。 在第3圖中，MRS代表在測試模式時產生指令語言的模 ^ :存器組以讀取I D記憶元件的資訊。當MRS為了執行測 試模式產生指令語言時位址接腳A7會變成高電位。 列位址RA根據ACT指令供應訊號而攔位址CA0根據RDn :令供應訊號。其中，攔位址CA〇為測試模式時用來配置 貢料儲存在資訊儲存單元中的位址。 、第3 圖中的、、L0-L14 〃 、 、、W0-W4 〃 、 、、χ〇一χ5 和 、、Υ 〇 Υ 5表示儲存在資訊儲存單元的溶絲資料。其中 L 0 L1 4具有關於製造日期、製造廠、組裝線等的資 Λ W0~W4 具有關於晶圓號碼的資訊，、、χ〇-χ5具有 關於晶圓X座標的資訊而、、Υ0 — Υ5"具有關於晶圓γ—座標的 資訊。 參考第3圖，每個資訊儲存單元具有八個熔絲R〇到 R 7。因此，第1圖中具有四個資料庫的記憶元件具有3 2個 溶、’、糸。因此，藉由儲存在3 2溶絲中的資料可以表示232狀 態。 因此，用1 5個熔絲、、L0-L1 4 〃可以表示32768種狀態 個熔絲、、可以表示32種狀態。此外，使用6個 溶絲表示晶圓上的X座標和6個溶綠表示γ座標總共可以標 示4 0 9 6座標。

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接下來說明第3圖中的時脈圖。 曰- 如果根據預解碼器解碼的攔位址所選擇的電 曰曰to熔4為切斷狀態，資料變成高電位。此外， 預解碼器解碼的攔位址所選擇的電晶體熔 態，資料變成低電位。 不疋切斷狀 因此可以根據輸出到資料接點DQ〇的資料L〇， =，L12，W1，X0，X4和Y2 ,輸出到資料接點D〇i ’ 的資二，///'’/2 ’X1 ’X5和Y3，輸身料接_2 ^貝枓L2，L6 ’ L10，L14 ’ W3，X2，Y0和Y4，和輸出到資

=接點DQ3 的資料L3，L7 ’Lll，w〇，W4，X3，Yh〇Y5 來擔 得記憶元件的識別資訊。 σ第4圖是解釋具有八個資料庫的SDRAM在測試模式時的 操作時脈圖，其中CAS延遲時間為2而突發長度為4、。在這 個情形中，SDRAM的操作方式與第3圖中的SDRAM相同，除 了第4圖中SDRAM具有八個資料庫。 ^第2圖是根據本發明第二實施例具有資訊儲存功能的 "己隐元件。第2圖中的記憶元件為四個資料庫的SDRAM 記憶元件。

★ 第2圖中的記憶元件與第1圖中的記憶元件相同，除了 第1圖中的記憶元件在輸出入線驅動器（G i 〇驅動器）和資 料輸出驅動器（DOUT驅動器）之間還具有多工器MUX和通 道閉鎖器。資料輸出器控制多工器Μυχ、管道閉鎖器和資 料輸出驅動器（DOUT驅動器）的操作。 第2圖中的資訊儲存部分與第1圖中的資訊儲存部分相

第14頁 1277974 五、發明說明（ίο) 同，所以以下不再資述。 第2圖中資料庫的元件（預解碼器、資訊儲存單元和 ，輸出入線驅動器）參考第1 0到1 2圖說明如下。第1 〇圖是第 2圖中具有四個資料庫的DDR SDRAM的欄位址中所使用的預 解碼器時脈圖。在測試模式時第1 〇圖中的預解碼器用來摘 測I D記憶元件的資訊。 如第1 0.圖’預解碼器接收攔位址C Ο 1 一y 1，和c 〇 1 y 2並 輸出預解碼的位址訊號col—y〇12<0>，col—y〇12<l> , col一y012<2> ，和col—y〇l2<3> 。 在第1 0圖中’攔位址cο 1 一y 1 b和cο 1 —y 2b是攔位址 col_yl和col_y2的反向訊號。 參考第1 0圖’在碩取指令時預解碼器供應解碼的攔位 址。因此可以藉由解碼的攔位址來選擇儲存在資訊儲存單 元的資料。 第11圖是第2圖資訊儲存單元的電路圖。 第11圖中資訊儲存單元的結構與第8圖中資訊儲存如 元的結構相同’除了第11圖中的資訊儲存單元因為 SDRAM的特徵另外具有偶數區塊和奇數區塊。 第11圖的控制訊號與第8圖的相同，所以以下不再 述。 貝 第1 2圖是第2圖輸出入線驅動器的電路圖。 第1 2圖中輸出入線驅動器的妹椹| 士 L Λ » 初命曰7…稱基本上與第9圖中铪 出入線驅動器的結構相同。 Θ T哥

位於第1 2圖左邊的輪出入線驅動器接 收位於第11 圖左

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邊的資訊儲存單元的輸出訊號並作為偶數區塊。此外，位 於第1 2圖右邊的輸出入線驅動器接收位於第丨1圖右邊的資 訊儲存單元的輸出訊號並作為奇數區塊。第12圖中輸出入 線驅動器的操作與第9圖中的輸出入線驅動器相同。此 外，第1 2圖的控制訊號與第9圖中的控制訊號相同。 第5圖是第2和1〇到12圖中DDR SDRAM的操作時脈圖。 第5圖的DDR SDRAM具有四個資料庫，其中CAS延遲時間為2 而突發長度為8。 ^ 第5圖中DDR SDRAM的操作與第3圖中的DDR SDRAM相 同’除了第5圖中的DDR SDRAM處理資料與時脈訊號CLK的 上升邊緣和下降邊緣同步。 第6圖是第2和10到12圖DDR SDRAM的操作時脈圖。第5 圖的DDR SDRAM具有八個資料庫，其中CAS延遲時間為2而 突發長度為4。 第6圖中DDR SDRAM的操作與第4圖中的DDR SDRAM相 同，除了第6圖的DDR SDRAM處理資料與時脈訊號CLK的上 升邊緣和下降邊緣同步。 第13到15圖是本發明實施在DDR2 SDRAM中的情形。 第13圖是具有四個資料庫的DDR2 SDRAM中所使用的預 解碼器。 第1 4圖是每個資料庫中所使用的資訊儲存單元的結 構。如第1 4圖，具有四個次電路。 第1 5圖是每個資料庫中所使用的輸出入線驅動器結 構。如第1 5圖，具有四個次電路。

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第13到15圖中電路的基本操作與第i和2圖中的電路相 同’除了第13到15圖中的電路在測試模式時可以在一個主 時脈訊號週期中處理四個資料。 雖然本發明是關於SDRAM、DDR SDRAM和DDR2 SDRAM， 但是本發明可以作為其它的記憶元件。此外，本發明可以 應用在具有多個資料庫的記憶元件，而非只有四個資料庫 和八個資料庫。 如上述，本發明可以準確地偵測半導體元件的資訊包 資料’組裝線，曰曰曰圓號碼和晶圓上的坐標藉由在測 *禺工時瀆取儲存在資訊儲存單元的資料。因此藉由晶 可以輕易地檢查並找出特定的位置和特徵資料。 悉施例僅作為解釋目㈠於任何熟 件 支何々員都有可能在不偏離本專利申請範圍的铬 件下進行的各種修改、變更、取代或附加。&圍的條 1277974 圖式簡單說明 第1圖是根據本發明第一實施例具有資訊儲存功能的 記憶元件； 第2圖是根據本發明第二實施例具有資訊儲存功能的 記憶元件； 第3圖是測試模式中具有四個資料庫的SDRAM的操作時 脈圖； 第4圖是測試模式中具有八個資料庫的SDRAM的操作時 脈圖； 第5圖是具有四個資料庫的⑽^ SDRAM的操作時脈圖；

第6圖是具有八個資料庫SDRAM的操作時脈圖； 第7圖是第1圖中預解碼器的電路圖； ，8圖是第1圖中資訊儲存單元的電路圖； ^ 9圖是第j圖中輸出入線驅動器的電路圖； 第10圖是第2圖中具有四個資料庫的帅^ SDRAM欄位址 預解碼器的時脈圖； 第11圖是第2圖中眘# μ 士⑽> ^ ^ 口卞貝巩储存單元的電路圖； 弟12圖是第2圖中齡山、1 圃τ备出入線驅動器的電路圖； 醢说抑I!圖疋具有四個資料庫的ddr2 sdram中所使用的預 解碼|§電路圖；

弟1 4圖是且右T7CJA 訊儲存單元Φ = 個貪料庫的DDR2 SDRAM中所使用的資 u %路圖；和 第1 5圖是IL古 ^ 入線驅動器電^ =四個資料庫的DDR SDRAM所使用的輸出

1277974 圖式簡單說明

第19頁 式中 元 件 名 稱 與 符 號 對 昭 11 : 預 解 碼 器 12 ： 資 訊 儲 存 單 元 13 ： 出 入 線 驅 動 器 1 4〜 17 • 資 料 輸 出 驅 動 器 18 ： 資 料 輸 出 控 制 單 元 101 〜104 : 資 訊 儲 存 部 分 DQO〜DQ3 :資料接點

Claims (1)

1277974 一—--- 六、申請專利範圍 1. 一種具有識別資訊之記憶元件，哕 多個資料庫，其中每個資料庫包括:“己憶兀件具有·· 預解碼器，以接收和解碼位址訊號. 資訊儲存單元，儲存記憶元件的資1 . 碼器的輪出訊號’冑出關於記 的資預解 訊;輸出入線驅動器，以接收資訊儲存;;:::的資 資料輪出驅動器，以接收輸出入 號；以及 *八、，果騃動器的輪出訊 貧^點’以接收資料輪出驅動器的輪出訊錄。 2.如申請專利範圍第1項的記憶元件，豆t，今 =單元具有：第一電晶體，連接在供應電壓與第、^儲 二私以及’ N個熔絲單元，連接在第一節點和接地即，點之 ::訊號供應給第一電晶體的閘極以傳輸供應電壓：第 P :，亚根據預解碼器的輸出訊號輸出儲存在每二 單凡中的資料。 固溶、，、糸 絲單3元Ϊ!請專利範圍第2項的記憶元件，其甲’每個熔 及 # ^有·熔絲，連接在第一節點與第二節點之間；以 雕，第二電晶體，連接在第二節點和接地之間；第二電晶 =$閘極接收預解碼器的輸出訊號，當第二電晶體被二二 ，器的輪出訊號打開時，如果熔絲為切斷狀態，資訊儲存 ，元輪出兩電位訊號，而當第二電晶體被預解碼器的輸出 訊號打開時，如果熔絲不是切斷狀態，資訊儲存單元輸出 低電位訊號。

第20頁 1277974 六、申請專利範圍 4, 如申請 線驅動器具有 號；NAND閘極 號；NOR閘極 反向訊號；拉 間；以及，拉 NAND閘極的輸 輸出端連接到 動器的輸出端 5. —種具 專利範圍第3項的記憶元件，其中，輸出入 :緩衝器，以接收資訊儲存單元的輸出訊 ，以接收測試模式訊號與缓衝器的輸出訊 •以接收測試模式訊號與缓衝器輸出訊號的 昇電晶體，連接在供應電壓與第一節點之 降電晶體，連接在第一節點和接地之間；而 出端連接到拉昇電晶體的閘極，NOR閘極的 拉降電晶體的閘極，且第一節點輸出入線驅 器。 有識別資訊之記憶元件，記憶元件具有： 庫，其中每個資料庫儲存關於記憶元件的識 據測試模式時供應的位址，輸出識別資訊到 多 別資訊 外部。 6. 接 部分； 資 根據預 資 資料輸 的輸出 7. 部分的 8. 個資料 ，並根 一種記憶元件，具有： 收位址與儲存位址作為記憶元件的資訊之資訊儲存 料輸出驅動器，接收資訊儲存部分的輸出訊號，且 設的輸出控制訊號輸出資料；以及 料接點，接收資1料輸出驅動器的輸出訊號，以輸出 出驅動器的輸出訊號到晶片外，其中資訊儲存部分 訊號在測試模式時，作為對應晶片的識別資訊。 如申請專利範圍第6項的記憶元件，其中資訊儲存 數目與記憶元件資料庫的數目成正比。 如申請專利範圍第6項的記憶元件，其中，資訊儲

第21頁 1277974

申請專利範圍 存4分具有·預解碼器，根據接收位址 储存單元，儲存關於記憶元件的資訊；以”、'位址，資訊 器，以接收資訊儲存單元所輸出的資訊。，輸出入驅動 9·如申請專利範圍第8項的記憶元件，，η 存早元具有：第一電晶體，連接在供應懕、 貝^I儲 間；以及，Ν個熔絲單元，連接在第〜 Λ弟一筇點之 第-節點，而根據預解碼;。=„卢以：輸供應電髮給 炫絲單元中的出儲存在每個 ίο.如申請專利範圍第9項的記憶元件，其中 :早：具有：i絲，連接第一節點與第二節點之間；以熔 _，弟一電晶體，連接在第二節點與接地之間；第二 ==收預解碼器的輸出訊號’，第二電晶體被預； 輸出訊號打開時，如果炫絲為切斷狀態，資訊2 :，出南電位訊號’❿當第二電晶體被預解碼器的輪f »〜打開時，如果熔絲不是切斷狀態，資訊儲存單元 低電位訊號。 甸出 ㈣1i·。如申請專利範圍第8項的記憶元件，其中，輪出入 :γ動态具有·緩衝器，以接收資訊儲存單元的輸出訊 f NAND閘極，以接收測試模式訊號與緩衝器的輸出訊 號’nor閘極’以接收測試模式訊號的反向訊號與緩衝器 的輸出訊號；拉昇電晶體，連接在供應電壓和第一節點之 間’以及’拉降電晶體，連接在第一節點和接地之間； NAND閘極的輸出端連接到拉昇電晶體的閘極，n〇r閘極的

第22頁 1277974 :、申請~-------—---- 輸出端連接到拉降雷a 線驅動器的輸出端】：體的閘極’而且第-節點為輸出入 種記憶‘件，具有： 貝矾儲存部分，拉a 、 資訊； 接收位址並儲存位址作為記憶元件的 通道閉鎖器 資料輸出驅 預設的輸出控制 資料接點， 資料輪出驅動器 分的輪出訊號在 訊。 ’接收資訊儲存部分的輸出訊號； ，器’接收管道閉鎖器的輸出訊號並根據 訊號輪出資料；以及， 接收資料輸出驅動器的輸出訊號，以輸出 、的輪出訊號到晶片外部；其中資訊儲存部 /則试模式時’用來作為對應晶片的識別資

二：丄請Λ利範圍第1^ 在卹八a如 ，丁 ^ w不以，只Μ δ匕傯70忏，3 °二1由目與記憶元件資料庫的數目成正比。 儲存部\ Λ請專利範圍第12項的記憶元件，其中，資-n ^ w - 預解馬器，藉由接收位址解碼位址；資 ::子早…儲存關於記憶元件的資…及，輸出： °。，以接收貧訊儲存單元所輸出的資訊。 財Λ5.如//專利範圍第14項的記憶元件，其中，資1 J間二及：Ν個熔絲單元’連接在第一節點與接地： 壓4」士 ί係施f i第一電晶體的閘極，並傳輸供應 苐即 而根據預解碼器的輸出訊號，輸出儲存 母個熔絲單元中的資料。 槪ίβ怵存 丹1f貢訊名

第23頁 U77974

、申請專利範圍 熔絲單元1右月專利範圍第1 5項的記憶元件，&中，〜 :及，第二電晶體，連弟；：點與第二節點之間； 解碼器的輪出訊號號，當第二電晶體被預 存單元輪出高電位訊沪、1為切斷狀態，資訊儲 出訊號打開時，如果二 :f :電晶體被預解碼器的輸 出低電位訊號。果总4不疋切斷狀態’資訊儲存單元輪 入始H如中請專利範圍第14項的記憶元件，其中，於屮 °声· Nf ΑΜΠ器具有：緩衝器，以接收資訊儲存單元的輪別出訊 II \ 閘極，以接收測試模式訊號與緩衝器的輪出訊σ ;b ^閘極，以接收測試模式訊號與緩衝器的輸出訊浐 的反向訊號；拉昇電晶體，連接在供應電壓和第-節點\ 間，以及拉降電晶體，連接在第一節點和接地之間； NAND閘極的輸出端連接到拉昇電晶體的閘極，n〇r閘極的 輸出端連接到拉降電晶體的閘極，而且第一節點為輸出入 線驅動器的輸出端。