JPH04321998A - メモリの読み出しテスト回路 - Google Patents
メモリの読み出しテスト回路Info
- Publication number
- JPH04321998A JPH04321998A JP3115640A JP11564091A JPH04321998A JP H04321998 A JPH04321998 A JP H04321998A JP 3115640 A JP3115640 A JP 3115640A JP 11564091 A JP11564091 A JP 11564091A JP H04321998 A JPH04321998 A JP H04321998A
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- JP
- Japan
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- eprom
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- sense amplifiers
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 22
- 230000003213 activating effect Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Dram (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＥＰＲＯＭ等の内蔵マ
イコンのメモリの読み出しテスト回路に関するものであ
る。
イコンのメモリの読み出しテスト回路に関するものであ
る。
【０００２】
【従来の技術】図２は従来のＥＰＲＯＭ内蔵マイコンの
ＥＰＲＯＭメモリの書き込み，読み出しモードに関する
ブロック図である。図において、１はチップイネーブル
入力端子、２はアウトプットイネーブル入力端子、３は
プログラム入力端子、４はＥＰＲＯＭ、５はアドレスデ
コーダ、６はセンスアンプ、７は外部よりアドレスデコ
ーダ５へのアドレス入力をする入力端子、８はセンスア
ンプよりの出力を外部出力するか又はデータを入力する
ための端子である。
ＥＰＲＯＭメモリの書き込み，読み出しモードに関する
ブロック図である。図において、１はチップイネーブル
入力端子、２はアウトプットイネーブル入力端子、３は
プログラム入力端子、４はＥＰＲＯＭ、５はアドレスデ
コーダ、６はセンスアンプ、７は外部よりアドレスデコ
ーダ５へのアドレス入力をする入力端子、８はセンスア
ンプよりの出力を外部出力するか又はデータを入力する
ための端子である。
【０００３】次に動作について説明する。上記各端子１
，２，３には図３にあるように、テストに応じた入力デ
ータが入力され、読み出しモード，書き込みモードと切
り換えられる。読み出しモードの時には、端子７を通し
てＥＰＲＯＭ４のアドレスデータをアドレスデコーダ５
に入力し、上記アドレスデータにより選択されたＥＰＲ
ＯＭ４内のメモリセルのデータをセンスアンプ６より出
力しこのデータを出力端子８より外部へ出力する。
，２，３には図３にあるように、テストに応じた入力デ
ータが入力され、読み出しモード，書き込みモードと切
り換えられる。読み出しモードの時には、端子７を通し
てＥＰＲＯＭ４のアドレスデータをアドレスデコーダ５
に入力し、上記アドレスデータにより選択されたＥＰＲ
ＯＭ４内のメモリセルのデータをセンスアンプ６より出
力しこのデータを出力端子８より外部へ出力する。
【０００４】書き込みモード時には、端子７を通してＥ
ＰＲＯＭアドレスデータをアドレスデコーダ５に入力し
、上記アドレスデータにより選択されたＥＰＲＯＭ４に
端子８を通してデータを与え、このデータが選択された
ＥＰＲＯＭ４内のメモリセルに書き込まれる。
ＰＲＯＭアドレスデータをアドレスデコーダ５に入力し
、上記アドレスデータにより選択されたＥＰＲＯＭ４に
端子８を通してデータを与え、このデータが選択された
ＥＰＲＯＭ４内のメモリセルに書き込まれる。
【０００５】
【発明が解決しようとする課題】従来のＥＰＲＯＭ内蔵
マイコンは以上のように構成されていたので、ＥＰＲＯ
Ｍの読み出しは、１バイトづつのデータしか読み出すこ
とができず、メモリ容量が大きくなると、読み出しテス
トの時間もそれに伴ない長くなる等の問題があった。
マイコンは以上のように構成されていたので、ＥＰＲＯ
Ｍの読み出しは、１バイトづつのデータしか読み出すこ
とができず、メモリ容量が大きくなると、読み出しテス
トの時間もそれに伴ない長くなる等の問題があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、読み出しテストデータを、２バ
イト以上同時に読み出せるようにしたことを目的とする
。
ためになされたもので、読み出しテストデータを、２バ
イト以上同時に読み出せるようにしたことを目的とする
。
【０００７】
【課題を解決するための手段】本発明は、それぞれアド
レスデコーダ２３，２４とセンスアンプ２５，２６を備
えた複数のメモリセル群（ＥＰＲＯＭ２０，２１）と、
上記各センスアンプ２５，２６からの出力を外部に出力
するための複数の出力手段（バッファ１０，１１）と、
読み出しテストモード時には上記全出力手段（バッファ
１０，１１）を同時にアクティブにするためのアサート
手段（インバータ１５）とを備える。
レスデコーダ２３，２４とセンスアンプ２５，２６を備
えた複数のメモリセル群（ＥＰＲＯＭ２０，２１）と、
上記各センスアンプ２５，２６からの出力を外部に出力
するための複数の出力手段（バッファ１０，１１）と、
読み出しテストモード時には上記全出力手段（バッファ
１０，１１）を同時にアクティブにするためのアサート
手段（インバータ１５）とを備える。
【０００８】
【作用】本発明においては、読み出しテストモード時に
は、アサート手段（インバータ１５）によって全出力手
段（バッファ１０，１１）が同時にアクティブにされ、
各センスアンプ２５，２６の出力が出力状態に設定され
る。
は、アサート手段（インバータ１５）によって全出力手
段（バッファ１０，１１）が同時にアクティブにされ、
各センスアンプ２５，２６の出力が出力状態に設定され
る。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、２０，２１はメモリセル群として
のＥＰＲＯＭ、２３はＥＰＲＯＭ２０のアドレスデコー
ダで、アドレスの下位１ビットが“０”の時に、この“
０”が後述のＮＡＮＤゲート１４で反転されて“１”が
入力されるのでアドレス選択する出力がでる。２４はＥ
ＰＲＯＭ２１のアドレスデコーダで、アドレスの下位１
ビットが“１”の時にアドレス選択する出力がでる。 ２５はＥＰＲＯＭ２０のセンスアンプ、２６はＥＰＲＯ
Ｍ２１のセンスアンプ、１７はアドレス入力の下位１ビ
ットの入力端子、１８はアドレスの下位１ビット以外の
入力端子、１９は読み出しテストモードを選択するため
の入力端子、１０，１１は読み出しテストモード時にセ
ンスアンプ２５，２６よりの出力を外部に出力するため
の出力手段としてのバッファ、１２，１３は出力端子、
１４はアドレス入力の下位１ビットの入力端子１７を通
常モード時には、データ反転させ、読み出しテストモー
ド時には、“１”を出力するための設定手段としてのＮ
ＡＮＤゲート、１５は読み出しテストモード時にはバッ
ファ１０，１１を同時にアクティブにするためのアサー
ト手段としてのインバータである。以下に動作について
説明する。
する。図１において、２０，２１はメモリセル群として
のＥＰＲＯＭ、２３はＥＰＲＯＭ２０のアドレスデコー
ダで、アドレスの下位１ビットが“０”の時に、この“
０”が後述のＮＡＮＤゲート１４で反転されて“１”が
入力されるのでアドレス選択する出力がでる。２４はＥ
ＰＲＯＭ２１のアドレスデコーダで、アドレスの下位１
ビットが“１”の時にアドレス選択する出力がでる。 ２５はＥＰＲＯＭ２０のセンスアンプ、２６はＥＰＲＯ
Ｍ２１のセンスアンプ、１７はアドレス入力の下位１ビ
ットの入力端子、１８はアドレスの下位１ビット以外の
入力端子、１９は読み出しテストモードを選択するため
の入力端子、１０，１１は読み出しテストモード時にセ
ンスアンプ２５，２６よりの出力を外部に出力するため
の出力手段としてのバッファ、１２，１３は出力端子、
１４はアドレス入力の下位１ビットの入力端子１７を通
常モード時には、データ反転させ、読み出しテストモー
ド時には、“１”を出力するための設定手段としてのＮ
ＡＮＤゲート、１５は読み出しテストモード時にはバッ
ファ１０，１１を同時にアクティブにするためのアサー
ト手段としてのインバータである。以下に動作について
説明する。
【００１０】テスト入力端子１９より“０”を入力する
と、バッファ１０，１１がセンスアンプ２５，２６から
の出力を端子１２，１３に出力可能状態に設定される。 アドレス入力は、下位１ビットに“１”のデータを入力
すると、ＮＡＮＤゲート１４によりアドレスデコーダ２
３，２４に“１”のデータを入力し、アドレスデコーダ
２３，２４よりそれぞれ上位ビットのアドレス選択のデ
ータが出力され、ＥＰＲＯＭ２０，２１内のメモリセル
よりそれぞれ１バイトずつのＥＰＲＯＭメモリセルが選
択される。このＥＰＲＯＭのデータは、センスアンプ２
５，２６によりバッファ１０，１１を介して外部に出力
される。なお、ＥＰＲＯＭに代え、他のメモリについて
も本発明を適用できる。
と、バッファ１０，１１がセンスアンプ２５，２６から
の出力を端子１２，１３に出力可能状態に設定される。 アドレス入力は、下位１ビットに“１”のデータを入力
すると、ＮＡＮＤゲート１４によりアドレスデコーダ２
３，２４に“１”のデータを入力し、アドレスデコーダ
２３，２４よりそれぞれ上位ビットのアドレス選択のデ
ータが出力され、ＥＰＲＯＭ２０，２１内のメモリセル
よりそれぞれ１バイトずつのＥＰＲＯＭメモリセルが選
択される。このＥＰＲＯＭのデータは、センスアンプ２
５，２６によりバッファ１０，１１を介して外部に出力
される。なお、ＥＰＲＯＭに代え、他のメモリについて
も本発明を適用できる。
【００１１】
【発明の効果】以上のように本発明によれば、読み出し
テストモード時には、全センスアンプからの出力が外部
に出力されるように構成したので、読み出しテストデー
タを２バイト以上同時に読み出せ、メモリ容量が大きく
なっても読み出しテストの時間を短縮できるという効果
がある。
テストモード時には、全センスアンプからの出力が外部
に出力されるように構成したので、読み出しテストデー
タを２バイト以上同時に読み出せ、メモリ容量が大きく
なっても読み出しテストの時間を短縮できるという効果
がある。
【図１】本発明の一実施例によるメモリの読み出しテス
ト回路のブロック図である。
ト回路のブロック図である。
【図２】従来例によるＥＰＲＯＭ内蔵マイコンのＥＰＲ
ＯＭメモリの書き込み，読み出しモードに関するブロッ
ク図である。
ＯＭメモリの書き込み，読み出しモードに関するブロッ
ク図である。
【図３】従来例によるＥＰＲＯＭ内蔵マイコンのＥＰＲ
ＯＭメモリの書き込み，読み出しモードにおける動作の
説明図である。
ＯＭメモリの書き込み，読み出しモードにおける動作の
説明図である。
１０，１１ バッファ
１４ ＮＡＮＤゲート
１５ インバータ
１６，２５ センスアンプ
２０，２１ ＥＰＲＯＭ
２３，２４ アドレスデコーダ
Claims (1)
- 【請求項１】 それぞれアドレスデコーダとセンスア
ンプを備えた複数のメモリセル群と、上記各センスアン
プからの出力を外部に出力するための複数の出力手段と
、読み出しテストモード時には上記全出力手段を同時に
アクティブにするためのアサート手段とを備え、読み出
しテストモード時には、各メモリセル群のメモリセルを
同時に選択してそのデータを全センスアンプを介して外
部に出力するようにしたことを特徴とするメモリの読み
出しテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115640A JPH04321998A (ja) | 1991-04-19 | 1991-04-19 | メモリの読み出しテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115640A JPH04321998A (ja) | 1991-04-19 | 1991-04-19 | メモリの読み出しテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321998A true JPH04321998A (ja) | 1992-11-11 |
Family
ID=14667649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115640A Pending JPH04321998A (ja) | 1991-04-19 | 1991-04-19 | メモリの読み出しテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
-
1991
- 1991-04-19 JP JP3115640A patent/JPH04321998A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
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