JPS63152100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63152100A JPS63152100A JP61299228A JP29922886A JPS63152100A JP S63152100 A JPS63152100 A JP S63152100A JP 61299228 A JP61299228 A JP 61299228A JP 29922886 A JP29922886 A JP 29922886A JP S63152100 A JPS63152100 A JP S63152100A
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- data
- write
- circuit
- fixed rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000012360 testing method Methods 0.000 claims abstract description 11
- 238000007689 inspection Methods 0.000 abstract description 4
- 239000011159 matrix material Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000011990 functional testing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関する。
紫外線照射により情報を消去できるＥＰＲＯＭや電気的
に消去可能なＥ Ｅ Ｐ ＲＯＭは、ユーザが情報を自
由に書込め、かつ消去によって書替えが可能なＲＯＭと
して各種分野の需要が増えつつあるが、書込・消去時間
が長いため検査の段階では難点がある。
に消去可能なＥ Ｅ Ｐ ＲＯＭは、ユーザが情報を自
由に書込め、かつ消去によって書替えが可能なＲＯＭと
して各種分野の需要が増えつつあるが、書込・消去時間
が長いため検査の段階では難点がある。
第３図は従来の半導体記憶装置の一例を示ずブロック図
である。
である。
第３図に示すように、行デコーダ１は入力された行アド
レス信号を解読して出力し、ワード駆動回路２は行デコ
ーダ１の出力信号によってワード線を駆動する。列デコ
ーダ３は入力された列アドレス信号を解読して出力し、
ディジット選択回路４は列デコーダの出力信号によって
ディジット線を選択する。行列配置された前記ワード線
と前記ディジット線に接続されたＰＲＯＭセルアレー５
はディジット線に接続された読出・書込回路７によって
選択されたＰＲＯＭセルのデータを読出したり、ＰＲＯ
Ｍセルへデータを書込む動作が行なわれる。
レス信号を解読して出力し、ワード駆動回路２は行デコ
ーダ１の出力信号によってワード線を駆動する。列デコ
ーダ３は入力された列アドレス信号を解読して出力し、
ディジット選択回路４は列デコーダの出力信号によって
ディジット線を選択する。行列配置された前記ワード線
と前記ディジット線に接続されたＰＲＯＭセルアレー５
はディジット線に接続された読出・書込回路７によって
選択されたＰＲＯＭセルのデータを読出したり、ＰＲＯ
Ｍセルへデータを書込む動作が行なわれる。
第４図は従来の半導体記憶装置の周辺回路の機能検査を
行う手順を示す流れ図である。
行う手順を示す流れ図である。
第４図に示すような手順で、従来の半導体記憶装置につ
いて各デコーダ、各選択回路の機能検査を行う。
いて各デコーダ、各選択回路の機能検査を行う。
上述した従来の半導体記憶装置は、データの読み出しに
比べてデータの書込みおよび消去の時間が著しく長い（
数千〜数万倍）という特性を有するため、周辺回路の検
査に長時間を要するという問題点がある。
比べてデータの書込みおよび消去の時間が著しく長い（
数千〜数万倍）という特性を有するため、周辺回路の検
査に長時間を要するという問題点がある。
本発明の目的は、短時間に周辺回路の検査を実施できる
半導体記憶装置を提供することにある。
半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、行アドレス信号と固定ＲＯ
Ｍ選択信号とを入力し解読する行デコーダと、前記行デ
コーダの出力信号でワード線を駆動するワード駆動回路
と、列アドレス信号と前記固定ＲｏＭｇ択信号とを入力
し解読する列デコーダと、前記列デコーダの出力信号で
ディジット線を選択するディジット選択回路と、前記ワ
ード線および前記ディジット線に接続されたＰＲＯＭセ
ルアレーおよび周辺回路テスＩ・用データを記憶する固
定ＲＯＭセルアレーと、前記ディジット線に接続され選
択されたＰＲＯＭセルアレーおよび固定ＲＯＭセルアレ
ーのデータを読出し選択されたＰＲＯＭセルアレーにデ
ータを書込む続出・書込回路とを含んで構成される。
Ｍ選択信号とを入力し解読する行デコーダと、前記行デ
コーダの出力信号でワード線を駆動するワード駆動回路
と、列アドレス信号と前記固定ＲｏＭｇ択信号とを入力
し解読する列デコーダと、前記列デコーダの出力信号で
ディジット線を選択するディジット選択回路と、前記ワ
ード線および前記ディジット線に接続されたＰＲＯＭセ
ルアレーおよび周辺回路テスＩ・用データを記憶する固
定ＲＯＭセルアレーと、前記ディジット線に接続され選
択されたＰＲＯＭセルアレーおよび固定ＲＯＭセルアレ
ーのデータを読出し選択されたＰＲＯＭセルアレーにデ
ータを書込む続出・書込回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体記憶装置のブロ
ック図である。
ック図である。
第１図に示すように、行デコーダ１は入力された行アド
レス信号とＲ，ＯＭ選択信号とを解読して出力し、ワー
ド駆動回路２は行デコーダ１の出力信号によりワード線
を駆動する。列デコーダ３は入力された列アドレス信号
とＲＯＭ選択信号とを解読して出力し、ディジット選択
回路４は列デコーダの出力信号によりディジット線を選
択する。ＰＲＯＭセルアレー５と付加された周辺回路テ
スト用のデータを記憶する固定ＲＯＭセルアレー６が行
列配置されたワード線とディジット線に接続される。通
常状態ではＰＲＯＭセルのみが選択され、ディジット線
に接続された続出・書込回路７によりデータの読出し、
書込み動作が行なわれる。
レス信号とＲ，ＯＭ選択信号とを解読して出力し、ワー
ド駆動回路２は行デコーダ１の出力信号によりワード線
を駆動する。列デコーダ３は入力された列アドレス信号
とＲＯＭ選択信号とを解読して出力し、ディジット選択
回路４は列デコーダの出力信号によりディジット線を選
択する。ＰＲＯＭセルアレー５と付加された周辺回路テ
スト用のデータを記憶する固定ＲＯＭセルアレー６が行
列配置されたワード線とディジット線に接続される。通
常状態ではＰＲＯＭセルのみが選択され、ディジット線
に接続された続出・書込回路７によりデータの読出し、
書込み動作が行なわれる。
第２図は本発明の一実施例を示す半導体記憶装置の周辺
回路の機能検査を行う手順゛を示す流れ図である。
回路の機能検査を行う手順゛を示す流れ図である。
周辺回路の機能検査時には固定ＲＯＭセルが選択され、
第２図に示すような手順で続出・書込回路から読出され
た信号でチェックが行なわれる。
第２図に示すような手順で続出・書込回路から読出され
た信号でチェックが行なわれる。
本発明では、周辺回路の機能検査のために、外部よりデ
ータを書込む必要がなくなる利点がある。
ータを書込む必要がなくなる利点がある。
以上説明したよに、本発明は周辺回路テスト用データを
記憶させた固定ＲＯＭセルアレーを付加させることによ
って、周辺回路の機能検査のために書込・消去時間の長
いＥＰＲＯＭセルに外部からデータを書込み、消去させ
る必要がなく、短時間の読出し動作だけで検査が可能と
なる効果がある。
記憶させた固定ＲＯＭセルアレーを付加させることによ
って、周辺回路の機能検査のために書込・消去時間の長
いＥＰＲＯＭセルに外部からデータを書込み、消去させ
る必要がなく、短時間の読出し動作だけで検査が可能と
なる効果がある。
第１図は本発明の一実施例を示す半導体記憶装置のブロ
ック図、第２図は本発明の一実施例を示す半導体記憶装
置の周辺回路の機能検査を行う手順を示す流れ図、第３
図は従来の半導体記憶装置の一例を示すブロック図、第
４図は従来の半導体記憶装置の周辺回路の機能検査を行
う手順を示す流れ図である。 １・・・行デコーダ、２・・・ワード駆動回路、３・・
・列デコーダ、４・・・ディジット選択回路、５・・・
ＰＲＯＭセルアレー、６・・・固定ＲＯＭセルアレー、
読出・書込回路。
ック図、第２図は本発明の一実施例を示す半導体記憶装
置の周辺回路の機能検査を行う手順を示す流れ図、第３
図は従来の半導体記憶装置の一例を示すブロック図、第
４図は従来の半導体記憶装置の周辺回路の機能検査を行
う手順を示す流れ図である。 １・・・行デコーダ、２・・・ワード駆動回路、３・・
・列デコーダ、４・・・ディジット選択回路、５・・・
ＰＲＯＭセルアレー、６・・・固定ＲＯＭセルアレー、
読出・書込回路。
Claims (1)
- 行アドレス信号と固定ＲＯＭ選択信号とを入力し解読
する行デコーダと、前記行デコーダの出力信号でワード
線を駆動するワード駆動回路と、列アドレス信号と前記
固定ＲＯＭ選択信号とを入力し解読する列デコーダと、
前記列デコーダの出力信号でディジット線を選択するデ
ィジット選択回路と、前記ワード線および前記ディジッ
ト線に接続されたＰＲＯＭセルアレーおよび周辺回路テ
スト用データを記憶する固定ＲＯＭセルアレーと、前記
ディジット線に接続され選択されたＰＲＯＭセルアレー
および固定ＲＯＭセルアレーのデータを読出し選択され
たＰＲＯＭセルアレーにデータを書込む読出・書込回路
とを含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299228A JPS63152100A (ja) | 1986-12-15 | 1986-12-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299228A JPS63152100A (ja) | 1986-12-15 | 1986-12-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63152100A true JPS63152100A (ja) | 1988-06-24 |
Family
ID=17869801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299228A Pending JPS63152100A (ja) | 1986-12-15 | 1986-12-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04106800A (ja) * | 1990-08-27 | 1992-04-08 | Matsushita Electron Corp | 読み出し専用型半導体記憶装置 |
| JP2004531020A (ja) * | 2001-06-29 | 2004-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリ及び変更されたダミーメモリセルを加えることによるアドレス・デコーダのための加速された試験方法 |
-
1986
- 1986-12-15 JP JP61299228A patent/JPS63152100A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04106800A (ja) * | 1990-08-27 | 1992-04-08 | Matsushita Electron Corp | 読み出し専用型半導体記憶装置 |
| JP2004531020A (ja) * | 2001-06-29 | 2004-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリ及び変更されたダミーメモリセルを加えることによるアドレス・デコーダのための加速された試験方法 |
| KR100901963B1 (ko) * | 2001-06-29 | 2009-06-10 | 엔엑스피 비 브이 | 비휘발성 메모리 및 비휘발성 메모리의 테스트 방법 |
| US7664998B2 (en) | 2001-06-29 | 2010-02-16 | Nxp B.V. | Non-volatile memory and accelerated test method for address decoder by added modified dummy memory cells |
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