JP2004531020A

JP2004531020A - 不揮発性メモリ及び変更されたダミーメモリセルを加えることによるアドレス・デコーダのための加速された試験方法

Info

Publication number: JP2004531020A
Application number: JP2003509464A
Authority: JP
Inventors: ステッフェンガッピシュ; ジョーグファルカス
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-06-29
Filing date: 2002-06-28
Publication date: 2004-10-07
Also published as: CN1520597A; EP1405316A1; KR100901963B1; EP1405316B1; KR20040014948A; US7664998B2; US20040188716A1; WO2003003379A1; DE60234446D1; ATE449412T1; CN100568395C

Abstract

本発明は、不揮発性メモリの構造及び設計に関し、特に、集積回路（ＩＣ）に内蔵され又は集積化された、そのようなメモリに関する。そのようなメモリのための、過度の試験時間の問題、とりわけ関連付けられたデコーダを試験することの問題、を解決するために、不揮発性メモリセルの、予め定められたメモリサイズ依存の数の不揮発性メモリの変更が、これらセルを固定された内容のパターンを持つＲＯＭセルに換える。これらの追加のＲＯＭセルは、正に変更された不揮発性セルなので、追加のＲＯＭセルは、不揮発性メモリセルとは、ほんの僅かに異なる。このように、これらは、製造中に多くの努力を要求しないし、より重要なことに、メモリチップ又は集積回路上のほんの小さな追加領域を使用するに過ぎないというだけでなく、試験のための顕著な利点も提供する。本質的に対称な不揮発性メモリセルの組を使用する場合、各組は、共通のビットラインを有しており、このビットライン接点の取り除き又は中断は、固定値、例えば「０」及びその逆、をこの組に付与するように作用し得る。試験の間、簡潔で、従って本当に最小限の時間を要求するパターン、望ましくはチェッカーボード・パターン、は不揮発性メモリに書き込まれ、そして読み出されデコーダの正しい機能の迅速な確定を可能にする。これは、最小限の時間で、メモリのデコーダの完全な試験を可能にする。

Description

【技術分野】
【０００１】
本発明は、集積化されたデコーダを有する不揮発性メモリの構造及び設計に関する。このようなメモリは、携帯電話、携帯情報端末、自動車又は他の航行目的のためのＧＰＳ用途、で使用されるために、しばしば、マイクロプロセッサとともにＩＣに組み込まれる。
【背景技術】
【０００２】
デコーダを該デコーダの不揮発性メモリに集積化することは、そのような集積化が期待されている利点を示す前に、解決されなければならないある問題へ導く。論点の一つは試験時間、すなわちメモリ／デコーダ結合の十分かつ信頼性のある動作を確証するために必要な試験を処理する全体時間、が大量生産工程の中で幾分長い、ということである。製造の際の、この「試験ボトルネック」のために、このようなメモリ／デコーダ結合のための全体試験時間を削減することが大いに望ましい。
【０００３】
このようなメモリの例は、例えば、カトウの米国特許明細書第５２１４６０４号、又はアラパットの米国特許明細書第５３５７４７１号に記載されている。後者、すなわちアラパットの米国特許明細書はメモリのためのアーキテクチャを記載しており、そのメモリでは、メモリセルの余分の行及び余分の列が標準のメモリ・アレイに加えられる。余分の列は、第１の試験サイクルの間、特定の行アドレスが入れられたとき、該余分の列の列ラインに接続された感知装置が、正確に、正しいアドレス又はパリティを伴う行ラインが選択されるかどうかを検出してくれるように構成される。同様に、セルの前記余分の行は、第２の試験サイクルの間、特定の列アドレスが入力されたときに、標準のアレイの列ラインに接続された感知装置が、正確に、正しいアドレス又はパリティを伴う該列ラインが選択されるかどうかを決定するように構成される。行デコーダ及び行アドレス・ラインは、列デコーダ及び列アドレス・ラインとは、別々に試験される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アラパットの構成は、興味深い解決を示しているが、それは、本発明による設計に利用されたときに、以降で説明されるように、まだ欠点を持っている。
【０００５】
更に、低供給電圧（それは他の理由のために望ましい）は、プログラミング・メカニズムとして必要な、フォゥレル・ノルドヘイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）・トンネルを生成する。結果として、単一メモリセルのためのプログラミング時間は、比較的長く、すなわちｍｓの範囲になる。大量のプログラムステップ、それはメモリセルの数を反映する、は、全てのメモリの試験のために費される、かなりの全体時間に帰着する。全体的に見て、デコーダを試験することは、不揮発性メモリ試験プロセスの中において、極めて時間を消費するステージである。したがって、本発明の主な目的は、不揮発性メモリのための必要な試験、特にそのような不揮発性メモリのデコーダの試験、の時間を削減することである。
【０００６】
典型的に、不揮発性メモリのマトリクス内の対角線（図３を参照）は、従来知られているように、この試験目的でプログラムされる。しかしながら、そのような試験アプローチによってさえ、試験のために必要な時間は不満足である。このことは、以下の例によって説明されるだろう。
【０００７】
仮定されるものは、１６Ｍｂサイズのメモリであり、４０９６メモリ行に帰着する。対角線をプログラムするために、全ての行が別々にプログラムされなければならない。もし、単一のセルをプログラムすることが、ちょうど５ｍｓ要するのであれば、対角線をプログラムすることは、５ｍｓ×４０９６＝２０ｓの全試験時間を消費するだろう。高いコスト、その結果、要望されかつ経済的に必然の現代の試験器のスループットを考慮すると、フォゥレル・ノルドヘイム・メカニズムを有する、この対角線をプログラムするためだけの２０秒を超える試験時間は全く容認できない。
【課題を解決するための手段】
【０００８】
ここで、本発明は解決を提供する。一言で言えば、本発明は、特別に設計された追加のセルを不揮発性メモリ内に備えることによって問題を解決し、当該メモリの設計及び機能は、そのようなメモリのために要求される試験時間を大幅に短くし、際立って向上されかつ最適化された試験器の使用に帰着する。
【発明を実施するための最良の形態】
【０００９】
以下では、従来技術のアプローチから始まり、本発明及び前述した問題を解決する方針が、図面とともに、実施例の態様によって説明されるだろう。
【実施例１】
【００１０】
最初に、いわゆる「対角線」と呼ばれるものによる、Ｘ及びＹデコーダ試験のための伝統的なアプローチが考慮されるべきである。
【００１１】
図１は、どのように、単一の不揮発性メモリセルが構築され及び構成されるのかを、該メモリの一組のメモリセルを示すことで描く。各セルは、ソース側の選択ゲートＳＧによって制御される選択トランジスタ、及び制御ゲートＣＧによって制御される記憶トランジスタ、から成る。ペアワイズ構成のため、図１に示される２つの選択ゲートＳＧ１及びＳＧ２と、２つの制御ゲートＣＧ１及びＣＧ２とが存在する。情報は、各記憶トランジスタのフローティング・ゲート、追加の水平線として示される、に記憶される。一組のセルの２つのセルは、同一のビットラインＢＬを共有する。
【００１２】
記憶された情報を読むとき、対応する選択トランジスタは、選択ゲートＳＧ１又はＳＧ２経由で、応答して「オープン」となり、その結果ビットラインＢＬから電流ソース（図１の「ソース」）へ、電流が流れることを可能にする。メモリセルが「プログラムされた」とき、電流の流れは、対応するフローティング・ゲートによって抑制されるだろう。
【００１３】
図２は、標準のメモリ・マトリクスの構成を描く。明瞭のために、ほんの少しのセルが示される。メモリ・マトリクスは、２つのＸデコーダ、セルの制御ゲートＣＧのための頂部の一つ、セルの選択ゲートＳＧのための底部の一つ、によって組み立てられている。マトリクスの左端は、図１で示されたような、ビットラインＢＬのための単一のＹデコーダである。単一のセルは、対応する制御ゲートＣＧ、対応する選択ゲートＳＧ、及び対応するビットラインＢＬによってアクセスされる。
【００１４】
図３は、従来技術の解決策で既に使用されていたような「対角線試験」アプローチを示す。表示されているような対角線がプログラムされたとき、すなわちデータパターンが入力され、読み出され、その後全てのメモリが読まれたとき、両者、Ｘ及びＹデコーダ、の正確な機能性が完全に試験される。先に説明したように、この従来技術の方法の不都合は、先に提供した１６Ｍｂ不揮発性メモリの例では、４０９６メモリ・ワードがプログラムされなければならず、２０ｓの試験時間を超える全体時間に帰着する、という点であった。そして、先に言及したように、これは試験時間に関して容認できない。
【００１５】
カトウの米国特許明細書５２１４６０４号から、アドレス・デコーダの試験をやり遂げるために、プログラム可能なＲＯＭの中で、いわゆるダミーセルをランダムにワード・ラインに結合するということが知られる。しかしながら、そのランダム性のため、この試験は如何なるＸデコーダも部分的な試験にしかならない。その結果、カトウは妥当な時間内での完全なデコーダ試験の問題を解決しない。また、ダミーセルはプログラムされなければならず、それは、なおさら試験時間を増加させる。
【００１６】
アラパットの米国特許明細書第５３５７４７１号から、メモリセルの余分の行及び余分の列を標準のマトリクスに追加し、これらの余分の行及び余分の列を試験目的のために使用するということが知られる。アラパットの試験は、しかしながら、不完全で、メモリのデコーダの完全に試験された機能性を保証しない。
【００１７】
前述の従来技術と対比して、本発明による新たなアプローチは、実施例とともに、以下に示されるだろう。
【００１８】
非常に一般的には、本発明は、小さなＲＯＭ部分を不揮発性メモリ・マトリクスの前もって選択された位置、好ましくはボードの片面、に追加し、続いて、前記新たに追加された内蔵ＲＯＭを使用することによって、適切なデコーダ、ここではＸデコーダ、を試験する、というアイデアに基づいている。新規な発明のアイデアは、単純で簡単な手法、好ましくは単純にビットライン接点を取り去り（あるいは保持し）、その結果これらのセルをＲＯＭセルに変化させる、ことによって、標準の不揮発性メモリセルをＲＯＭセルに変換することである。更に、このように変更されたセルの数は制限される。メモリ・パターンの標準性が乱されず、その結果ＩＣを製造することが単純さを保持するので、これは、ＲＯＭに大きな面積的高効率を生じさせる。図解された例では、追加のＲＯＭはたった０．２７％の追加面積消費で実施され得、専用ＲＯＭの実例では到達され得ない値である。これが、本発明の１つのキーポイントである。
【００１９】
本発明の他のキーポイントは、本質において、予め定められた単純なパターン、例えばチェッカーボード・パターン、を、不揮発性メモリに書きこみ、好ましくは連続して、前記新たに追加されたＲＯＭセル及び特に不揮発性メモリセルの最初のビットだけを読み出すこと、にある自己試験である。
【００２０】
以上の新たなアプローチは、両者とも製造が容易であり、すなわち最小の費用だけを追加し、デコーダの迅速かつ完全な機能性試験のための完璧な手段を提供することが示されるだろう。本発明による試験は、従来技術が行っているように、単一のラインが選択されるという試験だけではなく、単一のラインは、選択されたものが正しいラインかどうかを照合もする、と言う意味でもまた完全である。
【００２１】
図１の不揮発性メモリセルの組は、再び、本発明による不揮発性セルのＲＯＭセルへの変換を描く図４ａ及び４ｂに示される。符号が図１と一致する図４ａでは、ビットラインが接続されているのに対し、図４ｂでは接続されていない。この、ビットラインの開放は非常に単純な処置であり、その実施は如何なるセル構造の製造プロセスの変更又は他の変更を要求することもなしに、簡単である。しかし、それは、関連する当該セルの組を変更することの望まれた結果を有する。
【００２２】
ビットラインの接点を削除することによって、当該ビットラインに接続されている２つのメモリセルの組は、不変の論理値「０」に変換される。もし、ビットラインが削除されなければ、２つのセルは、論理「１」である。その結果、不揮発性メモリ・マトリクス、あるいはその組、は、（ハードウェアコーディングされた）ＲＯＭに変換されるだろう。もちろん、２つの近接した行のビットは、常に同一のハードウェアコーディングされた値を有する。
【００２３】
ＲＯＭのコーディングに使用されるメモリ・マトリクスの行及び列の数は、メモリ・マトリクスの全サイズに依存する。これは、以下で、例として示され、説明されるだろう。
【００２４】
いわゆる当業者にとって、この方法が、固有の（用いられたことのない）、０Ｖ＜Ｖｔｖｉｒｇｉｎ＜Ｖｄｄである不揮発性メモリセルの閾値電圧を要求するということは明白である。提案されたＸデコーダの試験が実行されているときは、ＲＯＭコーディングのために使用されている全ての不揮発性メモリセルが、０Ｖ＜Ｖｔ＜Ｖｄｄを充足する、ということが保証されなければならない。それにより、Ｖｃｇ＝０Ｖ／Ｖｄｄ、Ｖｄｄはチップの供給電圧、例えば１．８Ｖ、によって、メモリトランジスタを繋ぐ／切ることが可能となる。「ファブアウト」製造の後、不揮発性セルが固有の閾値レベルにある、ということが想定される。もし、そうでなければ、全てのセルをそれらの固有の閾値レベルに設定するために、紫外線照射が適用されるだろう。
【００２５】
前述のセル変更が実施され、その結果本発明によるＲＯＭ機能が確立された後に、従来技術から分かる通常の対角線試験を置き換えるために、以下のことが適用される。
【００２６】
これは、図５に描かれている。メモリ・マトリクスの一部分は、前述に従ってコーディングされたＲＯＭである。メモリセルは、ペアワイズに構成されている、すなわち背中合わせにまとめられているので、２つの隣接したセルは、同一のＲＯＭコード値、すなわち「０」又は「１」を有する。メモリで４０９６行を想定すると、各数値は２０４８組の行に分配されるはずである。２０４８の異なる行の組をコーディングするために、１１の追加ビットが必要となる。その結果、１１の追加の列が、当初の不揮発性メモリ・マトリクスに加えられなければならず、４０９６行及び列を有する１６Ｍｂメモリのための面積の、たった０．２７％の増加に帰着する。
【００２７】
より一般的に明示されると、不揮発性メモリが、各行及び列に第１の数ｍを有すると仮定することは、ｍ^２の数の不揮発性セルに帰着し、そして、ｍ＝２^ｎという条件が満たされるべきであり、すなわち追加の変更されるセルの数は、ｎ＝ｌｄｍとなる。
【００２８】
この追加されたＲＯＭにより、正に、行のペアを特定することが可能となるが、単一の行はまだである。しかし、如何なる単一の行の特定を可能にすることも、ほんの短い手順である。２つのプログラミング・パルスにより、チェッカーボード・パターンは、図５に描かれているようなメモリ・マトリクスにプログラムされ得る。ここで、全ての単一行は、ハードコードされた行数及びチェッカーボード・パターンによって特定され得る。図２に示されている２つのＸデコーダの試験の以下の説明が、それを説明する。
【００２９】
図２の２つのＸデコーダは以下の態様で試験される。
１ａ．選択ゲートＳＧのためのＸデコーダ、すなわち底部のＸデコーダは、全てのメモリを読むことで試験される。この結果、全ての制御ゲートＣＧは、制御ゲートのためのＸデコーダによりＶｄｄに設定され、Ｖｄｄは、前述したように、チップの供給電圧である。
１ｂ．試験される底部のＸデコーダ、すなわち選択ゲートＳＧのためのＸデコーダは、ここで、一つずつ、Ｖｄｄを、選択ゲートＳＧに与え、すなわち、選択ゲートＳＧは、それぞれ、Ｖｄｄに設定される。ＲＯＭ及び不揮発性メモリの中のチェッカーボード・パターンの最初のビットを読むことは、Ｙデコーダ経由でビットラインＢＬを通して生じる。
【００３０】
これは、底部のＸデコーダ、すなわち選択ゲートＳＧのためのＸデコーダの試験を完了する。頂部のＸデコーダを試験するために、順序が反転される。
２ａ．制御ゲートＣＧのためのＸデコーダ、すなわち頂部のＸデコーダもまた、全てのメモリを読むことで試験される。その結果、全ての選択ゲートＳＧが、底部のＸデコーダによってＶｄｄに設定される。
２ｂ．ここで、制御ゲートＣＧのための頂部のＸデコーダは、一つずつ、制御ゲートＣＧに、Ｖｄｄを与え、すなわち、制御ゲートＣＧは、それぞれ、Ｖｄｄに設定される。再度の読出しが、Ｙデコーダ経由でビットラインＢＬを通して生じる。
【００３１】
これは、頂部のＸデコーダ、すなわち制御ゲートＣＧのためのＸデコーダの試験、その結果、両Ｘデコーダの試験を完了する。もし、これら２つの読み処理が成功裏に完了すると、すなわち、エラーが表示されなければ、両Ｘデコーダは良好である。
【００３２】
もし、読み出したＲＯＭコード又は不揮発性メモリのチェッカボードの最初のビットが、選択に従って予期される値を示さないと、エラーが表示される。例として、もし、図５の行３が選択されたとすると、読出し結果は、「１／２」になるはずである。行４であれば、「０／２」、行５であれば「１／３」、そして、そのように続く。もし、他のものが読み出されたらエラーが存在するはずである。前述したように、行と、従って関連したデコーダと読み出した情報との間には、明らかで、かつ一対一の関係がある。
【００３３】
メモリデコーダを試験するための提案された方法は、長いプログラミング時間を有する全ての大きな不揮発性メモリ、例えばトンネル効果によってプログラムされる不揮発性メモリ、に対して、特に有益に適用される。
【００３４】
本発明は、たった１つの実施例のみで示されたが、当業者は、本発明の要旨及び添付された請求項の範囲から離れずに、容易に、前述の原理に従った、変形及びバリエーションを披露できる。
【図面の簡単な説明】
【００３５】
【図１】２トランジスタ不揮発性メモリセルの基本レイアウトを示す図である。
【図２】通常のメモリ・マトリクスの構成を示す図である。
【図３】「対角線試験」アプローチを示す図である。
【図４ａ】本発明による不揮発性メモリセルのＲＯＭセルへの第１の変形を示す図である。
【図４ｂ】本発明による不揮発性メモリセルのＲＯＭセルへの第２の変形を示す図である。
【図５】ＲＯＭコード及びチェッカーボード・パターンによるＸデコーダの試験を示す図である。

Claims

メモリセルをアドレスするための一つ又はそれ以上の関連するデコーダを有する不揮発性メモリ、特に集積回路に組み込まれた不揮発性メモリであって、
前記メモリは、少なくとも１つの行又は列の変更された不揮発性メモリセルを有すること、
を特徴とする不揮発性メモリ。
前記請求項１に記載の不揮発性メモリであって、
前記変更されたメモリセルは追加のセルであり、該変更はＲ／ＷセルをＲＯＭセルに換えるものである不揮発性メモリ。
前記請求項１又は請求項２に記載の不揮発性メモリであって、
前記不揮発性メモリの前記セルは、共通のビットラインを有するペアワイズに構成されており、前記変更は、該変更されたセルの選択されたセルにおいて、前記ビットラインを取り除くこと又は割り込むことを含む不揮発性メモリ。
前記請求項３に記載の不揮発性メモリであって、
ビットライン接点の前記取り除き又は中断は、第１の固定された値、望ましくは「０」、を記憶しているＲＯＭセルに帰着し、
残るビットラインを有する前記ＲＯＭセルは、第２の固定値、望ましくは「１」、を記憶しているように規定される不揮発性メモリ。
前記請求項１から請求項４のいずれか１項に記載の不揮発性メモリであって、
前記不揮発性メモリは、第１の数ｍの行、及び、
追加の変更された第２の数ｎ＝ｌｄｍ、ｍ＝２^ｎ、のセルを有する不揮発性メモリ。
前記請求項１から請求項５のいずれか１項に記載の不揮発性メモリであって、更に、
前記変更されたセルを含み、前記不揮発性メモリの前記ペアワイズ構成された各セルにおいて関連付けられたゲートを制御するための一組のデコーダを含んでいる不揮発性メモリ。
前記請求項６に記載の不揮発性メモリであって、
各セルは、直列に接続された２つのトランジスタ、選択ゲートを有する選択トランジスタ、及びフローティング・ゲート及び制御ゲートを有する記憶トランジスタを有し、
各組の前記選択トランジスタはソースに接続されており、
各組の前記記憶トランジスタは共通ビットラインに接続されており、
前記選択ゲートは第１のデコーダに接続されており、及び前記制御ゲートは第２のデコーダに接続されている、不揮発性メモリにおいて、
各追加のＲＯＭセルは同一の構造を提示するが、該追加のＲＯＭセルの第２の全ては、開放された前記共通ビットラインを有する不揮発性メモリ。
共通のビットライン及び少なくとも１つの該メモリのセルをアドレスするためのデコーダを有するペアワイズ構成されたセルを備えた不揮発性メモリの試験方法であって、
変更されたメモリセル、望ましくはビットライン接点を取り除くことによって変更されたもの、の少なくとも１つの行又は列を設け、該変更されたメモリセルをハードコーディングし、
各単一の行又は列の特定をそれぞれ可能にするために、予め定められたパターン、特に複数の「０」及び「１」のチェッカーボード・パターン、を前記変更されていないメモリセルに書くことによって前記メモリをプログラムし、
予め定められた選択パターンを前記行又は列の特定の一つに適用し、かつ前記変更されハードコーディングされたメモリセル及び少なくとも選択された１つの前記変更されていないメモリセルを読むことことによって前記デコーダを試験する、不揮発性メモリの試験方法。
前記請求項８に記載の不揮発性メモリの試験方法であって、前記メモリは、更に、ペアワイズ構成されたメモリセルにおいて、第１及び第２のデコーダと、関連付けられたゲートと、を有し、
前記第２のデコーダに関連付けられた全ての前記ゲートで予め定められた設定を確立し、
前記第１のデコーダに関連付けられたゲートにおいて、一つずつ、予め定められた設定を確立し、変更されたメモリセル及び少なくとも選択された１つの変更されていないメモリセルを読むことによって前記第１のデコーダを試験し、
続けて、前記第１のデコーダに関連付けられた全ての前記ゲートで予め定められた設定を確立し、
前記第２のデコーダに関連付けられたゲートにおいて、一つずつ、予め定められた設定を確立し、変更されたメモリセル及び少なくとも選択された１つの変更されていないメモリセルを読むことによって前記第２のデコーダを試験する、不揮発性メモリの試験方法。
一組のデコーダと、ペアワイズ構成されたメモリ及び追加のＲＯＭセルと、を有する前記請求項７記載の不揮発性メモリの試験方法であって、望ましくは選択されたビットラインを取り除くことで「０」又は「１」を交互に表現するにより、前記追加のＲＯＭセルをハードコーディングする不揮発性メモリの試験方法において、
各単一の行又は列の特定をそれぞれ可能にするために、複数の「０」及び「１」の予め定められたパターン、特にチェッカーボード・パターン、を前記メモリセルに書くことによって前記メモリセルをプログラミングし、
前記第２のデコーダに関連付けられた前記メモリセルのゲートを、予め定められた値に設定し、
一つずつ、前記第１デコーダに関連付けられたゲートを、前記予め定められた値に設定し、そして全メモリの少なくとも一部を読むことで前記第１のデコーダを試験し、続けて、
前記第１のデコーダに関連付けられた前記メモリセルの前記ゲートを、前記予め定められた値に設定し、
一つずつ、前記第２デコーダに関連付けられた前記ゲートを、前記予め定められた値に設定し、全メモリの少なくとも一部を読むことで前記第２のデコーダを試験する、不揮発性メモリの試験方法。
少なくとも１つのマイクロプロセッサと、
不揮発性メモリであって、共通のビットライン、前記メモリセルをアドレスするための少なくとも１つの結合されたデコーダ、及びＲＯＭセルに変更されたメモリセルの少なくとも１つの行又は列、を有するペアワイズ構成されたセルを有する不揮発性メモリの少なくとも一つと、を有する集積回路の試験方法であって、
前記ＲＯＭセルは、望ましくはビットライン接点を取り除くことによって、交互に「０」又は「１」を表すように変更され、
複数の「０」及び「１」のチェッカーボード・パターンは、各単一の行の特定を可能にするために、前記メモリにプログラムされ又は書き込まれ、
第１のリードサイクルで、第１のデコーダは、ペアワイズ構成されたメモリの第１の半分を選択し、関連付けられたＲＯＭセル及び前記メモリの少なくとも一部、望ましくは前記メモリの最初のビット、を読むことにより試験され、
第２のリードサイクルで、第２のデコーダは、ペアワイズ構成されたメモリの第２の半分を選択し、関連付けられたＲＯＭセル及び前記メモリの少なくとも一部、望ましくは前記メモリの最初のビットを読むことによって試験され、
その結果、試験を完了する集積回路の試験方法。