KR20040014948A - 비휘발성 메모리 및 비휘발성 메모리의 테스트 방법 - Google Patents

비휘발성 메모리 및 비휘발성 메모리의 테스트 방법 Download PDF

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KR20040014948A
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Abstract

본 발명은 비휘발성 메모리(non-volatile memory), 특히, 집적 회로(IC)에 내장되거나 집적된 비휘발성 메모리를 조직하고 설계하는 방법에 관한 것이다. 이러한 메모리를 테스트-특히, 연관된 디코더의 테스트-하는데 장시간이 소요된다는 것에 대한 문제점을 해결하기 위해서, 미리 결정된, 메모리 크기에 의존하는 갯수의 비휘발성 메모리 셀을 변경시켜 고정된 면적의 패턴을 가진 ROM 셀로 전환한다. 이러한 추가적인 ROM 셀은 단지 변경된 비휘발성 메모리 셀에 불과하기 때문에, 후자와 비교할 때 단지 미소한 차이가 있을 뿐이다. 그러므로, 이들은 제조 시에 많은 노력을 필요로 하지 않으며, 더 중요하게는, 메모리 칩 또는 집적 회로에서 추가된 작은 공간만을 사용하지만, 테스트에 중대한 이점을 제공한다. 근본적으로 대칭적인 비휘발성 메모리 셀의 쌍을 사용할 때, 각각의 쌍은 공통 비트 라인을 가지고, 이러한 비트 라인 컨택트를 제거하거나 차단하는 것은 이러한 쌍에 고정된 값, 예를 들면, '0' 등을 부여하고, 비트 라인이 남아있으면 그 반대의 값인 '1'을 부여한다.
테스트 도중에, 단순하므로 오직 최소의 시간만을 필요로하는 패턴-바람직하게는, 바둑판 형상의 패턴-은 비휘발성 메모리에 기록되고 판독되어, 디코더의 보정 기능을 빠르게 결정할 수 있게 허용한다. 이는 최소한의 시간만으로 메모리의 디코더의 테스트를 완료할 수 있게 허용한다.

Description

비휘발성 메모리 및 비휘발성 메모리의 테스트 방법{NON-VOLATILE MEMORY AND ACCELERATED TEST METHOD FOR ADDRESS DECODER BY ADDED MODIFIED DUMMY MEMORY CELLS}
디코더를 자체의 비휘발성 메모리와 집적하는 것은 이러한 집적으로 기대되는 장점을 제시하기 전에 해결되어야 할 소정의 문제점을 초래한다. 이 문제점 중의 하나는 테스트 시간, 즉 메모리/디코더 조합체의 충분하고 신뢰성 있는 동작을 확립하기 위해서 요구되는 테스트를 수행하는 데 소요되는 전체 시간이 대량 생산 공정 내에서 다소 길다는 것이다. 이러한 제조 도중의 "테스트 병목(testing bottleneck)" 현상으로 인해, 이러한 메모리/디코더 조합체를 위한 전체 테스트 시간을 감소시키는 것이 매우 바람직하다.
이러한 메모리의 예는 예를 들면, 카토(Kato)의 미국 특허 제 5,214,604호 또는 알라파트(Alapat)에 의한 미국 특허 제 5,357,471호에 설명되어 있다. 후자인 알라파트의 미국 특허에서는 메모리 셀의 여분의 행과 여분의 열이 정규 메모리 어레이에 추가되는 메모리 구조에 관해서 설명되어 있다. 여분의 열은 제 1 테스트 사이클 동안에, 여분의 열에서의 열 라인(column line)에 접속된 감지 장치가, 특정한 행 어드레스가 입력되었을 때, 올바른 어드레스 또는 패리티를 가지는 행 라인이 정확하게 선택되었는지 여부를 검출하도록 구성된다. 이와 비슷하게, 셀의 여분의 행은 제 2 테스트 사이클 동안에, 정규 어레이의 열 라인에 접속된 감지 장치가, 특정한 열 어드레스가 입력되었을 때, 올바른 어드레스 또는 패리티를 가진 열 라인이 정확하게 선택되었는지 여부를 결정하도록 구성된다. 행 디코더와 행 어드레스 라인은 열 디코더와 열 어드레스 라인과는 별도로 테스트된다.
알라파트(Alapat)의 구성은 흥미로운 해결책을 제시하기는 하지만, 발명의 상세한 설명에서 설명될 본 발명에 따른 설계에 적용하면, 여전히 결점을 가지고 있다.
더욱이, 다른 이유로 바람직한 낮은 공급 전압으로 인해 프로그래밍 메카니즘으로서 파울러 노드하임 터널링(Fowler-Nordheim tunneling)이 필요하게 된다. 결과적으로, 단일 메모리 셀을 위한 프로그래밍 시간은 비교적 길다(즉, ms(milli second)의 범위 내). 다수의(메모리 셀의 수를 나타냄) 프로그래밍 단계는 전체 메모리의 테스트에 소요되는 전체 시간을 상당한 정도로 길게 만든다. 전반적으로, 디코더의 테스트는 비휘발성 메모리 테스트 과정 중에서 상당히 시간을 소모하는 단계이다. 그러므로, 본 발명의 주된 목표는 비휘발성 메모리의 테스트, 특히, 이러한 비휘발성 메모리의 디코더를 테스트하는 데 필요한 시간을 줄이는 것이다.
전형적인 비휘발성 메모리 매트릭스 내의 사선(diagonal)(도 3 참조)은 본 기술 분야에서 알려진 바와 같이 이러한 테스트를 위해 프로그래밍되었다. 그러나, 이러한 테스트 접근법에도 불구하고, 테스트에 필요한 시간은 만족스럽지 못하다. 이는 아래의 예로 설명될 것이다.
16Mb 크기의 메모리를 가정하면, 메모리 행은 4096개가 된다. 사선을 프로그래밍하기 위해서는, 모든 행이 개별적으로 프로그래밍되어야 한다. 단일 셀의 프로그래밍에 단지 5ms가 소요된다면, 사선의 프로그래밍에서는 전체 테스트 시간으로 5ms×4096=20s가 소요될 것이다. 최신 테스트 기구들의 높은 비용과 그에 따라 요구되고 경제적으로도 필요한 이 기구들의 처리량을 고려할 때, 파울러 노드하임 메카니즘을 가진 이러한 사선을 프로그래밍하는 데에만 20초 이상의 테스트 시간을 소요한다는 것은 절대로 수용할 수 없다.
여기에서, 본 발명은 이것에 대한 해결책을 제시한다. 짧게 말하면, 본 발명은 비휘발성 메모리 내에 특별히 설계된 추가적인 셀-이 셀의 설계와 기능은 이러한 메모리를 위해 요구되는 테스트 시간을 상당히 단축시킴-을 제공하는 것에 의해 문제점을 해결하고, 이로 인해서 테스트 기구의 효용성이 매우 향상되며 최적화된다.
이하에서는, 종래 기술의 접근법으로부터 시작하여, 본 발명 및 본 발명이 위에서 확인된 문제점을 해결하는 방식을 본 명세서에 첨부된 도면과 함께 실시예로 설명할 것이다.
본 발명은 집적된 디코더(decoder)를 가진 비휘발성 메모리의 구조 및 설계에 관한 것이다. 이러한 메모리는 종종 IC 상에 마이크로 프로세서와 함께 내장되어 휴대 전화기, 개인 휴대 정보 단말기(personal digital assistant), 자동차나 다른 항법(navigation)용 GPS에서 사용된다.
도 1은 2개의 트랜지스터를 가진 비휘발성 메모리 셀의 기본적인 레이아웃을 도시하는 도면,
도 2는 통상적인 메모리 매트릭스의 구조를 도시하는 도면,
도 3은 "사선 테스트" 접근법을 도시하는 도면,
도 4a, 4b는 본 발명에 따라 비휘발성 메모리 셀을 ROM 셀로 변환하는 것을 도시하는 도면,
도 5는 ROM 코드와 바둑판 패턴을 가진 X 디코더의 테스트에 대해 도시하는 도면.
먼저, 소위 "사선"형의 X 및 Y 디코더 테스트를 위한 종래의 접근법에 대해 고려한다.
도 1은 이러한 메모리의 한 쌍의 메모리 셀을 도시함으로써 어떻게 단일 비휘발성 메모리 셀이 구성되고 조직되는지 나타낸다. 각각의 셀은 선택 게이트(select gate : SG)에 의해 제어되는 선택 트랜지스터(소스 측에 위치함)와 제어 게이트(control gate : CG)에 의해 제어되는 저장 트랜지스터로 구성된다. 도 1에 도시된 바와 같이 본 구성은 페어 방식(pair-wise)이기 때문에, 여기에는 2개의 선택 게이트(SG1, SG2)와 2개의 제어 게이트(CG1, CG2)가 존재한다. 추가적인 수평선으로 도시된 바와 같이, 정보는 각각의 저장 트랜지스터의 부동 게이트(floating gate)에 저장된다. 한 쌍의 셀 내의 2개의 셀은 동일한 비트 라인(BL)을 공유한다.
저장된 정보를 판독할 때, 대응하는 선택 트랜지스터는 각각 선택 게이트(SG1, SG2)를 경유하여 "개방(open)"되고, 이것으로 전류가 비트 라인(BL)으로부터 전류 소스(도 1의 "소스")로 흐르도록 허용한다. 메모리 셀이 "프로그래밍"될 때, 전류의 흐름은 대응하는 부동 게이트에 의해서 억제될 것이다.
도 2는 통상적인 메모리 매트릭스의 구조를 도시한다. 명확성을 위해서, 오직 몇 개의 셀만이 도시되어 있다. 메모리 매트릭스는 2개의 X 디코더로 둘러싸여 있는데, 셀의 상부에 위치한 것은 제어 게이트(CG)를 위한 것이고, 셀의 하부에 위치한 것은 선택 게이트(SG)를 위한 것이다. 도 1의 위쪽에 도시된 바와 같이, 매트릭스의 왼편에는 비트 라인(BL)을 위한 단일 Y 디코더가 존재한다. 단일 셀은 대응하는 제어 게이트(CG), 대응하는 선택 게이트(SG) 및 대응하는 비트 라인(BL)에 의해서 액세스된다.
도 3은 종래 기술의 해결책으로 이미 사용되고 있는 "사선 테스트" 접근법을 도시한다. 표시된 바와 같이 사선이 프로그래밍되고(즉, 하나의 데이터 패턴이 입력되고 판독되면), 그 다음에 전체의 메모리가 판독되면, X와 Y 디코더의 적절한 기능이 완전히 테스트된다. 이러한 종래 기술에 의한 방법의 단점은, 위에서 제시한 16Mb 비휘발성 메모리의 예에서, 4096개의 메모리 워드가 프로그래밍되어야 하고, 위에서 설명된 바와 같이, 전체 테스트 시간이 20초를 초과하게 된다. 또한 위에서 언급된 바와 같이, 이는 테스트 시간에 있어서 용납될 수 없다.
카토에 의한 미국 특허 제 5,214,604호는, 어드레스 디코더의 테스트를 수행하기 위해서 소위 더미 셀(dummy cell)을 프로그래밍 가능한 ROM 내의 워드 라인과 무작위로 결합하는 방식인 것으로 알려져 있다. 그러나, 그 자체의 무작위성 때문에 이러한 테스트는 임의의 X 디코더에 대한 부분적인 테스트에 불과하다. 그러므로, 카토는 합당한 시간 내에 디코더 테스트를 완료하는 것에 대한 문제를 해결하지 않았다. 또한, 더미 셀이 프로그래밍되어야 하고, 이것에 의해 테스트 시간이 더욱 증가되었다.
알라파트에 의한 미국 특허 제 5,357,471호는 메모리 셀의 여분의 행과 여분의 열을 정규 매트릭스 어레이에 추가하여 테스트를 위해 이러한 추가적인 행과 열을 사용하는 방식인 것으로 알려져 있다. 그러나, 알라파트의 테스트는 불완전하고, 이에 따라 메모리의 디코더의 기능이 완전히 테스트되었는지 보장할 수 없다.
위의 종래 기술과는 대조적으로, 본 발명에 따른 새로운 접근법이 본 발명의 실시예와 함께 아래에서 설명될 것이다.
일반적으로, 본 발명은 작은 ROM 부품을 비휘발성 메모리 매트릭스의 미리 선택된 위치(바람직하게는 기판의 한쪽 면)에 추가하고, 그 다음에 이러한 새로이 추가된 내장형 ROM을 사용하는 것에 의해 적절한 디코더(여기에서는, X 디코더)를 테스트한다는 착상에 기초하고 있다. 이 새롭고 독창적인 착상은, 바람직하게는, 비트 라인 컨택트를 단순히 제거(또는 유지)하여 이러한 셀을 ROM 셀로 전환함으로써 단순하고 직접적인 방법으로 정규 비휘발성 메모리 셀을 ROM 셀로 변환하는 것이다. 더욱이, 이와 같이 변경된 셀의 수는 제한된다. 이는 메모리 패턴의 규칙성이 방해되지 않고, 따라서, IC의 제조가 단순하게 유지되므로 ROM의 면적 효율성을 높아지게 한다. 설명된 예에서, 추가적인 ROM은 오직 0.27%의 추가적인 영역을 소모하면서 구현될 수 있는 바, 이 수치는 전용 ROM의 경우에서는 도달할 수 없었던 것이다. 이것이 본 발명의 핵심이다.
본 발명의 다른 핵심은 테스트 자체가 기본적으로 미리 결정된 단순한 패턴(예을 들면, 바둑판 형상의 패턴(checkerboard pattern) 등)을 비휘발성 메모리에 기록하는 것과, 바람직하게는 순차적으로, 새로이 추가된 ROM 셀 및 특히 비휘발성 메모리 셀의 제 1 비트만을 판독하는 것으로 구성된다는 것이다.
이하에서, 이러한 새로운 접근법은 제조가 용이(즉, 오직 최소의 비용만이 추가됨)하며, 디코더의 기능 테스트를 빠르고 완전하게 하기 위한 완벽한 수단을 제공한다는 것을 나타낸다. 본 발명에 따른 테스트는 단일 라인을 선택하는 테스트(종래 기술에서와 동일함)일 뿐만 아니라 선택된 라인이 올바른 라인인지 아닌지 검사한다는 의미에서 또한 완벽하다.
도 1의 한 쌍의 비휘발성 메모리 셀은, 본 발명에 따라 비휘발성 셀을 ROM 셀로 변환하는 것에 대해 도시하는 도 4a 및 4b에 재차 도시되어 있다. 도 1과 동일한 도면인 도 4a에서는 비트 라인이 접속되어 있는 반면에, 도 4b에서는 단절되어 있다. 이러한 비트 라인의 개방은 극히 단순한 수단으로, 이것의 구현은 셀 구조나 다른 변화에 의한 임의의 제조 공정의 변경을 필요로 하지 않는 직접적인 것이다. 그러나, 이는 관련된 셀 쌍을 변경시키는 바람직한 효과를 가진다.
비트 라인 콘택트를 생략하는 것에 의해서, 이러한 비트 라인에 접속된 2개의 메모리 셀의 쌍은 영구적인 논리값 '0'으로 변환된다. 비트 라인이 제거되지 않으면, 2개의 셀은 논리값 '1'이 된다. 그러므로, 비휘발성 메모리 매트릭스, 또는 그의 일부분은 (하드 코딩된(hard-coded)) ROM으로 변환될 수 있다. 물론, 2개의 이웃하는 행의 비트는 항상 동일한 하드 코딩 값을 가진다.
ROM 코딩에 사용되는 메모리 매트릭스의 행과 열의 수는 메모리 매트릭스의 전체 크기에 의존한다. 이는 이하의 예에서 표현되고 설명될 것이다.
당업자에게는, 이러한 방법에서 비휘발성 메모리 셀의 고유한(순수한) 임계 전압은 0V<Vtvirgin<Vdd가 되도록 요구된다는 점이 명백할 것이다. 제안된 X 디코더 테스트를 수행할 때, ROM 코딩을 위해서 사용되는 모든 비휘발성 메모리 셀은 0V<Vt<Vdd를 만족시키는지 확인되어야 한다. 그래야만 Vcg=0V/Vdd(Vdd는 칩의 공급 전압으로, 예를 들면 1.8V임)로 메모리 트랜지스터의 온/오프를 전환할 수 있다. 비휘발성 메모리 셀은 "최종 제작(fab-out)" 제조 후에 고유의 임계 레벨(threshold level)에 도달하는 것으로 추정된다. 만약 그렇지 않다면, 모든 셀을 자체의 고유 임계 레벨로 설정하기 위해 UV 노출을 적용할 수 있다.
위의 셀 보정을 실행하고, 그에 따라 본 발명에 따른 ROM 형상을 설정한 뒤에, 후자를 종래 기술에서 알려진 통상적인 사선 테스트를 대체하기 위해 적용한다.
이는 도 5에 도시되어 있다. 메모리 매트릭스의 일부분은 위의 설명에 따라 코딩된 ROM이다. 메모리 셀은 페어 방식, 즉, 서로 배면 대 배면(back to back)으로 배치되기 때문에, 2개의 인접한 셀은 동일한 ROM 코드 값인 '0' 또는 '1'을 가진다. 메모리에 4096개의 행이 있는 것으로 가정하면, 고유의 숫자가 2048쌍의 행에 분배되어야 한다. 2048개의 서로 다른 행의 쌍을 코딩하기 위해서는, 11개의 추가적인 비트(bit)가 필요하다. 결과적으로 11개의 추가적인 열이 원래의 비휘발성 메모리 매트릭스에 추가되어, 4096개의 행과 열을 가진 16Mb의 메모리의 영역을 단지 0.27%만큼 증가시킨다.
더 일반적으로 표현할 때, 비휘발성 메모리 셀이 제 1 숫자 m개의 행과 열을 각각 포함하는 것으로 가정하면, m2개의 비휘발성 셀이 생성되고, m=2n이라는 조건이 만족되어야 한다. 즉, 추가적으로 변경된 셀의 수는 n=ldm가 되어야 한다.
이렇게 추가된 ROM으로는 쌍으로 된 행만을 식별할 수 있고, 단일 행은 식별할 수 없다. 그러나 임의의 단일 행을 식별할 수 있게 하는 것은 간단한 단계에 불과하다. 2개의 프로그래밍 펄스로, 바둑판 형상의 패턴은 도 5에 도시된 바와 같이 메모리 매트릭스 내에 프로그래밍될 수 있다. 이제부터, 모든 단일 행이 하드코딩 행 번호와 바둑판 형상의 패턴에 의해서 식별될 수 있다. 도 2에 도시된 2개의 X 디코더의 테스트에 대한 아래의 설명에서 그 사항에 관해 설명한다.
도 2에 도시된 2개의 X 디코더는 다음의 방법으로 테스트된다.
- 선택 게이트(SG)를 위한 X 디코더, 즉, 하부 X 디코더는 전체 메모리를 판독하는 것에 의해 테스트된다. 이로써, 모든 제어 게이트(CG)는 제어 게이트를 위한 X 디코더에 의해 Vdd로 설정되며, 여기에서, Vdd는 상기에서 설명되었듯이 칩의 공급 전압이다.
- 다음으로, 테스트될 상부 X 디코더, 즉, 선택 게이트(SG)를 위한 X 디코더는 Vdd를 선택 게이트(SG)에 하나씩 인가(즉, 선택 게이트(SG)는 개별적으로 Vdd로 설정됨)한다. 비휘발성 메모리 내의 ROM 및 바둑판 패턴의 제 1 비트의 판독은 Y 디코더를 경유하는 비트 라인(BL)을 통해서 이루어진다.
이것으로 하부 X 디코더, 즉, 선택 게이트(SG)를 위한 X 디코더의 테스트가 완료된다. 상부 X 디코더를 테스트하기 위해서는 위의 순서가 다음과 같이 뒤바뀐다.
- 제어 게이트(CG)를 위한 X 디코더, 즉, 상부 X 디코더는 또한 전체 메모리를 판독하는 것에 의해 테스트된다. 이로써, 모든 선택 게이트(SG)는 하부 X 디코더에 의해서 Vdd로 설정된다.
- 다음으로, 제어 게이트(SG)를 위한 상부 X 디코더는 제어 게이트(CG)에 하나씩 Vdd를 인가한다. 즉, 제어 게이트(SG)는 개별적으로 Vdd로 설정된다. 판독은 Y 디코더를 경유하는 비트 라인(BL)을 통하여 재차 이루어진다.
이것으로 상부 X 디코더 즉, 제어 게이트(CG)용의 X 디코더의 테스트가 완료되고 그에 따라 양쪽 X 디코더의 테스트가 완료된다. 만약 이러한 2개의 판독 동작이 성공적으로 완료되면, 즉, 오류가 표시되지 않으면, 양쪽의 X 디코더는 양호하다.
판독 ROM 코드나 비휘발성 메모리 내의 바둑판 패턴의 제 1 비트가 선택에 따라 기대되는 값을 나타내지 않으면, 오류가 표시된다. 예를 들어, 도 5의 3 열이 선택되면 판독 결과는 "1/2"가 되어야 한다. 4 열의 판독 결과는 "0/2"가, 5 열은 "1/3" 등등이 되어야 한다. 만약 그 이외의 결과가 판독된다면, 오류가 존재하게 된다. 위에서 설명된 바와 같이, 행 사이에는 명백한 1대1 관계가 존재하므로 연관된 디코더와 판독 결과 사이에서도 동일하다.
메모리 디코더를 테스트하기 위해 제안된 방법은 특히 긴 프로그래밍 시간을 가지는 모든 대형 비휘발성 메모리, 예를 들면, 터널링에 의해 프로그래밍되는 비휘발성 메모리에 유익하게 적용될 수 있다.
본 발명에서는 단일 실시예만을 제시하였으나, 당업자라면, 본 발명의 요지와 첨부된 청구 범위의 범주를 벗어나지 않으면서 위에서 설명된 원리에 따라 수정 및 변경을 쉽게 도입할 수 있을 것이다.

Claims (11)

  1. 메모리 셀을 어드레스하기 위한 하나 혹은 그 이상의 연관된 디코더를 가진 비휘발성 메모리, 특히 집적 회로에 내장된 비휘발성 메모리 셀에 있어서,
    상기 메모리는 변경된 비휘발성 메모리 셀의 행 또는 열 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  2. 제 1 항에 있어서,
    상기 변경된 메모리 셀은 추가된 셀이며, 상기 변경은 R/W 셀을 ROM 셀로 전환하는 것으로 구성되는 비휘발성 메모리 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비휘발성 메모리의 셀은 공통 비트 라인을 가지고 페어 방식(pair-wise)으로 배열되며, 상기 변경은 상기 변경된 셀 중 선택된 셀에서 상기 비트 라인을 제거하거나 차단하는 것을 포함하는 비휘발성 메모리 셀.
  4. 제 3 항에 있어서,
    비트 라인 컨택트의 상기 제거 혹은 차단으로 ROM 셀이 제 1 고정값, 바람직하게는, '0'을 저장하게 되는 반면에,
    나머지 비트 라인을 가진 ROM 셀들은 저장된 제 2 고정값, 바람직하게는, '1'을 저장하고 있는 것으로 정의되는 비휘발성 메모리 셀.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리는 행의 제 1 숫자인 m개의 행 및 제 2 숫자인 n=ldm개의 추가적인 변경 셀을 포함-여기서, m=2n-하는 비휘발성 메모리 셀.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 수정된 셀을 포함하여, 상기 비휘발성 메모리의 페어 방식(pair-wise)으로 배열된 각각의 셀에서 연관된 게이트를 제어하기 위한 한 쌍의 디코더를 더 포함하는 비휘발성 메모리 셀.
  7. 제 6 항에 있어서,
    각각의 셀은 직렬로 연결된 2개의 트랜지스터-선택 게이트를 가진 선택 트랜지스터 및 부동 게이트와 제어 게이트를 가지는 저장 트랜지스터-를 포함하고,
    각각의 쌍에서의 상기 선택 트랜지스터는 소스에 접속되며,
    각각의 쌍에서의 상기 저장 트랜지스터는 공통 비트 라인에 접속되고,
    상기 선택 게이트는 제 1 디코더에 접속되어 있고, 상기 제어 게이트는 제 2 디코더에 접속되어 있되,
    각각의 추가된 ROM 셀은 동일한 구조를 나타내지만, 상기 추가적인 ROM의 매 두 번째의 것은 상기 공통 비트 라인을 개방시키는
    비휘발성 메모리 셀.
  8. 공통의 비트 라인을 갖는 페어 방식으로 배열된 셀과 상기 메모리 셀을 어드레스하기 위한 적어도 하나의 디코더를 갖는 비휘발성 메모리의 테스트 방법에 있어서,
    변경된 메모리 셀-바람직하게는, 비트 라인 컨택트(들)를 제거하고 상기 변경된 메모리 셀을 하드 코딩(hard-coding)하는 것에 의해서 변경됨-의 적어도 하나의 행 또는 열을 마련하는 단계와,
    미리 결정된 패턴, 특히, 복수의 '0'과 '1'의 바둑판 패턴(checkerboard pattern)을 변경되지 않은 메모리 셀 내에 기록하는 것에 의해 상기 메모리를 프로그래밍하여, 각각의 단일 행 또는 열을 개별적으로 식별할 수 있도록 하는 단계와,
    미리 결정된 선택 패턴을 상기 행이나 열 중의 특정한 하나에 적용하고, 상기 변경되고, 하드 코딩된 메모리 셀 및 상기 변경되지 않은 셀 중에서 적어도 선택된 셀을 판독하는 것에 의해 상기 디코더를 테스트하는 단계
    를 포함하는 비휘발성 메모리의 테스트 방법.
  9. 제 8 항에 있어서,
    상기 메모리는 페어 방식으로 배열된 메모리 셀에 제 1 디코더, 제 2 디코더 및 연관된 게이트를 더 가지고,
    상기 방법은,
    (1) 상기 제 1 디코더를,
    (1-1) 상기 제 2 디코더와 연관된 모든 상기 게이트에서 미리 결정된 설정(a predetermined setting)을 확립하는 단계와,
    (1-2) 상기 제 1 디코더와 연관된 상기 게이트에서 미리 결정된 설정을 하나씩 확립하고 상기 변경된 메모리 셀과 상기 변경되지 않은 메모리 셀 중에서 적어도 선택된 셀을 판독하는 단계
    에 의해 테스트하는 단계와,
    (2) 후속적으로, 상기 제 2 디코더를,
    (2-1) 상기 제 1 디코더와 연관된 모든 상기 게이트에서 미리 결정된 설정을 확립하는 단계와,
    (2-2) 상기 제 2 디코더와 연관된 상기 게이트에서 미리 결정된 설정을 하나씩 확립하고, 상기 변경된 메모리 셀과 상기 변경되지 않은 메모리 셀 중에서 적어도 선택된 셀을 판독하는 단계
    에 의해 테스트하는 단계
    를 포함하는 비휘발성 메모리의 테스트 방법.
  10. 청구항 7에 기재된 한 쌍의 디코더와 페어 방식으로 배열된 메모리 및 추가된 ROM 셀을 가진 비휘발성 메모리 셀의 테스트 방법에 있어서,
    (1) 바람직하게는, 선택된 비트 라인 컨택트를 제거하여 '0'과 '1'을 번갈아 표시하는 것에 의해 상기 추가된 ROM 셀을 하드 코딩하는 단계와,
    (2) 미리 결정된 복수의 '0' 및 '1'로 이루어진 패턴, 특히, 바둑판 패턴을 상기 메모리 내에 기록하는 것에 의해 상기 메모리 셀을 프로그래밍하여 각각의 단일 행 또는 열을 개별적으로 식별할 수 있게 하는 단계와,
    (3) 상기 제 1 디코더를,
    (3-1) 상기 제 2 디코더와 연관된 상기 메모리 셀의 상기 게이트를 미리 결정된 값으로 설정하는 단계와,
    (3-2) 상기 제 1 디코더와 연관된 상기 게이트를 상기 미리 결정된 값으로 하나씩 설정하고 전체 메모리 중에서 적어도 일부분을 판독하는 단계
    에 의해 테스트하는 단계와,
    (4) 후속적으로, 상기 제 2 디코더를,
    (4-1) 상기 제 1 디코더와 연관된 상기 메모리 셀의 상기 게이트를 상기 미리 결정된 값으로 설정하는 단계와,
    (4-2) 상기 제 2 디코더와 연관된 상기 게이트를 상기 미리 결정된 값으로 하나씩 설정하고, 전체 메모리 중에서 적어도 일부분을 판독하는 단계
    에 의해 테스트하는 단계
    를 포함하는 비휘발성 메모리의 테스트 방법.
  11. 적어도 하나의 마이크로 프로세서와, 공통 비트 라인을 가지고 페어 방식으로 배열된 셀을 가진 적어도 하나의 비휘발성 메모리와, 상기 메모리 셀을 어드레스하기 위한 적어도 하나의 연관된 디코더와, ROM 셀로 변경된 메모리 셀의 행 또는 열 중 적어도 하나를 구비하는 집적 회로의 테스트 방법에 있어서,
    바람직하게는, 비트 라인 컨택트를 제거하는 것에 의해, 상기 ROM 셀이 '0' 또는 '1'을 번갈아 나타내도록 변경하는 단계와,
    복수의 '0' 및 '1'의 바둑판 패턴을 상기 메모리로 프로그래밍하거나 기록하여 각각의 단일 행의 식별을 가능하게 하는 단계와,
    제 1 판독 사이클에서, 페어 방식으로 배열된 메모리 셀의 첫 번째 절반을 선택하고, 연관된 ROM 셀과 적어도 메모리의 일부분-바람직하게는, 상기 메모리의 상기 제 1 비트-을 판독하는 것에 의해 제 1 디코더를 테스트하는 단계와,
    제 2 판독 사이클에서, 페어 방식으로 배열된 메모리 셀의 두 번째 절반을선택하고, 연관된 ROM 셀과 적어도 메모리의 일부분-바람직하게는 상기 메모리의 상기 제 1 비트-을 판독하는 것에 의해 제 2 디코더를 테스트함으로써, 테스트를 완료하는 단계
    를 포함하는 비휘발성 메모리 셀을 가진 집적 회로의 테스트 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2878644A1 (fr) 2004-11-30 2006-06-02 St Microelectronics Sa Test d'un decodeur d'adresses de memoire non volatile
JPWO2006129780A1 (ja) * 2005-05-30 2009-01-08 セイコーエプソン株式会社 シーケンシャル書込においてベリファイ処理を行う不揮発性メモリ
US8526254B2 (en) * 2008-04-03 2013-09-03 Sidense Corp. Test cells for an unprogrammed OTP memory array
IT1397374B1 (it) * 2009-12-30 2013-01-10 St Microelectronics Srl Soluzione integrata per l'individuazione dei componenti difettosi in dispositivi di memoria
CN103093832A (zh) * 2013-02-26 2013-05-08 上海宏力半导体制造有限公司 嵌入式闪存的失效测试方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5693189A (en) * 1979-12-18 1981-07-28 Fujitsu Ltd Field programable element
JPS63152100A (ja) 1986-12-15 1988-06-24 Nec Corp 半導体記憶装置
JPH03241598A (ja) * 1990-02-19 1991-10-28 Fujitsu Ltd シグネチャー回路
JPH04106795A (ja) * 1990-08-28 1992-04-08 Nec Corp 半導体記憶装置
JP3223524B2 (ja) 1991-06-20 2001-10-29 富士通株式会社 半導体記憶装置
JPH0563162A (ja) * 1991-08-30 1993-03-12 Sharp Corp 半導体記憶装置
JPH05189988A (ja) * 1992-01-10 1993-07-30 Sharp Corp 半導体記憶装置
JP2834364B2 (ja) * 1992-03-31 1998-12-09 シャープ株式会社 半導体記憶装置
US5357471A (en) * 1992-03-20 1994-10-18 National Semiconductor Corporation Fault locator architecture and method for memories
DE4223532A1 (de) * 1992-07-17 1994-01-20 Philips Patentverwaltung Schaltungsanordnung zum Prüfen der Adressierung wenigstens einer Matrix
DE4317175A1 (de) * 1993-05-22 1994-11-24 Bosch Gmbh Robert Selbsttesteinrichtung für Speicheranordnungen, Decoder od. dgl.
US5606193A (en) * 1994-10-03 1997-02-25 Sharp Kabushiki Kaisha DRAM and MROM cells with similar structure
SG74580A1 (en) * 1996-03-08 2000-08-22 Hitachi Ltd Semiconductor ic device having a memory and a logic circuit implemented with a single chip
JPH10320989A (ja) * 1997-05-16 1998-12-04 Toshiba Microelectron Corp 不揮発性半導体メモリ
US6950336B2 (en) * 2000-05-03 2005-09-27 Emosyn America, Inc. Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells

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