CN1520597A - 非易失性存储器和通过附加修改的空存储单元加速测试地址解码器的方法 - Google Patents
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Abstract
本发明涉及一种非易失性存储器的结构和设计，特别涉及被嵌入或集成到集成电路(IC)中的这样一些存储器的结构和设计。为了解决用于这样的存储器、特别是用于相关解码器测试的过多测试时间问题，修改预定的、与存储器规模有关数量的非易失性存储单元，从而将这些单元转换成具有固定内容图型的ROM单元。因为这些附加的ROM单元只是被修改的非易失性单元，所以它们与后者只是稍有差别。因此，它们在制造过程期间并不需要作更多的努力，并且，更为重要的是，只使用存储器芯片或集成电路上少量的附加空间，却对于测试却提供很大的好处。当使用成对的基本上对称的非易失性存储单元时，每对具有一条公用位线，这条位线触点的除去或中断可以用于将一个固定值(例如“0”)加到此对单元中，并且反过来也一样。在测试期间，写入和从非易失性存储器中读出一个简单的并因而只需要最少时间的图型，最好是检验板图型，从而允许快速确定解码器的正确功能，这允许只利用最少的时间来完全测试存储器的解码器。
Description
技术领域
本发明涉及一种具有其集成解码器的非易失性存储器的结构和设计。这样的存储器常常利用相关的微处理器嵌入在IC上，以便用于移动电话、个人数字辅助设备、汽车的GPS应用或其他导航目的。
背景技术
将解码器与其非易失性存储器集成导致某些问题，这些问题在这样的集成呈现出预期的优点之前必须加以解决。问题之一是测试时间太长，即，在大批生产过程中执行为了建立存储器/解码器组合的充分和可靠的工作而必需的测试的总时间太长。由于这个制造过程期间的“测试瓶颈”，极其希望减少用于这样的存储器/解码器组合的总的测试时间。
这些存储器的例子被描述在例如授予Kato的美国专利5214604或授予Alapat的美国专利5357471中。后者(即，Alapat美国专利)描述了一种存储器的结构，其中额外行和额外列的存储单元被添加到常规的存储器阵列中。额外的列被配置成这样，以使得在第一测试周期期间，在一个特定的行地址被输入时，一个连接到额外列的列线的检测设备将检测是否正好选择具有正确地址或奇偶性的行线。同样地，额外行的单元被配置成这样，以便在第二测试周期期间，当一个特定列地址被输入时，一个连接到常规阵列的列线的检测设备将确定是否正好选择具有正确地址或奇偶性的列线。行解码器和行地址线与列解码器和列地址线分开进行测试。
虽然Alapat装置示出一种令人感兴趣的解决方案，但这在应用于依据本发明的设计时仍有不足，如在下面将进一步解释的。
而且，低电源电压(这由于其他的原因而是优选的)使得Fowler-Nordheim隧道传送效应作为编程机制是必要的。结果，对于单个存储单元的编程时间相对长，即，在ms范围内。大量的反映存储单元数量的程序步数导致测试整个存储器所消耗的总时间相当长。总的说来，解码器的测试在非易失性存储器测试过程中是一个非常花时间的阶段。因此，本发明的主要目的是减少用于非易失性存储器的必要测量时间，尤其是对这样一种非易失性存储器的解码器测试。
典型情况下，正如在本领域中已知的那样，非易失性存储器矩阵内的一条对角线(见图3)为此测试目的而被编程。然而，即使利用这样一种测试方法，测试所需的时间是不能令人满意的。这将利用以下的例子来说明。
假定存储器的规模是16Mb，得到4096个存储器行。为了对一条对角线进行编程，每行必须被分别编程。如果单个单元的编程恰好花费5ms，则编程一条对角线将消耗5ms*4096＝20s的总测试时间。考虑到现代测试器的高成本和因而所希望的以及经济上必要的吞吐量，大于20秒的测试时间仅用于利用Fowler-Nordheim机制对此对角线编程是绝对不可接受的。
在此，本发明提供一种解决方案。简单地说，本发明通过在非易失性存储器内提供特殊设计的附加单元来解决这个问题，其设计和功能大大缩短这样一种存储器所需的测试时间，导致大大改进和最佳化测试器的使用。
附图说明
以下，从一种现有技术方案开始。本发明及其解决上述问题的方法将利用一种实施方案连同附图进行描述，其中：
图1是一个两晶体管非易失性存储单元的基本布局；
图2是一种通常的存储器矩阵的组织结构；
图3是“对角线测试”方案；
图4a，4b表示依据本发明将非易失性单元变换成ROM单元；和
图5表示利用ROM代码和一种检验板图型测试X解码器。
具体实施方式
首先，将考虑一种利用所谓的“对角线”对X和Y解码器进行测试的常规方法。
图1示出单个非易失性存储单元是如何被构成和组织的，示出这样一种存储器中的一对存储单元。每个单元由受在源一侧上的选择门SG控制的选择晶体管以及受控制门CG控制的存储晶体管组成。由于成对排列，所以图1中示出两个选择门SG1和SG2以及两个控制门CG1和CG2。信息被存储在每个存储晶体管的浮动门(floating gate)上，在图中表示为一条附加的水平线。一对单元之中的两个单元共享同一位线BL。
当读取存储的信息时，相应的选择晶体管分别通过选择门SG 1或SG2被“打开”，并因而允许电流从位线BL流到电流源，即图1中的“源”。当一个存储单元被“编程”时，将利用相应的浮动门来禁止电流流动。
图2表示一种通常的存储器矩阵的组织结构。为清楚起见，只示出几个单元。此存储器矩阵由两个X解码器构成，顶部的一个解码器用于这些单元的控制门GC，底部的一个解码器用于这些单元的选择门SG。在此矩阵的左边是一个单一的用于位线BL的Y解码器，如上面的图1中所示。单个单元利用相应的控制门CG、相应的选择门SG和相应的位线BL来接入访问。
图3示出在现有技术解决方案中已经使用的“对角线测试”方法。当所示的一条对角线被编程时，即，一种数据图型被输入和读取，并且此后整个存储器被读取时，X和Y解码器的正确功能都被全部测试。这种现有技术方法的缺点在于：对于以上给出的16Mb非易失性存储器的例子来说，4096个存储器字必须被编程，如以上解释过的那样，这导致超过20秒的总测试时间。也正如以上所提到的那样，这在测试时间方面是不可接受的。
从Kato美国专利5 214 604中，已知将所谓的空(dummy)单元随机地耦合到可编程ROM中的字线，以便实施地址解码器的测试。然而，由于其随机性，这种测试只是对任何X解码器的部分测试。因此，Kato并没有解决在合乎情理的时间内完全解码器测试的问题。而且，空单元必须被编程，这甚至使测试时间增加得更多。
从Alapat美国专利5 357 471中，已知添加额外行和额外列的存储单元到常规的矩阵阵列，并将这些额外的行和列用于测试目的。然而，Alapat的测试是不完全的，并因此不保证完全测试存储器的解码器的功能。
与以上的现有技术相反，依据本发明的新方法将与一个实施方案一起在下面进行描述。
一般地说，本发明是基于这样的思路，即，在预选的位置上(最好在板的一侧上)将小的ROM部分添加到非易失性存储器矩阵中，并随后利用这个新添加的内置ROM来测试适当的解码器，在此为X解码器。新颖的发明思路是利用一种简单而直捷了当的方法将常规的非易失性存储单元转换成ROM单元，最好通过简单地除去(或保留)位线触点来实现，从而把这些单元转换成ROM单元。而且，限制这样被修改过的单元的数量。这使ROM非常有效，因为存储器图型的规律性未受干扰，并从而使IC的制造仍为简单。在用作说明的例子中，只利用0.27％的附加面积消耗能够实现附加ROM，利用专用ROM示例不可能达到这个数。这是本发明的一个关键点。
本发明的另一个关键点是测试本身，它大体上包括将一个预定的简单图型(例如，一种检验板图型)写入非易失性存储器以及最好顺序地读出新添加的ROM单元，并且特别地只读出非易失性存储单元的第一位。
将会表明，这种新方法既易于制造(即，只增加最小的成本)又提供一种用于快速和完全功能测试解码器的完美手段。在依据本发明的测试不仅测试单一线被选择(如现有技术所做的那样)而且也检验所选择的线是否是正确线的方面来说，依据本发明的测试也是完全的。
图1的非易失性存储单元对再次被示于图4a和4b中，这些图表示依据本发明将非易失性单元转换成ROM单元。然而，在图4a中位线是连接的，这与图1中相同，但在图4b中是断开的。这种位线的打开是一种极其简单的措施，其实施是直捷了当的而不需要修改单元结构的任何制造过程或其他变更，但它具有所希望的修改所涉及的单元对的效果。
通过略去位线触点，连到这条位线的两个存储单元对被转换成一个恒定的逻辑值‘0’。如果位线未被除去，则这两个单元是逻辑‘1’。这样，非易失性存储器矩阵或其一部分可被转换成(硬编码的)ROM。当然，两个相邻行的位始终具有相同的硬编码值。
用于ROM编码的存储器矩阵的行和列的数目取决于存储器矩阵的总规模。这将在以下的例子中进行展示和解释。
对于本领域的技术人员来说，显然这种方法要求非易失性单元的本征(原本)阈值电压是0V＜Vtvigin＜Vdd。必须保证：用于ROM编码的所有非易失性存储单元在执行所建议的X解码器测试时满足0V＜Vt＜Vdd。只有那时才有可能利用Vcg＝OV/Vdd来接通/断开(on/off)存储器晶体管，其中Vdd是芯片的电源电压，例如，1.8V。假定：非易失性单元在“出厂(fab-out)”加工以后处于本征阈值电平的情况。如果不是的话，可以应用紫外线(UV)照射，以便将所有的单元设置为其本征阈值电平。
在依据本发明实施以上的单元修改并因而建立ROM特性之后，采用后者来替代从现有技术中公知的通常的对角线测试。
这被描述在图5中。存储器矩阵的一部分被依据以上的描述进行ROM编码。因为存储单元是成对排列的，即，背靠背地编组，所以两个相邻的单元具有相同的ROM代码值，也就是‘0’或‘1’。假定此存储器中有4096行，唯一的号数必须被分配给2048个行对。为了对2048个不同的行对进行编码，需要11个附加位。结果，11个附加列必须被添加到原先的非易失性存储器矩阵中，从而对于具有4096行和列的16Mb存储器只增加0.27％的面积。
如果更一般地表达，假定非易失性存储器包括均为第一数量m的行和列，得到数量为m2的非易失性单元，则应该满足条件m＝2n，也就是，附加的被修改的单元数应是n＝1dm。
利用这个添加的ROM，有可能只识别行对，而不是单个行。但是，这只是能够识别任何单行的一个简短步骤。利用两个编程脉冲，可以将一种检验板图型编程到存储器矩阵中，如图5中所示。现在，藉助于硬编码的行号和检验板图型可以识别每个单行。以下对图2中所示的两个X解码器测试的描述将解释这些。
图2中的两个X解码器被按以下方法进行测试：
1a.用于选择门SG的X解码器(即，底部X解码器)通过读取整个存储器进行测试。从而，所有的控制门CG被用于控制门的X解码器设置在Vdd上，如以上解释过的那样，Vdd是芯片的电源电压。
1b.待测试的顶部X解码器(即，用于选择门SG的X解码器)现在将Vdd逐一地施加到选择门SG上，即，选择门SG分别被设置为Vdd。通过位线BL经Y解码器读取ROM和非易失性存储器中的检验板图型的第一位。
这样完成了底部X解码器(也就是，用于选择门SG的X解码器)的测试。为了测试顶部X解码器，此次序被颠倒：
2a.用于控制门CG的X解码器(也就是，顶部X解码器)也通过读取整个存储器来进行测试。从而，所有选择门SG被底部X解码器设置为Vdd。
2b.现在，用于控制门SG的顶部X解码器逐一地将Vdd施加到控制门CG，即，控制门SG被分别设置为Vdd。再次通过位线BL经Y解码器进行读取。
这样完成了顶部X解码器(即，用于控制门CG的X解码器)的测试，并从而完成了对两个X解码器的测试。如果这两次读取操作被成功地完成，即，无差错被指出，则这两个X解码器是好的(ok)。
如果读出的ROM代码或非易失性存储器中的检验板的第一位并不表示依据选择所期望的值，则指示一个差错。例如，如果图5的行3被选择，则读出的结果必须是“1/2”。对于行4，读出的结果必须是“0/2”，对于行5，这必须是“1/3”，依此类推。如果读出其他的任何值，则必然出现差错。正如以前所说过的那样，在行之间并因而在相关的解码器和读出值之间存在清楚的和一一对应的关系。
所提出的用于测试存储器解码器的方法可被特别有益地应用于所有的具有长编程时间的大型非易失性存储器，例如，通过隧道效应编程的非易失性存储器。
虽然本发明只在单个实施方案中进行展示了，但本领域的技术人员依据上述的原理能够容易地引入修改和变型而不偏离本发明的要点和所附的权利要求书的范围。
Claims (11)
1.一种非易失性存储器，具有用于对存储单元寻址的一个或多个相关解码器，特别地，一种被嵌入在集成电路中的非易失性存储器，其特征在于：
·所述存储器包括至少一行或一列被修改的非易失性存储单元。
2.依据权利要求1的非易失性存储器，其中
·被修改的存储单元是附加的单元，并且修改包括将R/W单元转换成ROM单元。
3.依据权利要求1或2的非易失性存储器，其中
·利用一条公用位线将非易失性存储单元成对地排列，并且修改包括在选择的被修改的单元上除去或中断所述位线。
4.依据权利要求3的非易失性存储器，其中
·位线触点的除去或中断得到已存储最好是‘0’的第一固定值的ROM单元，而
·具有其余位线的ROM单元被定义为已存储最好是‘1’的第二固定值。
5.依据前面任何一项权利要求的非易失性存储器，其中
·所述非易失性存储器包括第一数量m的行以及第二数量n＝1dm，m＝2n的附加的被修改的单元。
6.依据前面任何一项权利要求的非易失性存储器，进一步包括：
·一对解码器，用于控制在包含被修改单元的非易失性存储器的每个成对排列的单元上的相关门。
7.依据权利要求6的非易失性存储器，
·每个单元包括两个串联的晶体管，即，一个具有选择门的选择晶体管以及一个具有浮动门和控制门的存储晶体管，
·每对选择晶体管被连接到一个源，
·每对存储晶体管被连接到一条公用位线，
·选择门被连接到第一解码器，而控制门被连接到第二解码器，其中
·每个附加的ROM单元呈现相同的结构，但每个第二所述附加的ROM单元使所述公用位线打开。
8.一种用于非易失性存储器的测试方法，所述存储器具有成对排列的单元，所述单元具有一条公用位线和用于对所述存储器的单元寻址的至少一个解码器，该方法包括以下步骤：
·提供最好通过除去位线触点进行修改的至少一行或列被修改的存储单元，并对所述被修改的存储单元进行硬编码，
·通过将预定图型写入未被修改的存储单元来对所述存储器编程，以允许分别识别每个单行或列，所述预定图型具体为多个‘0’和‘1’的检验板图型；和
·通过将一个预定选择图型施加到特定的所述行或列并读取所述被修改的、硬编码的存储单元和至少选择的所述未被修改的存储单元，测试所述解码器。
9.依据权利要求8的测试方法，所述存储器在成对排列的存储单元上进一步具有第一和第二解码器以及相关门，所述方法包括以下步骤：
·通过以下步骤来测试所述第一解码器：
·在与所述第二解码器相关的所有所述门上建立一个预定设置；和
·在与所述第一解码器相关的所述门上逐一建立一个预定设置，并读取被修改的存储单元和至少选择的未被修改的存储单元；以及
·然后，通过以下步骤来测试所述第二解码器：
·在与所述第一解码器相关的所有所述门上建立一个预定设置；和
·在与所述第二解码器相关的所述门上逐一建立一个预定设置，并读取被修改的存储单元和至少选择的未被修改的存储单元。
10.一种用于测试权利要求7的非易失性存储器的方法，该存储器具有一对解码器和成对排列的存储器以及附加的ROM单元，该方法包括以下的通过除去选择的位线触点最好利用交替表示‘0’或‘1’来对所述附加的ROM单元进行硬编码的步骤：
·通过将具有多个‘0’和‘1’的预定图型写入所述存储器来对所述存储单元编程，以允许分别识别每个单行或列，其中所述预定图型具体是检验板图型；和
·通过以下步骤测试第一所述解码器：
·将与第二所述解码器相关的所述存储单元的门设置为一个预定值；和
·将与所述第一解码器相关的门逐一设置为所述预定值，并因而读取整个存储器的至少一部分；以及，随后
·通过以下步骤测试第二所述解码器：
·将与第一所述解码器相关的所述存储单元的所述门设置为所述预定值；和
·将与所述第二解码器相关的所述门逐一设置为所述预定值，并读取整个存储器的至少一部分。
11.一种用于集成电路的测试方法，所述集成电路具有至少一个微处理器和至少一个非易失性存储器，该存储器拥有成对排列的单元，所述单元具有一条公用位线、用于对所述存储器的单元寻址的至少一个相关解码器和至少一行或列的被修改成ROM单元的存储单元，该方法包括以下步骤：
·最好通过除去位线触点将所述ROM单元修改成交替表示‘0’或
‘1’；
·将具有多个‘0’和‘1’的检验板图型编程或写入所述存储器，以允许识别每个单行；
·在第一读周期中，通过选择成对排列的存储单元之中的第一半和读取相关的ROM单元以及所述存储器的至少一部分来测试第一解码器，其中所述存储器的至少一部分最好是所述存储器中的第一位；和
·在第二读周期中，通过选择成对排列的存储单元之中的第二半和读取相关的ROM单元以及所述存储器的至少一部分来测试第二解码器，从而完成测试，其中所述存储器的至少一部分最好是所述存储器的第一位。
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