KR100328405B1

KR100328405B1 - 어드레스가다중선택되는불휘발성반도체기억장치

Info

Publication number: KR100328405B1
Application number: KR1019980047908A
Authority: KR
Inventors: 고지 사쿠이; 가오루 도쿠시게; 겐이치 이마미야
Original assignee: 가부시끼가이샤 도시바
Priority date: 1997-11-06
Filing date: 1998-11-07
Publication date: 2002-10-12
Also published as: US6097666A; TW417304B; KR19990045134A; JPH11224492A

Abstract

본 발명에서는 플래시 메모리에 블록·사이즈·버퍼와 블록·어드레스·프리디코더를 설치하고 있다. 데이터의 소거시에, 블록·사이즈·버퍼에 소거할 블록 사이즈를 입력하고, 블록·어드레스·프리디코더에 1조의 블록 어드레스를 입력한다. 상기 블록·사이즈·버퍼의 출력신호를 상기 블록·어드레스·프리디코더에 공급하여 디코드하고, 이 프리디코드 결과로 로우 디코더를 제어하여, 상기 블록 어드레스를 선두어드레스로 하는 복수의 어드레스를 다중선택한다. 그리고, 연속하는 복수의 블록을 동시에 선택하여 복수의 블록내의 메모리 셀의 데이터를 동시에 소거한다.

Description

어드레스가 다중선택되는 불휘발성 반도체기억장치

본 발명은 바꿔쓰기가 가능한 불휘발성 반도체기억장치에 관한 것으로, 더욱 상세하게는 어드레스를 다중선택하여 메모리 셀 어레이내의 복수의 블록 또는 복수의 워드선을 동시에 선택하여, 소거, 기입 및 테스트 등을 행하는 플래시 메모리에 관한 것이다.

종래, 반도체기억장치의 일종으로서, 전기적인 바꿔쓰기를 가능하게 한 EEPROM이 알려져 있다. 그 중에서도 메모리 셀을 복수개 직렬접속하여 NAND셀을 구성하는 NAND셀형 EEPROM은 고집적화가 가능한 것으로서 주목받고 있다.

NAND셀형 EEPROM에서의 하나의 메모리 셀은 반도체기판상에 절연막을 매개하여 부유게이트(전하축적층)와 제어게이트가 적층된 MOSFET구조를 갖고 있다. 그리고, 복수개의 메모리 셀이 인접하는 것끼리 소스·드레인을 공유하는 형태로 직렬접속되어 NAND셀을 형성하고 있다. 이와 같은 NAND셀이 매트릭스배열되어 메모리셀 어레이가 구성된다.

메모리 셀 어레이에서의 열방향으로 나란한 NAND셀 열의 일단측의 드레인은 각각 선택게이트 트랜지스터를 매개하여 비트선에 공통접속되고, 타단측 소스는 별도의 선택게이트 트랜지스터를 매개하여 공통소스선에 접속되어 있다. 메모리 셀 트랜지스터의 제어게이트전극 및 상기 각 선택게이트 트랜지스터의 게이트전극은 메모리 셀 어레이의 행방향을 따라 연장설치된 워드선(제어게이트선)과 선택게이트선에 각각 공통접속되어 있다.

이러한 종래의 NAND셀형 EEPROM의 공지예로서, 문헌(논문) 1: K.-D.Suh et al., "A 3.3V 32Mb NAND Flash Memory With Incremental Step Pulse Programming Scheme," IEEE J.Solid-State Circuits, vol.30, pp.1149-1156, Nov.1995. 및 문헌(논문) 2: Y.Iwata et al., "A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM," IEEE J.Solid-State Circuits, vol.30, pp.1157-1164, Nov.1995. 등의 발표가 있다. 그리고, 상기 문헌 1에는 종래의 NAND셀형 EEPROM의 기본적인 구성과 동작이 설명되어 있다.

최근, 상기한 것과 같은 NAND형 EEPROM을 기억매체로 한 전자 스틸 카메라(Solid State Camera)가 상품화되어 있다. 예컨대, 후지사진필름 주식회사가 발매하고 있는 DS-7이 그 일례이다. 이 카메라는 16M비트의 NAND형 EEPROM을 이용하여, 30만 화소의 사진을 30장 촬영할 수 있다. 따라서, 이 경우, 사진 1장당 약 0.5M비트 사용하는 것을 알 수 있다. 16M비트의 NAND형 EEPROM에서는 소거블록(섹터) 사이즈가 32K비트로 구성되어 있기 때문에, 30만 화소의 사진에서는 16블록이필요하게 된다. 전자 스틸 카메라는 촬영한 사진을 그 곳에서 확인하고, 필요에 따라 다시 찍을 수 있는 것이 특징중의 하나이다. 다시 찍는 경우에는 16블록, 0.5M비트의 데이터를 소거한다. 이 소거시에, 16블록의 데이터를 1블록씩 소거하고, 1블록씩의 소거가 충분히 행해졌는지 아닌지의 확인(Erase Verify)을 행할 필요가 있다. 이 때문에 소거시간이 길어진다. 예컨대, 1블록의 소거시간을 2ms로 하면, 16블록을 소거하기 위해서는 32ms가 걸리게 되어, 그 사이에는 촬영이 제한된다.

그래서, 소거시간을 단축하기 위해, 복수의 블록을 동시에 소거하는 방법이 문헌 3: E.Harari et al., "EEPROM System with Erase Sector Select," USP 5,418,752, May 23, 1995. 에 제안되어 있다. 이 기술은 멀티 블록 소거(Selective Multiple Sector Erase)라 칭해지고, 동시에 소거할 플래시 메모리의 섹터(블록)를 선택적으로 지정할 수 있도록 한 것이다.

상기 복수의 블록을 동시에 소거하는 방법은, 도 1의 타이밍 차트에 나타낸 것처럼 행해진다. 즉, 우선, 소거할 섹터를 지정하기 위한 커맨드(CM1)를 입력함과 더불어, 소거할 섹터(블록)·어드레스(A8~A15, A16~A20)를 복수조(도 1에서는 3조의 경우를 나타내고 있슴) 입력한다. 그 후, 소거커맨드(CM2)를 입력하여, tMBERASE의 기간에 섹터(블록)·어드레스로 지정한 복수의 섹터의 소거를 행한다. 소거동작후에는 상태판독커맨드(CM3)를 입력하여 소거확인독출을 행한다. 이 소거확인독출동작에 의해, 선택한 섹터중의 모든 메모리 셀의 임계치전압이 부(-)로 된 것을 확인한다.

그러나, 상기 멀티 블록 소거에서는 복수 블록의 소거를 동시에 행할 수 있는 반면, 소거할 섹터(블록)를 선택적으로 지정하기 위한 섹터(블록)·어드레스 ·레지스터[(REG) 221, ---, 223, --- (문헌 3의 도 3A 참조)]가 섹터(블록)마다 필요하게 된다. 이 때문에, 여분의 레지스터회로부의 존재에 의해 칩 사이즈가 증대되어, 칩 코스트가 높아진다. 게다가, 상술한 것처럼 복수의 섹터(블록)를 선택적으로 소거하기 위해서는, 소거동작에 앞서서, 소거할 섹터를 지정하기 위한 섹터(블록)·어드레스(A8~A15, A16~A20)를 복수조 입력할 필요가 있다. 이 때문에, 섹터(블록)·어드레스(A8~A15, A16~A20)를 복수조 입력하는 시간 및, 복수 어드레스 입력에 의한 디코드 등의 처리의 복잡화도 무시할 수 없다.

상기한 것처럼 종래의 불휘발성 반도체기억장치는 1블록마다의 소거동작과 확인동작이 필요하게 되기 때문에, 복수 블록의 소거를 행하면 소거시간이 길어진다는 문제가 있었다. 이 문제를 해결하기 위해 복수 블록의 동시소거를 행하려 하면, 소거할 섹터(블록)를 선택적으로 지정하기 위한 섹터(블록)·어드레스·레지스터가 섹터(블록)마다 필요하게 되어, 칩 코스트가 높아진다. 또한, 이 레지스터에 어드레스를 입력하기 위한 시간이 필요하게 되고, 또한 어드레스입력의 복잡화를 초래한다는 문제가 있었다.

상술한 것과 같은 문제는 소거동작에 한정되지 않고, 메모리 셀 어레이내의 복수의 블록을 동시에 선택하여 기입을 행하거나 테스트를 행하는 경우에도 마찬가지이다.

따라서, 본 발명의 목적은, 칩 코스트의 증가나 어드레스입력의 복잡화를 초래하는 일 없이 소거시간, 기입시간 및 테스트시간 등을 단축할 수 있는 불휘발성 반도체기억장치를 제공함에 있다.

또한, 본 발명의 다른 목적은, 칩 사이즈의 증대나 어드레스입력의 복잡화를 초래하는 일 없이 메모리 셀 어레이내의 복수의 블록에 대해 선택적으로 소거, 기입 및 테스트 등을 행할 수 있는 불휘발성 반도체기억장치를 제공함에 있다.

본 발명의 더욱 다른 목적은, 칩 사이즈의 증대나 어드레스입력의 복잡화를 초래하는 일없이, 선택블록의 사이즈를 자유롭게 설정할 수 있고, 메모리 셀 어레이내의 복수의 블록에 대해 선택적으로 소거, 기입 및 테스트 등을 행할 수 있는 불휘발성 반도체기억장치를 제공함에 있다.

도 1은 문헌 3에 도시되어 있는 회로에 있어서, 선택적으로 복수의 섹터(블록)를 소거할 때의 각 신호의 타이밍차트,

도 2는 본 발명의 제1실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 64M비트의 NAND형 EEPROM의 개략적인 구성을 나타낸 블록도,

도 3은 상기 도 2에 나타낸 회로에서의 메모리 셀 어레이중의 각 블록의 구성예에 대해 설명하기 위한 회로도,

도 4는 상기 도 3에 나타낸 회로에서의 메모리 셀의 구성예를 나타낸 단면도,

도 5는 상기 도 2에 나타낸 회로에서의 블록·사이즈·버퍼회로의 구성예를 나타낸 회로도,

도 6a 및 도 6b는 각각 상기 도 2에 나타낸 회로에 있어서의 블록·어드레스·프리디코더의 구성예를 나타낸 회로도,

도 7은 상기 도 2에 나타낸 회로에 있어서의 로우 디코더의 구성예에 대해 설명하기 위한 것으로, 블록선택에 관계하는 구성을 추출하여 나타낸 회로도,

도 8은 도 2 ~ 도 7에 나타낸 EEPROM의 소거동작에 대해 설명하기 위한 타이밍차트,

도 9a는 메모리 셀 어레이내의 소거블록 사이즈를 나타낸 것으로, 블록 사이즈가 2배가 된 경우의 예를 나타낸 모식도,

도 9b는 메모리 셀 어레이내의 소거블록 사이즈를 나타낸 것으로, 블록 사이즈가 4배가 된 경우의 예를 나타낸 모식도,

도 9c는 메모리 셀 어레이내의 소거블록 사이즈를 나타낸 것으로, 블록 사이즈가 8배가 된 경우의 예를 나타낸 모식도,

도 9d는 메모리 셀 어레이내의 소거블록 사이즈를 나타낸 것으로, 블록 사이즈가 16배로 된 경우의 예를 나타낸 모식도,

도 10a는 연속된 복수블록을 소거하는 경우에 대해 설명하기 위한 것으로, 소거의 대상으로 되는 블록을 나타낸 모식도,

도 10b는 연속된 복수블록을 소거하는 경우에 대해 설명하기 위한 것으로, 1회째의 소거사이클에서 소거되는 블록을 나타낸 모식도,

도 10c는 연속된 복수블록을 소거하는 경우에 대해 설명하기 위한 것으로, 2회째의 소거사이클에서 소거되는 블록을 나타낸 모식도,

도 10d는 연속된 복수블록을 소거하는 경우에 대해 설명하기 위한 것으로, 3회째의 소거사이클에서 소거되는 블록을 나타낸 모식도,

도 11은 본 발명의 제2실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 소거블록 사이즈를 고정시키는 경우의 블록·어드레스·프리디코더의 구성예를 나타낸 회로도,

도 12는 본 발명의 제3실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 64M비트의 NAND형 EEPROM의 개략적인 구성을 나타낸 블록도,

도 13a 및 도 13b는 각각 상기 도 12에 나타낸 회로에 있어서의 블록·어드레스·버퍼 및 블록·어드레스·프리디코더의 구성예를 나타낸 회로도,

도 14는 본 발명의 제4실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 페이지 기입형 플래시 메모리의 개략적인 구성을 나타낸 블록도이다.

본 발명의 목적은, 메모리 셀이 매트릭스배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이내의 각 메모리 셀이 행마다 접속된 워드선, 상기 메모리 셀 어레이내의 각 메모리 셀이 열마다 접속된 데이터선, 상기 워드선을 선택하는 행선택수단, 상기 데이터선을 선택하는 열선택수단, 어드레스신호에 기초하여 상보신호를 생성하고, 상기 상보신호의 복수의 조합으로 상기 메모리 셀 어레이내의 하나의 어드레스를 지정하며, 제어데이터를 래치하는 래치수단을 갖추고 있는 내부어드레스신호 생성수단, 외부로부터의 제어에 의해, 상기 래치수단에 선택적으로 제어데이터를 래치시키는 데이터설정수단 및, 상기 래치수단에 래치되어 있는 제어데이터에 따라, 상기 내부어드레스신호 생성수단으로부터 출력되는 상보신호를 동일논리레벨로 설정하는 내부어드레스신호 설정수단을 구비한 반도체기억장치에 의해 달성된다.

이러한 구성에 의하면, 칩 코스트의 증가나 어드레스입력의 복잡화를 초래하는 일 없이 소거시간, 기입시간 및 테스트시간 등을 단축할 수 있다. 또한, 칩 사이즈의 증대나 어드레스입력의 복잡화를 초래하는 일 없이, 메모리 셀 어레이내의 복수의 블록에 대해 선택적으로 소거, 기입 및 테스트 등을 행할 수 있다. 더욱이, 칩 사이즈의 증대나 어드레스입력의 복잡화를 초래하는 일없이 선택블록의 사이즈를 자유롭게 설정할 수 있고, 메모리 셀 어레이내의 복수의 블록에 대해 선택적으로 소거, 기입 및 테스트 등을 행할 수 있다.

본 발명의 상술한 목적은, 반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀을 포함하는 메모리 셀 유니트가 구성되고, 이 메모리 셀 유니트가 매트릭스배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이내의 각 메모리 셀이 행마다 접속된 워드선, 상기 메모리 셀 어레이내의 각 메모리 셀 유니트가 열마다 접속된 데이터선, 상기 워드선을 선택하는 행선택수단, 상기 데이터선을 선택하는 열선택수단, 상기 메모리 셀 어레이가 복수로 분할되어 형성된 블록마다 상기 행선택수단을 선택하는 블록선택수단 및, 상기 데이터선에 접속된 메모리 셀로의 데이터의 기입을 행하기 위한 버퍼회로를 구비하고, 전기적으로 바꿔쓰기가 가능한 메모리 셀의 데이터의 소거시, 1조의 블록 어드레스의 입력으로 지정된 블록을 포함하는 복수의 블록을 상기 블록선택수단에 의해 동시에 선택하고, 이 선택한 블록내의 모든 메모리 셀의 데이터를 소거하는 불휘발성 반도체기억장치에 의해 달성된다.

이러한 구성에 의하면, 데이터의 소거시에, 1조의 블록 어드레스를 입력함으로써 복수의 소거블록을 선택하고, 선택한 블록내의 모든 메모리 셀의 데이터를 동시에 소거하기 때문에, 소거시간을 단축할 수 있다. 게다가, 섹터(블록)·어드레스·레지스터는 불필요하기 때문에, 칩 사이즈의 증대를 억제할 수 있어 칩 코스트를 저감시킬 수 있다.

또한, 본 발명의 목적은, 반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀을 포함하는 메모리 셀 유니트가 구성되고, 이 메모리 셀 유니트가 매트릭스배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이내의 각 메모리 셀이 행마다 접속된 워드선, 상기 메모리 셀 어레이내의 각 메모리 셀 유니트가 열마다 접속된 데이터선, 상기 워드선을 선택하는 행선택수단, 상기 데이터선을 선택하는 열선택수단, 상기 메모리 셀 어레이가 복수로 분할되어 형성된 블록마다 상기 행선택수단을 선택하는 블록선택수단 및, 상기 데이터선에 접속된 메모리 셀로의 데이터의 기입을 행하기 위한 버퍼회로를 구비하고, 전기적으로 바꿔쓰기가 가능한 메모리 셀의 데이터의 소거시, 소거할 블록 사이즈 및 1조의 블록 어드레스의 입력으로 지정된 복수의 블록을 상기 블록선택수단에 의해 동시에 선택하고, 이 선택한 블록내의 모든 메모리 셀의 데이터를 소거하는 불휘발성 반도체기억장치에 의해 달성된다.

더욱이, 본 발명의 목적은, 반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀이 복수개 직렬접속되어 NAND셀열이 구성되고, 이 NAND셀열이 매트릭스배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이내의 각 메모리 셀이 행마다 접속된 워드선, 상기 메모리 셀 어레이내의 각 NAND셀열이 열마다 접속된 비트선, 상기 각 NAND셀열과 상기 각 비트선의 사이에 설치되어, 상기 각 NAND셀열을 선택하기 위한 선택게이트, 상기 비트선과 교차하여 배열설치되고, 상기 각 선택게이트를 제어하여 상기 각 NAND셀열을 상기 비트선에 선택적으로 접속시키는 선택게이트선, 상기 워드선 및 상기 선택게이트선을 선택하는 행선택수단, 상기 비트선을 선택하는 열선택수단, 상기 메모리 셀 어레이가 복수로 분할되어 형성된 블록마다 상기 행선택수단을 선택하는 블록선택수단 및, 상기 비트선에 상기 선택게이트를 매개하여 접속된 메모리 셀로의 데이터의 기입을 행하기 위한 버퍼회로를 구비하고, 전기적으로 바꿔쓰기가 가능한 메모리 셀의 데이터의 소거시, 소거할 블록 사이즈 및 1조의 블록 어드레스의 입력으로 지정된 복수의 블록을 상기 블록선택수단에 의해 동시에 선택하고, 이 선택한 블록내의 모든 메모리 셀의 데이터를 소거하는 불휘발성 반도체기억장치에 의해 달성된다.

이들 구성에 의하면, 복수의 소거블록을 동시에 선택하고, 선택한 블록내의 모든 메모리 셀의 데이터를 동시에 소거할 수 있으므로, 소거시간을 대폭 단축화할 수 있다. 게다가, 유저가 칩의 외부로부터 소망하는 소거블록 사이즈를 입력함으로써 소거블록 사이즈의 자유로운 변경이 가능하다. 이로써, 불휘발성 반도체기억장치에 있어서의 바꿔쓰기 스피드를 고속화할 수 있고, 제조자측에 있어서도 테스트시간의 단축화를 도모되어 테스트 코스트의 저감화로 이어진다. 또한, 랜덤한 복수의 블록을 선택적으로 동시에 소거하는 것은 불가능하지만, 블록·어드레스·레지스터가 불필요하게 되기 때문에, 그 만큼 회로구성을 간단화할 수 있고, 칩 사이즈의 축소화가 도모되어 칩 코스트를 저감할 수 있게 된다. 더욱이, 소거블록·어드레스를 모두 입력할 필요가 없기 때문에, 어드레스입력 시스템을 간략화할 수 있다.

더욱이 또한 본 발명의 목적은, 전기적으로 바꿔쓰기가 가능한 메모리 셀이 매트릭스배열되고, 복수의 블록으로 분할된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각 블록을 선택하는 블록선택수단, 상기 블록선택수단으로 선택된 블록내의 메모리 셀의 행을 선택하는 행선택수단 및, 상기 메모리 셀 어레이내의 메모리 셀의 열을 선택하는 열선택수단을 구비하고, 데이터의 소거시에 블록 어드레스가 입력되며, 소거모드를 지시하는 신호가 입력되고 있을 때에, 상기 행선택수단을 제어하여 복수의 어드레스를 다중선택시킴으로써, 상기 블록 어드레스를 선두어드레스로 하는 연속된 2의 n[n은 양의 정수]승개의 블록을 선택하고, 상기 블록 어드레스로 지정된 블록을 포함하는 2의 n승개의 블록내의 메모리 셀의 데이터를 실질적으로 동시에 소거하는 플래시 메모리에 의해 달성된다.

상기한 것과 같은 구성에 의하면, 데이터의 소거시에, 1조의 블록 어드레스를 입력함으로써 복수의 소거블록을 선택하고, 선택한 블록내의 모든 메모리 셀의 데이터를 소거하기 때문에, 소거시간을 단축할 수 있다. 게다가, 블록·어드레스·레지스터는 불필요하기 때문에, 칩 사이즈의 증대를 억제할 수 있어 칩 코스트를 저감할 수 있다.

본 발명의 목적은, 전기적으로 바꿔쓰기가 가능한 메모리 셀이 매트릭스배열되고, 복수의 블록으로 분할된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각블록을 선택하는 블록선택수단, 상기 블록선택수단으로 선택된 블록중의 메모리 셀의 행을 선택하는 행선택수단 및, 상기 메모리 셀 어레이내의 메모리 셀의 열을 선택하는 열선택수단을 구비하고, 데이터의 소거시에, 소거할 블록 사이즈를 지시하는 신호 및 블록 어드레스가 입력되고, 상기 행선택수단을 제어하여 복수의 어드레스를 다중선택시킴으로써, 상기 블록 어드레스를 선두어드레스로 하는 연속된 2의 n[n은 양의 정수]승개의 블록을 선택하고, 상기 블록 어드레스로 지정된 블록을 포함하는 상기 블록 사이즈로 지시된 소정의 2의 n승개의 블록내의 메모리 셀의 데이터를 실질적으로 동시에 소거하는 플래시 메모리에 의해 달성된다.

상기한 것과 같은 구성에 의하면, 복수의 소거블록을 동시에 선택하고, 선택한 블록내의 모든 메모리 셀의 데이터를 실질적으로 동시에 소거할 수 있으므로, 소거시간을 대폭 단축화할 수 있다. 게다가, 유저가 칩의 외부로부터 소망하는 소거블록 사이즈를 입력함으로써 자유롭게 소거블록 사이즈를 변경할 수 있다. 이로써, 불휘발성 반도체기억장치에 있어서의 바꿔쓰기 스피드를 고속화할 수 있고, 제조자측에 있어서도 테스트시간의 단축화가 도모되어 테스트 코스트의 저감화로 이어진다. 또한, 랜덤한 복수의 블록을 선택적으로 동시에 소거하는 것은 불가능하지만, 블록·어드레스·레지스터가 불필요하게 되기 때문에, 그 만큼 회로구성을 간단화할 수 있고, 칩 사이즈의 축소화가 도모되어 칩 코스트를 저감할 수 있게 된다. 더욱이, 소거블록·어드레스를 모두 입력할 필요가 없기 때문에, 어드레스입력 시스템을 간략화할 수 있다.

(발명의 실시형태)

이하, 첨부된 예시도면을 참조하여 본 발명의 실시형태를 설명한다.

도 2는 본 발명의 제1실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 64M비트의 NAND형 EEPROM의 개략적인 구성을 나타낸 블록도이다.

이 EEPROM은 메모리 셀 어레이(11)와, 시리얼 인터페이스회로(12), 로우 어드레스 버퍼(13), 로우 프리디코더(14), 로우 디코더(15; 행선택수단), 커맨드 레지스터(16), 커맨드 디코더(17), 칼럼 어드레스 버퍼(18), 칼럼 디코더(19; 열선택수단), 페이지 버퍼(20), 블록·사이즈·버퍼(21), 블록·어드레스·프리디코더(22), 워드선 및 선택게이트 드라이버(23) 및 제어회로(24) 등을 포함하여 구성되어 있다.

상기 메모리 셀 어레이(11)는 1024개의 블록(BLK1~BLK1024)으로 분할되어 있다. 각 블록(BLK1~BLK1024)중에는 도 3에 나타낸 것처럼 NAND셀이 매트릭스배열되어 있다. 각 NAND셀은 복수개(여기에서는 16개의 경우를 나타냄)의 메모리 셀(MC, MC, ---)이 인접하는 것끼리 소스·드레인을 공유하는 형태로 직렬접속되어 형성되어 있다. NAND셀열의 일단측의 드레인은 각각 선택게이트 트랜지스터(ST1)를 매개하여 비트선[데이터선; BL(BL0~BL4223)]에 접속된다. NAND셀열의 타단측의 소스는 선택게이트 트랜지스터(ST2)를 매개하여 공통소스선(CSL)에 접속되어 있다. 메모리 셀 어레이(11)의 행방향을 따라 연장설치된 선택게이트선(SSL, GSL)은 각각 동일 행의 선택게이트 트랜지스터(ST1, ST2)의 게이트에 접속된다. 이와 동일하게, 메모리 셀 어레이(11)의 행방향을 따라 연장설치된 워드선(WL0~WL15)은 각각 동일 행의메모리 셀(MC, MC, ---)의 제어게이트에 접속된다.

각 메모리 셀(MC)은 도 4에 나타낸 것처럼, 반도체기판(1)상에 터널절연막(2), 부유게이트(3; 전하축적층), ONO(Oxide-Nitride-Oxide)막(4) 및 제어게이트(5)가 적층된 MOSFET구조를 갖고 있다. 그리고, 인접하는 메모리 셀(MC, MC, ---) 끼리 소스·드레인(6, 7)을 공유하는 형태로 직렬접속되어 있다.

상기 시리얼 인터페이스회로(12)에는 각종 커맨드, 어드레스 및 기입을 행하는 셀 데이터 등이 입력되고, 상기 메모리 셀 어레이(11)로부터 독출되어 페이지 버퍼(20)중의 래치회로에 래치된 셀 데이터가 출력되도록 되어 있다. 이 시리얼 인터페이스회로(12)에 입력된 로우 어드레스는 로우 어드레스 버퍼(13)에 공급되어 래치되고, 칼럼 어드레스는 칼럼 어드레스 버퍼(18)에 공급되어 래치된다. 또한, 커맨드는 커맨드 레지스터(16)에 공급되어 래치되고, 소거블록 사이즈를 지정하기 위한 신호는 블록·사이즈·버퍼(21)에 공급되어 래치된다. 상기 로우 어드레스 버퍼(13)에 래치된 로우 어드레스는 로우 프리디코더(14)에서 프리디코드되고, 이 프리디코드신호가 로우 디코더(15)에 공급되어 디코드된다. 이 로우 디코더(15)로부터 출력되는 디코드신호는 메모리 셀 어레이(11)의 선택된 블록중의 워드선 및 선택게이트선에 각각 공급된다.

상기 칼럼 어드레스 버퍼(18)에 래치된 칼럼 어드레스는 칼럼 디코더(19)에 공급되어 디코드되고, 페이지 버퍼(20)에 공급된다. 이 페이지 버퍼(20)중에는 래치회로가 설치되어 있고, 상기 시리얼 인터페이스회로(12)에 입력된 기입을 행하는 셀 데이터가 래치됨과 더불어, 상기 메모리 셀 어레이(11)중의 선택된 블록으로부터 각 비트선으로 독출된 셀 데이터가 래치된다. 상기 커맨드 레지스터(16)에 공급된 커맨드는 커맨드 디코더(17)에서 디코드되고, 이 디코드신호가 제어회로(24)에 공급된다. 제어회로(24)에는 외부로부터 커맨드·래치·이네이블신호(CLE), 칩·이네이블신호(/CE; 여기에서, "/"표시는 해당신호의 상보신호를 나타냄. 이하, 마찬가지임), 기입·이네이블신호(/WE), 독출·이네이블신호(/RE), 어드레스·래치·이네이블신호(ALE) 및 클록신호(CLK1) 등이 공급되고 있다. 이 제어회로(24)는 이들 신호와 상기 커맨드 디코더(17)의 디코드출력에 기초하여, 메모리중의 각 회로를 독출동작, 기입동작, 소거동작 및 확인동작에 따라 제어한다.

상기한 것과 같은 구성에 있어서, 독출 및 기입동작은 기본적으로는 종래의 64M비트 NAND형 EEPROM과 마찬가지이다.

한편, 소거동작시에는, 시리얼 인터페이스회로(12)에 커맨드(CM0~CM3), 소거블록 사이즈를 지정하기 위한 신호(BS1~BS10, BS), 상위블록 어드레스(AD1), 하위블록 어드레스(AD2) 및 블록 어드레스(A1~A10) 등이 입력된다. 상기 블록·사이즈·버퍼(21)는 상기 시리얼 인터페이스회로(12)에 공급된 블록 사이즈를 지정하기 위한 신호(BS1~BS10)를 래치하고, 상기 블록·어드레스·프리디코더(22)에 의한 프리디코드동작을 제어하기 위한 내부블록 사이즈신호(bs1~bs10)를 생성한다. 상기 블록·어드레스·프리디코더(22)로부터 출력되는 프리디코드신호는 상기 워드선 및 선택게이트 드라이버(23)에 공급된다. 또한, 이 블록·어드레스·프리디코더(22)로부터 출력되는 블록 어드레스의 다중선택을 행하기 위한 제어신호(Dj, Ek, Fl)는 로우 디코더(15)에 공급된다. 상기 워드선 및 선택게이트 드라이버(23)의출력신호(SS, CG0~CG15, GS)는 상기 로우 디코더(15)에 공급된다. 이로써, 소거시의 로우 디코더(15)에 의한 디코드동작이 제어되어, 어떤 블록 어드레스를 선두어드레스로 하는 복수의 어드레스의 다중선택이 행해져서, 어드레스가 연속되는 복수의 블록을 선택하도록 되어 있다.

도 5는 상기 도 2에 나타낸 회로에 있어서의 블록·사이즈·버퍼(21)의 구성예를 나타낸 것이다. 도 6a 및 도 6b는 마찬가지로 도 2에 나타낸 회로에 있어서의 블록·어드레스·프리디코더(22)의 구성예를 나타낸 것이다. 이들 회로는 소거할 블록 사이즈를 변경할 수 있는 구성으로 되어 있다. 또한, 도 7은 상기 로우 디코더(15)에서의 메모리 셀 어레이(11)중의 블록선택에 관계하는 회로부의 구성을 추출하여 나타낸 것이다. 한편, 워드선 및 선택게이트 드라이버(23)는 버퍼회로로 구성되어 있는 바, 주지의 구성이므로 상세한 구성예는 생략한다.

상기 블록·사이즈·버퍼(21)는 버퍼회로(31, 32)와 노아 게이트(33, 34) 및 인버터(35, 36)를 포함하여 구성되어 있다. 상기 버퍼회로(31)에는 블록 사이즈를 지정하기 위한 신호[BSi (i=1~9)]가 공급되고, 상기 버퍼회로(32)에는 블록 사이즈를 지정하기 위한 신호(BS10)가 공급된다. 상기 노아 게이트(33)의 한쪽 입력단에는 버퍼회로(31)의 출력이 공급되고, 다른쪽 입력단에는 블록 사이즈를 지정하는 신호(bsi+1)가 공급되며, 그 출력이 인버터(35)를 매개하여 내부블록 사이즈신호(bsi)로서 출력된다. 또한, 상기 노아 게이트(34)의 한쪽 입력단에는 버퍼회로(32)의 출력이 공급되고, 다른쪽 입력단은 접지되며, 그 출력이 인버터(36)를 매개하여 내부블록 사이즈신호(bs10)로서 출력된다.

상기 블록·어드레스·프리디코더(22)는 블록 사이즈 카운터(37), 어드레스 버퍼(38-1 ~ 38-10), 어드레스 카운터(39-1 ~ 39-10), 인버터(40-1 ~ 40-10), 노아 게이트(41-1 ~ 41-10), 인버터(42-1 ~ 42-10), 노아 게이트(43-1 ~ 43-10), 인버터(44-1 ~ 44-10), 낸드 게이트(45D-1 ~ 45D-8, 45E-1 ~ 45E-8, 45F-1 ~ 45F-16) 및 인버터(46D-1 ~ 46D-8, 46E-1 ~ 46E-8, 46F-1 ~ 46F-16) 등을 포함하여 구성되어 있다. 상기 블록 사이즈 카운터(37)에는 블록 사이즈를 지정하기 위한 신호(BS)가 시리얼 인터페이스회로(12)로부터 공급되고, 클록신호(CLK1)가 제어회로(24)로부터 공급된다. 또한, 어드레스 버퍼(38-1 ~ 38-10)에는 각각 시리얼 인터페이스회로(12)로부터 블록 어드레스신호(A1~A10)가 공급되어 초기치로서 세트된다. 어드레스 카운터(39-1 ~ 39-10)에는 각각 상기 각 어드레스 버퍼(38-1 ~ 38-10)의 출력신호가 공급된다. 초단의 어드레스 카운터(39-1)에는 상기 블록 사이즈 카운터(37)로부터 출력되는 블록 어드레스·카운트업신호(FBS)가 공급되고, 각 어드레스 카운터(39-1 ~ 39-9)의 출력신호가 순차 다음단으로 공급되도록 되어 있다. 각 어드레스 카운터(39-1 ~ 39-10)의 출력신호는 인버터(40-1 ~ 40-10)를 매개하여 노아 게이트(41-1 ~ 41-10)의 한쪽 입력단에 각각 공급된다. 이들 노아 게이트(41-1 ~ 41-10)의 다른쪽 입력단에는 각각 상기 블록·사이즈·버퍼(21)로부터 출력되는 내부블록 사이즈신호(bs1~bs10)가 공급된다. 각 노아 게이트(41-1 ~ 41-10)의 출력신호는 인버터(42-1 ~ 42-10)의 입력단 및 노아 게이트(43-1 ~ 43-10)의 한쪽 입력단에 각각 공급된다. 상기 각 노아 게이트(43-1 ~ 43-10)의 다른쪽 입력단에는 상기 블록·사이즈·버퍼(21)로부터 출력되는 내부블록 사이즈신호(bs1~bs10)가 공급되고, 그 출력이 인버터(44-1 ~ 44-10)에 각각 공급된다. 그리고, 각 인버터(42-1 ~ 42-10)의 출력단으로부터 출력되는 프리디코드신호의 일부(4비트의 어드레스에 대응함)가 워드선 및 선택게이트 드라이버(23)에 공급됨과 더불어, 각 인버터(44-1 ~ 44-10)의 출력단으로부터 출력되는 프리디코드신호(a1~a10)가 워드선 및 선택게이트 드라이버(23)에 공급된다.

또한, 상기 각 프리디코드신호(a1~a10, /a1~/a10)는 낸드 게이트(45D-1 ~ 45D-8, 45E-1 ~ 45E-8, 45F-1 ~ 45F-16)에 선택적으로 공급된다. 낸드 게이트(45D-1 ~ 45D-8)에는 상기 각 프리디코드신호(a1, /a1, a2, /a2, a3, /a3)중, 모든 조합이 같지 않도록 선택된 3개의 신호가 공급된다. 즉, 예컨대, 낸드 게이트(45D-1)의 입력단에는 상기 프리디코드신호(a1, a2, a3)가 공급되고, 그 출력이 인버터(46D-1)의 입력단에 공급된다. 낸드 게이트(45D-2)의 입력단에는 상기 프리디코드신호(/a1, a2, a3)가 공급되고, 그 출력이 인버터(46D-2)의 입력단에 공급된다. 마찬가지로, 낸드 게이트(45D-8)의 입력단에는 상기 프리디코드신호(/a1, /a2, /a3)가 공급되고, 그 출력이 인버터(46D-8)의 입력단에 공급된다.

낸드 게이트(45E-1 ~ 45E-8)에는 상기 각 프리디코드신호(a4, /a4, a5, /a5, a6, /a6)중, 모든 조합이 같지 않도록 선택된 3개의 신호가 공급된다. 예컨대, 낸드 게이트(45E-1)의 입력단에는 상기 프리디코드신호(a4, a5, a6)가 공급되고, 그 출력이 인버터(46E-1)의 입력단에 공급된다. 낸드 게이트(45E-2)의 입력단에는 상기 프리디코드신호(/a4, a5, a6)가 공급되고, 그 출력이 인버터(46E-2)의 입력단에 공급된다. 마찬가지로, 낸드 게이트(45E-8)의 입력단에는 상기프리디코드신호(/a4, /a5, /a6)가 공급되고, 그 출력이 인버터(46E-8)의 입력단에 공급된다.

낸드 게이트(45F-1 ~ 45F-16)에는 상기 각 프리디코드신호(a7, /a7, a8, /a8, a9, /a9, a10, /a10)중, 모든 조합이 같지 않도록 선택된 4개의 신호가 공급된다. 예컨대, 낸드 게이트(45F-1)의 입력단에는 상기 프리디코드신호(a7, a8, a9, a10)가 공급되고, 그 출력이 인버터(46F-1)의 입력단에 공급된다. 낸드 게이트(45F-2)의 입력단에는 상기 프리디코드신호(/a7, a8, a9, a10)가 공급되고, 그 출력이 인버터(46F-2)의 입력단에 공급된다. 마찬가지로, 낸드 게이트(45F-16)의 입력단에는 상기 프리디코드신호(/a7, /a8, /a9, /a10)가 공급되고, 그 출력이 인버터(46F-16)의 입력단에 공급된다.

상기 각 인버터(46D-1 ~ 46D-8, 46E-1 ~ 46E-8, 46F-1 ~ 46F-16)로부터 출력되는 제어신호[Dj1~Dj8(Djx), Ek1~Ek8(Eky), Fl1~Fl16(Flz)]는 각각 상기 로우 디코더(15)에 선택적으로 공급되어 디코드동작을 제어함으로써 블록 어드레스의 다중선택을 행하도록 되어 있다.

여기에서, 상기 블록 어드레스는 A1~A10의 10비트이고, 소블록은 BLK1로부터 BLK1024의 1024개이다. 블록 사이즈를 지정하는 신호[BSi (i=1~9)]가 입력되면, 블록·사이즈·버퍼(21)에 의해 칩 내부의 블록 사이즈신호[bsi (i=1~9)]가 생성되어 블록·어드레스·프리디코더(22)에 공급된다. 이들 신호(bs1, bs2, bs3, bs4, ---)에 의해 각각 2배, 4배, 8배, 16배의 블록 사이즈가 지정된다. 8비트의 I/O로부터 1회의 입력으로 블록 사이즈를 지정하기 위해서는, 신호(bs1)로부터 신호(bs8)까지의 8비트가 필요하게 되어, 최대블록이 256배인 블록 사이즈의 경우에는 이것으로 된다. 이에 대해, 도 5에 나타낸 것과 같이 최대블록으로서 1024배의 블록 사이즈를 지정하기 위해서는 8비트의 I/O로부터 2회의 블록 사이즈의 입력이 필요하게 된다. 도 2에 나타낸 회로에 있어서, 예컨대, 어떤 블록 어드레스를 선두로 8개의 연속되는 블록을 소거하는 경우에는, 신호(bs1, bs2, bs3)가 논리 "1"로 되어, 하이 레벨이 된다. 이 때, 신호(a1, /a1, b1, /b1, c1, /c1)는 다중선택되고, 도 6b의 블록·어드레스·프리디코더(22)에 있어서의 낸드 게이트(45D-1 ~ 45D-8)에 입력되는 신호는 모두 논리 "1"로 되어, 신호(Dj1~Dj8)는 하이 레벨로 된다. 8배의 블록 사이즈를 지정하는 경우에는, 어떤 블록 어드레스의(A1, A2, A3)는 모두 "0"이기 때문에, A3으로부터 A10으로 정해지는 연속되는 8블록이 지정된다. 즉, 신호[Djx (x=1~8), Eky (y=1~8), Flz (z=1~16)]가 로우 디코더(15)에 입력되고 있어서 어떤 블록 어드레스를 선두로 연속되는 8블록이 소거된다.

한편, 상기 도 6a에 나타낸 회로에 있어서의 어드레스 카운터(39-1, ---, 39-10)는 상술한 소거동작만 아니라, 시퀀셜 독출(Sequential Read), 즉, 어떤 제어게이트선(워드선)이 선택되어 독출된 후, 순차적으로 다음 제어게이트선이 선택되어, 독출이 연속적으로 행해지는 모드에도 사용된다.

상기 로우 디코더(15)는 낸드 게이트(61, 62), 인버터(63) 및 N채널형 MOS트랜지스터(64 ~ 69, 70-1 ~ 70-18)를 포함하여 구성되어 있다. 상기 낸드 게이트(61)의 각 입력단에는 상기 블록·어드레스·프리디코더(22)의 출력신호[Djx (x=1~8), Eky (y=1~8), Flz (z=1~16)]가 선택적으로 공급된다. 상기 낸드게이트(61)의 출력신호는 인버터(63)의 입력단에 공급되고, 이 인버터(63)의 출력신호가 낸드 게이트(62)의 한쪽 입력단 및 MOS트랜지스터(64)의 전류통로의 일단에 공급된다. 상기 낸드 게이트(62)의 다른쪽 입력단에는 링 오실레이터(도시하지 않았슴)의 발진출력(OSC)이 공급되고, 그 출력이 MOS트랜지스터(66)의 소스·드레인에 공급된다. 이 MOS트랜지스터(66)는 소스·드레인과 게이트간의 용량을 캐패시터로 이용한다. 또한, 상기 MOS트랜지스터(64)의 전류통로의 타단에는 MOS트랜지스터(65)의 전류통로의 일단이 접속되고, 게이트에는 제어회로(24)로부터 기입소거시에 당해 MOS트랜지스터(64)를 오프시키기 위한 신호(SWE)가 공급된다. 상기 MOS트랜지스터(65)의 전류통로의 타단에는 MOS트랜지스터(70-1 ~ 70-18)의 게이트가 각각 접속되고, 게이트는 전원(Vcc)에 접속된다. 이 MOS트랜지스터(65)는 상기 MOS트랜지스터(64)에 인가되는 전계를 완화하기 위한 전계완화용이다. 상기 MOS트랜지스터(67)의 전류통로의 일단은 MOS트랜지스터(66)의 게이트에 접속되고, 타단은 MOS트랜지스터(65)의 전류통로의 타단에 접속되며, 게이트는 상기 MOS트랜지스터(66)의 게이트 및 MOS트랜지스터(68)의 전류통로의 일단에 접속된다. MOS트랜지스터(68)의 전류통로의 타단은 MOS트랜지스터(69)의 전류통로의 일단에 접속되고, 게이트는 상기 MOS트랜지스터(65)의 전류통로의 타단에 접속된다. MOS트랜지스터(69)의 전류통로의 타단에는 프로그램용 고전압(Vpgm; 예컨대 20V)이 인가되고, 게이트는 상기 MOS트랜지스터(65)의 전류통로의 타단에 접속된다. 상기 MOS트랜지스터(66~69)는 로컬 차지 펌프회로를 구성하고 있고, 상기 발진출력(OSC)에 응답하여 상기 고전압(Vpgm)을 승압하여 각 MOS트랜지스터(70-1 ~ 70-18)의 게이트에 부여한다.

상기 각 MOS트랜지스터(70-1 ~ 70-18)의 전류통로의 일단에는 상기 워드선 및 선택게이트 드라이버(23)의 출력신호(SS, CG0~CG15, GS)가 공급된다. 상기 각 MOS트랜지스터(70-1 ~ 70-18)의 전류통로의 타단에는 선택게이트선(SSL), 워드선(WL0~WL15) 및 선택게이트선(GSL)이 접속되어 있다.

도 8은 상기 도 2 내지 도 7에 나타낸 EEPROM의 소거동작에 대해 설명하기 위한 타이밍 차트이다. 우선, 블록 사이즈를 입력하기 위한 커맨드(CM0)가 I/O핀으로부터 시리얼 인터페이스회로(12)에 입력되고, 커맨드 레지스터(16)에 래치된 후, 커맨드 디코더(17)에서 디코드되어 제어회로(24)에 공급된다. 그 후, 블록 사이즈를 지정하기 위한 신호(BS1~BS10)가 시리얼 인터페이스회로(12)를 매개하여 블록·사이즈·버퍼(21)에 공급되고, 상기 제어회로(24)의 제어에 응답하여 래치된다. 다음으로, 블록·어드레스를 입력하기 위한 커맨드(CM1)가 시리얼 인터페이스회로(12)에 입력되고, 커맨드 레지스터(16)에 래치된 후, 상위와 하위의 블록 어드레스(AD1 및 AD2)가 이 커맨드 레지스터(16)에 입력된다. 여기에서, 블록 어드레스가 상위와 하위의 2종류로 입력되는 것은, 예컨대 64M비트의 NAND형 EEPROM의 경우에는 1024블록이고, 블록 어드레스는 10비트 필요하게 되는 것에 대해, I/O는 8비트이기 때문에 블록 어드레스를 상위와 하위의 2사이클로 나누고 있다. 따라서, 만약, 입력된 블록 사이즈가 4블록 이상인 경우, 지정후의 확대된 블록수는 1024/4 = 256 블록 이하로 되기 때문에, 그 중의 하나의 블록을 특정하기 위해서는 8비트 이하의 어드레스입력으로 만족한다. 따라서, 이 경우에는 블록 어드레스를 상위와 하위로 나누어 2사이클로 입력할 필요가 없게 된다. 다음으로, 소거커맨드(CM2)가 시리얼 인터페이스회로(12)를 매개하여 커맨드 레지스터(16)에 입력되고, 커맨드 디코더(17)에서 디코드되어 제어회로(24)에 공급된다. 그리고, 이 제어회로(24)의 제어에 의해 메모리의 각 회로가 제어되어 소거동작이 개시된다. 한편, 소거동작후에는 상태판독 커맨드(CM3)가 입력된다.

도 9a ~ 도 9d는 각각 소거블록 사이즈를 메모리 셀 어레이(11)상에 나타낸 모식도이다. 도 9a는 블록 사이즈가 2배로 된 경우, 도 9b는 블록 사이즈가 4배로 된 경우, 도 9c는 블록 사이즈가 8배로 된 경우, 도 9d는 블록 사이즈가 16배로 된 경우의 예를 각각 나타내고 있다. 블록 사이즈(BS)는 2자리의 16진수로 입력된다. 이것을 2진수로 변환하면, 8자리, 8비트의 I/O로부터 입력된다.

도 10a는 연속하는 메모리 셀 어레이(11)의 블록(j1~j11)까지를 소거하는 경우를 나타내고 있다. 예컨대, 블록(j2)이 블록을 8개씩 모은 경우의 선두블록인 경우에는, 도 10b, 도 10c, 도 10d에 나타낸 것처럼, 블록(j1), 블록(j2~j9) 및 블록(j10, j11)의 3개의 그룹으로 나눈다. 그리고, 각각 1배, 8배, 2배의 블록 사이즈로 3회의 사이클로 소거를 행한다.

다음으로, 소거확인독출(Erase Verify Read)에 대해 이하에 설명한다. 소거확인독출동작은 확대한 소거블록을 구성하는 소블록의 1블록마다 독출을 행한다. 구체적으로는, 상기한 것처럼 블록 사이즈를 8배로 소거한 경우에는, (a3, a2, a1)=(0, 0, 0), (0, 0, 1), (0, 1, 0), (0, 1, 1), (1, 0, 0), (1, 0, 1), (1, 1, 0), (1, 1, 1)의 순번으로, 블록 사이즈 카운터(37) 및 어드레스 카운터(39-1, 39-2, 39-3)가 동작하여 8비트의 블록 어드레스를 카운트업해서, 소거확인독출을 행한다.

소거확인독출동작은, 논문 2의 1162페이지, 혹은 논문 1의 1151페이지에 기재되어 있듯이, 소거된 소블록중의 모든 메모리 셀이 동시에 독출된다. 구체적으로는, 소거된 소블록중의 메모리 셀의 모든 제어게이트를 0V로 하여 독출을 행함으로써, NAND셀열의 모든 메모리 셀이 소거된 것, 즉, 모든 메모리 셀의 임계치전압이 부(-)로 된 것이 확인된다.

소거된 소블록을 독출한 결과는, 도 2의 페이지·버퍼(20)에 저장된다. 페이지·버퍼(20)는 예컨대 논문 1의 도 1에 나타낸 것과 마찬가지의 회로로 구성되어 있다. 따라서, 논문 2와 같이 그 결과를 페이지·버퍼에 설치된 와이어드·오아회로에서 일괄검지해도 된다. 또한, 상기 소거한 8개의 소블록의 소거확인독출을 행하고, 그 결과를 페이지·버퍼에 겹쳐서 저장하여, 최후에 일괄검지를 행해도 좋고, 페이지·버퍼에 대해 연속적으로 칩 내부에서 독출판정을 행할 수도 있다.

한편, 페이지·버퍼(20)의 내용은 논문 1의 도 1에 도시된 회로와 같이, 소거가 불충분한 메모리 셀이 있는 경우에는 반전하도록 설계해 두면, 소거확인독출의 결과를 페이지·버퍼(20)에 겹쳐서 저장해도, 소거한 8블록중 어느 블록이 소거불충분인가의 판정은 나지 않지만, 8블록중 적어도 1블록에서 소거불충분한 블록이 있다는 것을 알 수 있다.

상술한 소거독출동작에서, 소거가 불충분한 결과가 나온 경우에는, 상기 8블록이 다시 소거된다. 그리고, 이 동작은 소거확인독출동작에서 통과(Pass)라고 판정될 때까지 반복된다.

이상까지는 소거블록 사이즈(BS)를 칩 외부에서 제어하는 경우에 대해 설명했지만, 소거블록 사이즈를 외부로부터 입력하지 않고, 고정시킨 경우에도 본 발명은 유효하다. 도 11은 본 발명의 제2실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 소거블록 사이즈를 고정시키는 경우의 블록·어드레스·프리디코더(22)의 구성예를 나타낸 회로도이다. 이 도 11에서는 소거블록 사이즈를 8배로 한 예를 나타내고 있고, A1, A2, A3의 블록 어드레스에 관해 기재되어 있다. 이 회로는 어드레스·버퍼(47-1 ~ 47-3), 어드레스 카운터(48-1 ~ 48-3), 인버터(49-1 ~ 49-3), 노아 게이트(50-1 ~ 50-3), 인버터(51-1 ~ 51-3), 노아 게이트(52-1 ~ 52-3) 및 인버터(53-1 ~ 53-3)를 포함하여 구성되어 있다. 상기 어드레스 버퍼(47-1 ~ 47-3)에는 어드레스신호(A1~A3)가 각각 공급되고, 이들 어드레스 버퍼(47-1 ~ 47-3)의 출력이 어드레스 카운터(48-1 ~ 48-3)에 각각 공급된다. 상기 어드레스 카운터(48-1)에는 신호(FBS)가 공급되고, 이 어드레스 카운터(48-1)의 출력이 어드레스 카운터(48-2)에, 어드레스 카운터(48-2)의 출력이 어드레스 카운터(48-3)에 각각 공급된다. 상기 신호(FBS)는 커맨드로 입력해도 되고, 본딩 옵션 등으로 소정의 전위가 공급되도록 구성해도 된다. 또한, 각 어드레스 카운터(48-1 ~ 48-3)의 출력신호는 인버터(49-1 ~ 49-3)의 입력단에 각각 접속되고, 이들 인버터(49-1 ~ 49-3)에 의한 반전출력이 각각 노아 게이트(50-1 ~ 50-3)의 한쪽 입력단에 각각 공급된다. 이들 노아 게이트(50-1 ~ 50-3)의 다른쪽 입력단에는 소거신호(ERASE)가 공급되고, 그 출력이 인버터(51-1 ~ 51-3)의 입력단 및 노아 게이트(52-1 ~ 52-3)의 한쪽 입력단에 각각 공급된다. 이들 노아 게이트(52-1 ~ 52-3)의 다른쪽 입력단에는 상기 소거신호(ERASE)가 입력되고, 그 출력이 인버터(53-1 ~ 53-3)에 각각 공급된다. 그리고, 각 인버터(51-1 ~ 51-3)의 출력단으로부터 로우 프리디코드신호(/a1~/a3)가 출력되고, 각 인버터(53-1 ~ 53-3)의 출력단으로부터 로우 프리디코드신호(a1~a3)가 출력되도록 되어 있다.

소거신호(소거모드를 나타내는 판정클록; ERASE)가 입력되고 있는 때에는, 블록 어드레스(A1, A2, A3)가 다중선택되어 이 블록 어드레스로 선택된 블록중의 메모리 셀이 소거된다. 소거후의 소거확인독출동작에서는, 소거된 소블록의 1블록마다 블록 어드레스·카운트업신호(FBS)가 블록 어드레스를 1비트씩 8비트 나아가게 한다. 본 실시형태에 의하면, 소거시에는 블록 사이즈를 크게 고정시키는 것이 가능하게 되므로, 소거시간을 단축할 수 있다.

도 12는 본 발명의 제3실시형태에 따른 불휘발성 반도체기억장치에 대해 설명하기 위한 것으로, 64M비트의 NAND형 EEPROM의 개략적인 구성을 나타낸 블록도이다. 상술한 제1, 제2실시형태에 따른 불휘발성 반도체기억장치에서는 연속하는 블록만을 동시에 선택할 수 있었지만, 이 제3실시형태에서는 떨어진 블록도 선택할 수 있도록 되어 있다. 이 제3실시형태에서는 복수의 블록을 동시에 선택하여 소거, 기입 및 테스트를 행하는 경우를 예로 들어 설명한다. 즉, 도 12에 나타낸 EEPROM이 도 2에 나타낸 구성과 다른 것은, 블록·어드레스·버퍼(25)가 설치되어 있는 점이고, 이것에 대응하여 블록·어드레스·프리디코더(22')의 구성이 변경되어 있다. 또한, 시리얼 인터페이스회로(12)에는 커맨드(CM0~CM3), 상위블록어드레스(AD1), 하위블록 어드레스(AD2) 및 블록 어드레스(A1~A10) 등이 입력된다. 그리고, 상기 블록·어드레스·버퍼(25)에 상기 블록 어드레스(A1~A10)가 공급되도록 되어 있다. 다른 구성은 기본적으로는 도 2와 마찬가지이므로, 동일 부분에 동일한 부호를 붙여서 그 상세한 설명은 생략한다.

도 13a 및 도 13b는 상기 도 12에 나타낸 회로에 있어서의 블록·어드레스·버퍼(25) 및 블록·어드레스·프리디코더(22')의 구성예를 나타낸 회로도로서, 블록 어드레스(A1~A10)의 i비트에 착안하여 나타낸 것이다. 이 회로는 낸드 게이트(80~82, 45D-1 ~ 45D-8, 45E-1 ~ 45E-8, 45F-1 ~ 45F-16), 인버터(83~90, 46D-1 ~ 46D-8, 46E-1 ~ 46E-8, 46F-1 ~ 46F-16), N채널형 MOS트랜지스터(91, 92) 등을 포함하여 구성되어 있다. 상기 낸드 게이트(80), 인버터(84, 85, 86) 및 MOS트랜지스터(91, 92)는 블록·어드레스·버퍼(25)를 구성하고 있다. 또한, 상기 낸드 게이트(81, 82, 45D-1 ~ 45D-8, 45E-1 ~ 45E-8, 45F-1 ~ 45F-16), 인버터(83, 87~90, 46D-1 ~ 46D-8, 46E-1 ~ 46E-8, 46F-1 ~ 46F-16)은 블록·어드레스·프리디코더(22')를 구성하고 있다.

어드레스신호[Ai (i=1~10)]는 인버터(83)의 입력단 및 낸드 게이트(80, 82)의 한쪽 입력단에 공급된다. 상기 인버터(83)의 출력신호는 낸드 게이트(81)의 한쪽 입력단에 공급된다. 상기 낸드 게이트(80)의 다른쪽 입력단에는 제어회로(24)로부터 테스트 모드를 나타내는 신호[테스트신호; TS (혹은 소거신호 ERASE, 기입신호 WS)]가 공급된다. 이 낸드 게이트(80)의 출력신호는 인버터(84)의 입력단에 공급되고, 이 인버터(84)의 출력신호가 MOS트랜지스터(91)의 게이트에 공급된다. 상기 MOS트랜지스터(91)의 전류통로의 일단에는 낸드 게이트(81, 82)의 다른쪽 입력단, 인버터(85)의 입력단과 인버터(86)의 출력단이 각각 접속되고, 타단은 접지점(Vss)에 접속된다. 상기 MOS트랜지스터(92)의 전류통로의 일단에는 인버터(85)의 출력단과 인버터(86)의 입력단이 접속되고, 타단은 접지점(Vss)에 접속되며, 게이트에 제어회로(24)로부터 리세트신호(RS)가 공급된다. 상기 낸드 게이트(81)의 출력단에는 인버터(87)의 입력단이 접속되고, 이 인버터(87)의 출력단에는 인버터(88)의 입력단이 접속된다. 상기 낸드 게이트(82)의 출력단에는 인버터(89)의 입력단이 접속되고, 이 인버터(89)의 출력단에는 인버터(90)의 입력단이 접속된다. 그리고, 상기 인버터(88)의 출력단으로부터 프리디코드신호[ai (i=1~10)]가 출력되고, 상기 인버터(90)의 출력단으로부터 프리디코드신호[/ai (i=1~10)]가 출력된다.

상기 각 프리디코드신호(a1~a10, /a1~/a10)는 낸드 게이트(45D-1 ~ 45D-8, 45E-1 ~ 45E-8, 45F-1 ~ 45F-16)에 선택적으로 공급된다. 낸드 게이트(45D-1 ~ 45D-8)에는 상기 각 프리디코드신호(a1, /a1, a2, /a2, a3, /a3)중, 모든 조합이 같지 않도록 선택된 3개의 신호가 공급된다. 즉, 예컨대 낸드 게이트(45D-1)의 입력단에는 상기 프리디코드신호(a1, a2, a3)가 공급되고, 그 출력이 인버터(46D-1)의 입력단에 공급된다. 낸드 게이트(45D-2)의 입력단에는 상기 프리디코드신호(/a1, a2, a3)가 공급되고, 그 출력이 인버터(46D-2)의 입력단에 공급된다. 마찬가지로, 낸드 게이트(45D-8)의 입력단에는 상기 프리디코드신호(/a1, /a2, /a3)가 공급되고, 그 출력이 인버터(46D-8)의 입력단에 공급된다.

낸드 게이트(45E-1 ~ 45E-8)에는 상기 각 프리디코드신호(a4, /a4, a5, /a5, a6, /a6)중, 모든 조합이 같지 않도록 선택된 3개의 신호가 공급된다. 예컨대, 낸드 게이트(45E-1)의 입력단에는 상기 프리디코드신호(a4, a5, a6)가 공급되고, 그 출력이 인버터(46E-1)의 입력단에 공급된다. 낸드 게이트(45E-2)의 입력단에는 상기 프리디코드신호(/a4, a5, a6)가 공급되고, 그 출력이 인버터(46E-2)의 입력단에 공급된다. 마찬가지로, 낸드 게이트(45E-8)의 입력단에는 상기 프리디코드신호(/a4, /a5, /a6)가 공급되고, 그 출력이 인버터(46E-8)의 입력단에 공급된다.

상기한 것과 같은 구성에 있어서, 우선, 리세트신호(RS)를 부여하여 MOS트랜지스터(92)를 온시키고, 인버터(85, 86)로 이루어진 래치회로를 리세트시켜서 노드(NA)를 하이 레벨로 해 둔다. 다음으로, 상위블록 어드레스(AD1), 하위블록 어드레스(AD2) 및 블록 어드레스(A1~A10) 등을 입력하여, 테스트할 블록의 어드레스를 지정한다. 테스트신호(TS)로서 하이 레벨의 펄스를 부여한 때에, 어드레스신호(Ai)가 하이 레벨이라면, 낸드 게이트(80)의 출력이 로우 레벨, 인버터(84)의 출력이 하이 레벨로 된다. 그 결과, MOS트랜지스터(91)가 온되고, 노드(NA)는 로우 레벨로 된다. 낸드 게이트(81, 82)의 출력은 하이 레벨로 고정되고, 프리디코드신호(ai, /ai)는 모두 하이 레벨로 된다. 이로써, 테스트동작을 행하면 어드레스가 다중선택상태로 되어, 복수의 블록이 동시에 선택된 상태에서 테스트를 행할 수 있다.

즉, 어드레스신호(Ai)의 입력후, 테스트신호(TS)를 하이 레벨로 함으로써, 다양한 조합으로 블록을 다중선택할 수 있다. 예컨대, i=0~9에 대해 상술한 것과 같은 설정을 행하면, 유효한 블록 어드레스는 a10, /a10뿐이므로, a10이 로우 레벨인 때에는 상위측의 1/2 블록(BLK1~BLK512), /a10가 로우 레벨인 때에는 하위측의 1/2 블록(BLK512~BLK1024)이 선택된다. 인접하는 2블록만을 선택하는 경우에는 i=0에 대해서만 상술한 것과 같은 설정을 행하면 된다. 이와 같이, 다양한 조합으로 블록의 다중선택이 가능하다.

한편, 제3실시형태에서는 테스트동작을 예로 들어 설명했지만, 낸드 게이트(80)에 테스트신호(TS) 대신에, 소거나 기입에 관한 어드레스의 다중선택의커맨드를 설정하고, 이것을 입력하면, 소거동작이나 기입동작에 있어서도 마찬가지의 블록선택이 가능하다. 또한, 블록의 다중선택을 행하는 경우에 대해 설명했지만, 도 13a에 나타낸 회로를 반도체기억장치에 있어서의 로우 어드레스 버퍼 혹은 칼럼 어드레스 버퍼로서 설치하면, 마찬가지로 하여 어드레스의 다중선택을 행할 수도 있다.

도 14는 본 발명의 제4실시형태에 따른 반도체기억장치에 대해 설명하기 위한 것으로, 페이지기입형 플래시 메모리에 있어서의 어드레스선택에 관계하는 회로부의 개략적인 구성을 나타낸 블록도이다. 이 예에서는 메모리 셀 어레이(100-1, 100-2)가 분할되어 있고, 이들 메모리 셀 어레이(100-1, 100-2)간에 로우 디코더(101)가 설치되어 있다. 이 로우 디코더(101)에는 로우 어드레스 버퍼(102)의 출력신호가 공급된다. 로우 어드레스 버퍼(102)에 있어서 메모리 셀 어레이(100-1과 100-2)를 구별하고 있는 어드레스부는 도 13a에 나타낸 회로와 마찬가지로 구성되어 있다. 또한, 각 메모리 셀 어레이(100-1, 100-2)에 대응하여, 512바이트의 데이터 래치(103-1, 103-2)가 설치되어 있다. 상기 데이터 래치(103-1, 103-2)에 래치된 데이터는 멀티플렉서(MUX; 104)에 공급되어 선택되고, 입출력회로(I/O; 105)를 매개하여 출력된다. 또한, 입출력회로(105)에 공급된 데이터가 멀티플렉서(104)를 매개하여 데이터 래치(103-1 또는 103-2)에 공급되어 래치되도록 되어 있다.

상기한 것과 같은 구성에 있어서, 통상적으로는, 페이지길이로서 1워드분인 512바이트를 이용하지만, 메모리 셀 어레이(100-1, 100-2)의 동일 어드레스의 워드선을 동시에 선택하여 기입을 행함으로써, 페이지길이를 2배인 1024바이트로 할 수 있다. 또한, 예컨대 데이터의 소거시에, 메모리 셀 어레이(100-1, 100-2)중의 인접하는 복수(2ⁿ)의 워드선을 동시에 선택하는 것도 가능하다.

상술한 것처럼, 반도체기억장치의 제조후에 외부로부터 용이하게 어드레스의 다중선택을 행할 수 있으므로, 칩의 각 동작에 따라 가장 적당한 수의 메모리 셀을 선택할 수 있다. 따라서, 테스트 코스트를 낮출 수 있다. 또한, 일괄동작모드를 구비한 반도체기억장치에서는 일괄동작의 단위를 자유롭게 바꿀 수 있다.

한편, 이상의 설명에서는 불휘발성 반도체기억장치로서, NAND형 EEPROM을 예로 들어 본 발명을 설명했지만, NOR형 EEPROM, DINOR형 EEPROM, AND형 EEPROM, 혹은 일반적인 다른 플래시 메모리에 있어서도 본 발명은 유효하다. 또한, 주로 소거동작을 예로 들어 설명했지만, 기입이나 테스트 등에 있어서 복수블록을 동시에 선택하는 경우에도 마찬가지로 하여 적용할 수 있다.

상술한 것처럼 본 발명에 의하면, 유저가 칩 외부로부터 소망하는 블록 사이즈, 혹은 블록에 대응하는 어드레스를 입력함으로써 자유로이 선택하는 블록 사이즈의 변경이 가능하게 되어 소거시간, 테스트시간 및 기입시간 등의 대폭적인 단축화가 가능하게 된다. 이로써, 불휘발성 반도체기억장치에 있어서의 바꿔쓰기 스피드를 고속화할 수 있고, 제조자측에 있어서도 테스트시간의 단축화가 도모되어 테스트 코스트의 저감화로 이어진다. 또한, 랜덤한 복수의 블록을 동시에 선택할 수는 없지만, 문헌 3에 나타낸 것과 같은 블록·어드레스·레지스터가 불필요하게 되기 때문에, 그 만큼 회로구성을 간단화할 수 있고, 칩 사이즈의 축소화가 도모되어 칩 코스트의 저감화로 이어진다. 한편, 본 발명에서는 블록·사이즈·버퍼(21)나 블록·어드레스·프리디코더(22)를 설치하거나(제1실시형태), 블록·어드레스·버퍼(25)나 블록·어드레스·프리디코더(22')를 설치할(제3실시형태) 필요가 있는데, 이들 회로를 설치하는 것에 의한 칩 사이즈의 증대는 블록마다 블록(섹터)·어드레스·레지스터를 설치하는 경우에 비해 미미한 것이다. 더욱이, 선택할 블록·어드레스를 모두 입력할 필요가 없기 때문에, 어드레스입력 시스템을 간략화할 수 있다.

Claims

메모리 셀이 매트릭스배열되고, 각 블록이 적어도 하나의 메모리 셀을 갖는 복수의 블록을 갖춘 메모리 셀 어레이와,

상기 메모리 셀 어레이내의 메모리 셀의 행중 대응하는 행에 각각 접속된 워드선,

상기 메모리 셀 어레이내의 메모리 셀의 열중 대응하는 열에 각각 접속된 데이터선,

상기 워드선을 선택하는 행선택회로,

상기 데이터선을 선택하는 열선택회로 및,

상기 행선택회로를 선택하는 블록선택회로를 구비하고,

소거모드, 기입모드 및 테스트모드중 적어도 어느 하나의 모드시에 1조의 블록 어드레스의 입력으로 지정된 블록을 포함하는 연속하는 복수의 블록이 상기 블록선택회로에 의해 동시에 선택되는 것을 특징으로 하는 반도체기억장치.
메모리 셀이 매트릭스배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이내의 메모리 셀의 행의 대응하는 행에 각각 접속된 워드선,

상기 메모리 셀 어레이내의 메모리 셀의 열의 대응하는 열에 각각 접속된 데이터선,

상기 워드선을 선택하는 행선택회로,

상기 데이터선을 선택하는 열선택회로,

어드레스신호에 기초하여 제1 및 제 2신호를 생성하고, 상기 제 1및 제2신호의 일부의 이용에 의해 상기 메모리 셀 어레이내의 하나의 어드레스를 지정하며, 제어데이터를 래치하는 래치회로를 갖추고 있는 내부 어드레스 생성회로 및,

상기 내부어드레스신호 생성회로를 제어하고, 외부로부터의 제어에 의해 상기 래치회로에 선택적으로 제어데이터를 래치시키는 제어회로를 구비하고,

상기 내부어드레스신호 생성회로는 상기 래치회로에 래치되어 있는 제어데이터에 따라 제1 및 제2신호를 동일논리레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 어드레스가 연속하는 상기 복수의 블록은 상기 복수의 블록 각각을 지시하는 상기 1조의 블록어드레스의 입력으로 동시에 선택되는 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 1조의 블록 어드레스의 입력으로 선택되는 복수의 블록의 갯수는, n을 정수로 한 경우에 2의 n승개인 것을 특징으로 하는 반도체기억장치.
제4항에 있어서, 상기 복수의 블록의 갯수는 고정되어 있는 것을 특징으로하는 불휘발성 반도체기억장치.
반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀을 포함하는 메모리 셀 유니트가 구성되고, 이 메모리 셀 유니트가 매트릭스배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이내의 메모리 셀의 행의 대응하는 행에 각각 접속된 워드선,

상기 메모리 셀 어레이내의 메모리 셀 유니트의 열의 대응하는 열에 각각 접속된 데이터선,

상기 워드선을 선택하는 행선택회로,

상기 데이터선을 선택하는 열선택회로,

상기 행선택회로를 선택하는 블록선택회로 및,

상기 데이터선에 접속된 메모리 셀로의 데이터의 기입을 행하기 위한 버퍼회로를 구비하고,

소거모드시에, 소거할 블록 사이즈 및 1조의 블록 어드레스의 입력으로 지정된 복수의 블록을 상기 블록선택회로에 의해 동시에 선택하고, 이 선택한 블록내의 모든 메모리 셀의 데이터를 소거하는 것을 특징으로 하는 불휘발성 반도체기억장치.
제6항에 있어서, 어드레스가 연속하는 상기 복수의 블록은, 소거모드시에 동시에 선택될 상기 복수의 선두블록에 할당된 1조의 어드레스의 입력으로 동시에 선택되는 것을 특징으로 하는 불휘발성 반도체기억장치.
제6항에 있어서, 상기 전기적으로 바꿔쓰기가 가능한 메모리 셀의 데이터의 소거시, 블록 사이즈를 지정하는 신호의 입력에 의해 선택되는 상기 복수의 블록의 갯수는, n을 정수로 한 경우에 2의 n승개인 것을 특징으로 하는 불휘발성 반도체기억장치.
반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀이 복수개 직렬접속되어 NAND셀열이 구성되고, 이 NAND셀열이 매트릭스배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이내의 각 메모리 셀의 행의 대응하는 행에 각각 접속된 워드선,

상기 메모리 셀 어레이내의 각 NAND셀열의 열의 대응하는 열에 각각 접속된 비트선,

상기 각 NAND셀열과 상기 각 비트선 사이에 설치되어, 상기 각 NAND셀열을 선택하기 위한 선택게이트,

상기 비트선과 교차하여 배치되고, 상기 선택게이트를 제어하여 상기 NAND셀열을 상기 비트선에 선택적으로 접속시키는 선택게이트선,

상기 워드선 및 상기 선택게이트선을 선택하는 행선택회로,

상기 비트선을 선택하는 열선택회로,

상기 메모리 셀 어레이가 복수로 분할되어 형성된 블록마다 상기 행선택회로를 선택하는 블록선택회로 및,

상기 비트선에 상기 선택게이트를 매개하여 접속된 상기 메모리 셀로의 데이터의 기입을 행하기 위한 버퍼회로를 구비하고,

소거모드시에, 소거할 블록 사이즈 및 1조의 블록 어드레스의 입력으로 지정된 복수의 블록을 상기 블록선택회로에 의해 동시에 선택하고, 이 선택한 블록내의 모든 메모리 셀의 데이터를 소거하는 것을 특징으로 하는 불휘발성 반도체기억장치.
제9항에 있어서, 어드레스가 연속하는 복수의 블록은 소거모드시에 동시에 선택되는 것을 특징으로 하는 불휘발성 반도체기억장치.
제9항에 있어서, 상기 전기적으로 바꿔쓰기가 가능한 메모리 셀의 데이터의 소거시, 블록 사이즈를 지시하는 신호의 입력에 의해 선택되는 상기 복수의 블록의 갯수는, n을 정수로 한 경우에 2의 n승개인 것을 특징으로 하는 불휘발성 반도체기억장치.
전기적으로 바꿔쓰기가 가능한 메모리 셀이 매트릭스배열되고, 복수의 블록으로 분할된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 각 블록을 선택하는 블록선택회로,

상기 블록선택회로에 의해 선택된 블록중의 메모리 셀의 행을 선택하는 행선택회로,

상기 메모리 셀 어레이내의 메모리 셀의 열을 선택하는 열선택회로를 구비하고,

데이터의 소거시에, 블록 어드레스가 입력되며, 소거모드를 지시하는 신호가 입력되고 있을 때에, 상기 행선택회로를 제어하여 상기 메모리 셀의 복수의 행을 선택함으로써, 상기 블록 어드레스를 선두어드레스로 하는 연속된 2의 n[n은 양의 정수]승개의 블록을 선택하고, 상기 블록 어드레스에 의해 지정된 블록을 포함하는 2의 n승개의 블록내의 메모리 셀의 데이터를 실질적으로 동시에 소거하는 것을 특징으로 하는 플래시 메모리.
전기적으로 바꿔쓰기가 가능한 메모리 셀이 매트릭스배열되고, 복수의 블록으로 분할된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 각 블록을 선택하는 블록선택회로,

상기 블록선택회로에 의해 선택된 블록내의 메모리 셀의 행을 선택하는 행선택회로,

상기 메모리 셀 어레이내의 메모리 셀의 열을 선택하는 열선택회로를 구비하고,

소거모드시에, 소거할 블록 사이즈를 지시하는 신호 및 블록 어드레스가 입력되고, 상기 행선택회로를 제어하여 복수의 어드레스를 선택시킴으로써, 상기 블록 어드레스를 선두어드레스로 하는 연속된 2의 n[n은 양의 정수]승개의 블록을 선택하고, 상기 블록 어드레스로 지정된 블록을 포함하는 상기 블록 사이즈로 지시된 2의 n승개의 블록내의 메모리 셀의 데이터를 실질적으로 동시에 소거하는 것을 특징으로 하는 플래시 메모리.
제13항에 있어서, 상기 소거동작은 소거할 블록의 갯수가 2의 n승개 이외일 때에, 2의 n승개의 각 블록 사이즈씩(m)m≥2)번으로 나누어 실행되는 것을 특징으로 하는 플래시 메모리.
제13항에 있어서, 상기 블록선택회로는, 블록 사이즈 신호를 래치하는 블록·이즈·버퍼와, 상기 블록·사이즈·버퍼를 출력하는 내부블록사이즈 신호를 디코드하는 블록·어드레스·프리디코더를 포함하는 것을 특징으로 하는 플래시 메모리.
제14항에 있어서, 상기 블록선택회로는 블록 이즈 신호를 래치하는 블록·사이즈·버퍼와, 상기 블록 사이즈·버퍼를 출력하는 내부블록 사이즈신호를 디코드하는 블록·어드레스·프리디코더를 포함하는 것을 특징으로 하는 플래시 메모리.
제1항에 있어서, 상기 메모리 셀 어레이는 반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀을 각각 포함하는 메모리 셀 유니트가 매트릭스배열되어 형성되는 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 내부어드레스신호 생성회로는, 선택할 블록의 어드레스를 래치하는 버퍼회로와, 상기 래치회로의 래치 데이터에 따라 상기 내부어드레스신호 생성회로로부터 출력되는 제1 및 제2 신호를 동일논리레벨로 설정할 것인지의 여부를 결정하는 논리회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 내부어드레스신호 생성회로는, 상기 메모리 셀어레이의 선택하는 로우 어드레스를 래치하는 버퍼회로와, 상기 래치회로의 래치 데이터에 따라 상기 내부어드레스신호 생성회로로부터 출력되는 제1 및 제2신호를 동일논리레벨로 설정할 것인지의 여부를 결정하는 논리회로를 포함하는 것을 특징으로 하는 반도체기억장치.
반도체기판상에 형성된 전기적으로 바꿔쓰기가 가능한 메모리 셀을 포함하는 메모리 셀 유니트가 구성되고, 이 메모리 셀 유니트가 매트릭스배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이내의 메모리 셀의 행의 대응하는 행에 각각 접속된 워드선.

상기 메모리 셀 어레이내의 메모리 셀의 열의 대응하는 열에 각각 접속된 데이터선,

상기 워드선을 선택하는 로우 디코더,

상기 데이터선을 선택하는 칼럼 디코더,

선택할 블록의 어드레스를 래치하는 블록 어드레스 버퍼,

상기 블록 어드레스 버퍼의 출력신호를 디코드하는 블록·어드레스·프리디코더,

상기 블록 어드레스·프리디코더의 디코드된 신호를 수신하고, 워드선 구동신호와 선택게이트 구동신호를 상기 로우 디코더로 출력하는 워드선 및 선택게이트드라이버 및,

상기 데이터선에 접속된 상기 메모리 셀에 데이터를 기입하는 버퍼회로를 구비하고,

선택한 블록내의 모든 메모리 셀의 데이터를 동시에 소거하는 것을 특징으로 하는 불휘발성 반도체기억장치.
제20항에 있어서, 상기 블록·어드레스·프리디코더는, 소거모드, 기입모드 및 테스트모드중 적어도 어느 하나의 모드시에 제 1 및 제2신호를 동일논리 레벨로 설정하는 것을 특징으로 하는 반도체기억장치.
제21항에 있어서, 상기 블록·어드레스·프리디코더는, 블록 사이즈를 지정하기 위한 신호가 공급되는 블록 사이즈 카운터와, 블록 어드레스 신호가 초기치로서 세트되는 각각의 어드레스 버퍼, 상기 어드레스 버퍼의 대응하는 버퍼의 출력신호가 개별적으로 공급되는 어드레스 카운터 및, 각각의 상기 어드레스 카운터의 출력신호와 블록 사이즈 버퍼로부터 출력된 내부블록 사이즈신호에 따라 프리디코드 신호를 출력하는 논리회로를 포함하고,

상기 블록 사이즈 카운터로부터 출력되는 블록 어드레스·카운트업신호는 초단의 어드레스 카운터에 공급되며, 어드레스 카운터의 출력신호는 순차 다음단의 어드레스 카운터에 공급되는 것을 특징으로 하는 반도체기억장치.