JP3519542B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3519542B2 JP3519542B2 JP09885296A JP9885296A JP3519542B2 JP 3519542 B2 JP3519542 B2 JP 3519542B2 JP 09885296 A JP09885296 A JP 09885296A JP 9885296 A JP9885296 A JP 9885296A JP 3519542 B2 JP3519542 B2 JP 3519542B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に製品試験に適した動作モードを有する半導
体記憶装置に関する。
係わり、特に製品試験に適した動作モードを有する半導
体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、メモリセルをマトリ
ックス配置したメモリセルアレイと、メモリセルのデー
タを読み出すためのワード線及びビット線と、センスア
ンプ兼ラッチ回路等から構成されている。センスアンプ
兼ラッチ回路は、メモリセルのデータを読み出す時には
データに応じたビット線電圧をセンスし、メモリセルに
データを書き込む時には書き込みデータに応じた電圧を
ビット線に出力する。
ックス配置したメモリセルアレイと、メモリセルのデー
タを読み出すためのワード線及びビット線と、センスア
ンプ兼ラッチ回路等から構成されている。センスアンプ
兼ラッチ回路は、メモリセルのデータを読み出す時には
データに応じたビット線電圧をセンスし、メモリセルに
データを書き込む時には書き込みデータに応じた電圧を
ビット線に出力する。
【０００３】半導体記憶装置の製造コストは、チップ面
積の増大と共に高くなり、さらに試験時間の増大と共に
高くなる。そこで従来の半導体記憶装置では、コスト低
減のため、メモリセルは勿論のこと、その周辺回路の占
める面積をできるだけ小さくしている。例えば、センス
アンプ兼ラッチ回路を複数のビット線で共有することに
よって、チップ内に複数あるセンスアンプ兼ラッチ回路
の数を減らして面積の縮小化を図っている。また、試験
時間短縮のために、試験時に複数ビットを同時に選択し
て書き込みする方法が採用されている。
積の増大と共に高くなり、さらに試験時間の増大と共に
高くなる。そこで従来の半導体記憶装置では、コスト低
減のため、メモリセルは勿論のこと、その周辺回路の占
める面積をできるだけ小さくしている。例えば、センス
アンプ兼ラッチ回路を複数のビット線で共有することに
よって、チップ内に複数あるセンスアンプ兼ラッチ回路
の数を減らして面積の縮小化を図っている。また、試験
時間短縮のために、試験時に複数ビットを同時に選択し
て書き込みする方法が採用されている。
【０００４】しかしながら、センスアンプ兼ラッチ回路
を複数のビット線で共有する場合では、一つのセンスア
ンプ兼ラッチ回路に対して１本のビット線しか接続され
ないため、１本のワード線で選択されるメモリセルのう
ちセンスアンプ兼ラッチ回路あたり１本のビット線に接
続したメモリセルしか選択されない。従って、この場合
には、回路面積は減るものの試験時問はセンスアンプ兼
ラッチ回路あたりのビット線の本数分に増加してしま
い、その結果コス卜低減の効果は小さかった。
を複数のビット線で共有する場合では、一つのセンスア
ンプ兼ラッチ回路に対して１本のビット線しか接続され
ないため、１本のワード線で選択されるメモリセルのう
ちセンスアンプ兼ラッチ回路あたり１本のビット線に接
続したメモリセルしか選択されない。従って、この場合
には、回路面積は減るものの試験時問はセンスアンプ兼
ラッチ回路あたりのビット線の本数分に増加してしま
い、その結果コス卜低減の効果は小さかった。
【０００５】一方、多値記憶可能なメモリは一つのメモ
リセルあたり１ビット以上の記憶容量を有するため、従
来の１メモリセル１ビットのメモリに比ベコストを低減
できる。しかしながら、回路の論理値は２値であるた
め、多値メモリセルの読み出しや書き込みのためのセン
スアンプ兼ラッチ回路はビット線あたり複数個必要にな
る。従って、多値記憶の半導体メモリでは特にセンスア
ンプ兼ラッチ回路を複数のビット線で共有することが必
要になる。この場合においても上記と同様に、試験時間
はセンスアンプ兼ラッチ回路あたりのビット線の本数分
に増加してしまうため、コスト低減の効果は小さかっ
た。
リセルあたり１ビット以上の記憶容量を有するため、従
来の１メモリセル１ビットのメモリに比ベコストを低減
できる。しかしながら、回路の論理値は２値であるた
め、多値メモリセルの読み出しや書き込みのためのセン
スアンプ兼ラッチ回路はビット線あたり複数個必要にな
る。従って、多値記憶の半導体メモリでは特にセンスア
ンプ兼ラッチ回路を複数のビット線で共有することが必
要になる。この場合においても上記と同様に、試験時間
はセンスアンプ兼ラッチ回路あたりのビット線の本数分
に増加してしまうため、コスト低減の効果は小さかっ
た。
【０００６】
【発明が解決しようとする課題】このように従来、複数
のビット線でセンスアンプ兼ラッチ回路を共有する半導
体記憶装置においては、動作テストのための試験時問が
センスアンプ兼ラッチ回路あたりのビット線の本数分に
増加してしまい、これが半導体記憶装置の製造コスト低
減を妨げる要因となっていた。
のビット線でセンスアンプ兼ラッチ回路を共有する半導
体記憶装置においては、動作テストのための試験時問が
センスアンプ兼ラッチ回路あたりのビット線の本数分に
増加してしまい、これが半導体記憶装置の製造コスト低
減を妨げる要因となっていた。
【０００７】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、試験時間の短縮を図
ることができ、製造コストの低減に寄与し得る半導体記
憶装置を提供することにある。
もので、その目的とするところは、試験時間の短縮を図
ることができ、製造コストの低減に寄与し得る半導体記
憶装置を提供することにある。
【０００８】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。 （１）複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、ビット
線に選択的に接続され、メモリセルのデータを読み出す
時にデータに応じたビット線電圧をセンスし、メモリセ
ルにデータを書き込む時に書き込みデータに応じた電圧
をビット線に出力するセンスアンプ兼ラッチ回路と、ビ
ット線に選択的に接続され、メモリセルにデータを書き
込む時にセンスアンプ兼ラッチ回路に接続されないビッ
ト線にメモリセルのデータを変更しない電圧を出力する
プリチャージ回路とを備えた半導体記憶装置において、 (1-1) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路を全てのビット線に接続してビット線
に書き込み電圧又は非書き込み電圧を出力させ、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むことを特徴とする。 (1-2) メモリセル部以外のトランジスタのテストを行う
ために、センスアンプ兼ラッチ回路を書き込み電圧を出
力する状態にラッチし、プリチャージ回路の電圧をセン
スアンプ兼ラッチ回路と同一電圧に保持しながら、ラッ
チ回路と共にプリチャージ回路をビット線に接続するこ
とを特徴とする。 (1-3) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路をビット線に互いに隣接する２本のビ
ット線にそれぞれ書き込み電圧と非書き込み電圧を出力
させ、選択されたワード線を共有する複数のメモリセル
に対して一括にデータを書き込むことを特徴とする。 （２）複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、複数の
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 (2-1) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路を全てのビット線に接続してビット線
に書き込み電圧又は非書き込み電圧を出力させ、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むことを特徴とする。 (2-2) メモリセルの動作テストを行うために、プリチャ
ージ回路はビット線に接続せず、センスアンプ兼ラッチ
回路をビット線に接続し、選択されたワード線を共有す
る複数のメモリセルに対して一括に同一データを書き込
むことを特徴とする。 (2-3) メモリセル部以外のトランジスタのテストを行う
ために、センスアンプ兼ラッチ回路を書き込み電圧を出
力する状態にラッチし、該ラッチ回路と共にプリチャー
ジ回路をビット線に接続することを特徴とする。 (2-4) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路をビット線に接続してビット線に書き
込み電圧と非書き込み電圧を出力させ、選択されたワー
ド線を共有する複数のメモリセルに対して一括にデータ
を書き込むことを特徴とする。 (2-5) メモリセル部以外のトランジスタの動作テストを
行うために、センスアンプ兼ラッチ回路をビット線に書
き込み電圧又は非書き込み電圧が出力できる状態にラッ
チし、該ラッチ回路を全てのビット線と非接続状態にす
ることを特徴とする。さらに、プリチャージ回路をビッ
ト線に非接続状態とすること、また全てのブロックを非
選択状態にして消去動作を行うことを特徴とする。 （３）複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、メモリ
セルのデータを読み出す時にデータに応じたビット線電
圧をセンスし、メモリセルにデータを書き込む時に書き
込みデータに応じた電圧をビット線に出力するセンスア
ンプ兼ラッチ回路と、センスアンプ兼ラッチ回路を選択
して入出力線に接続させるカラムデコーダとを備えた半
導体記憶装置において、メモリセル部以外のトランジス
タの動作テストを行うために、複数のカラムデコーダを
同時に選択状態にすることを特徴とする。 （４）（１）（２）において、複数のワード線を選択状
態にして書き込み電圧を印加することを特徴とする。 （５）（１）（２）において、複数のブロックを選択状
態にして複数のワード線に書き込み電圧を印加すること
を特徴とする。 （６）（１）（２）において、全てのブロックを非選択
状態にして全てのワード線に書き込み電圧を印加しない
ことを特徴とする。 （７）（１）（２）（３）において、複数のカラムデコ
ーダを同時に選択状態にすることを特徴とする。 （８）（１）（２）（３）において、メモリセルは多値
記憶可能であることを特徴とする。 （作用）本発明によれば、動作テストを行う際に、プリ
チャージ回路をビット線から切り離した状態で全てのビ
ット線をセンスアンプ兼ラッチ回路に接続することによ
り、異なるビット線であっても選択されたワード線を共
有するメモリセルに対してデータを一括して書き込むこ
とができる。同様に、センスアンプ兼ラッチ回路をビッ
ト線から切り離した状態で、プリチャージ回路を全ての
ビット線に接続することにより、異なるビット線であっ
ても選択されたワード線を共有するメモリセルに対して
データを一括して書き込むことができる。つまり、セン
スアンプ兼ラッチ回路やプリチャージ回路を全てのビッ
ト線に接続することにより、複数のビット線におけるメ
モリセルに対してデータを同時に書き込むことができ、
これにより試験時間の短縮を図ることができる。
な構成を採用している。 （１）複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、ビット
線に選択的に接続され、メモリセルのデータを読み出す
時にデータに応じたビット線電圧をセンスし、メモリセ
ルにデータを書き込む時に書き込みデータに応じた電圧
をビット線に出力するセンスアンプ兼ラッチ回路と、ビ
ット線に選択的に接続され、メモリセルにデータを書き
込む時にセンスアンプ兼ラッチ回路に接続されないビッ
ト線にメモリセルのデータを変更しない電圧を出力する
プリチャージ回路とを備えた半導体記憶装置において、 (1-1) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路を全てのビット線に接続してビット線
に書き込み電圧又は非書き込み電圧を出力させ、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むことを特徴とする。 (1-2) メモリセル部以外のトランジスタのテストを行う
ために、センスアンプ兼ラッチ回路を書き込み電圧を出
力する状態にラッチし、プリチャージ回路の電圧をセン
スアンプ兼ラッチ回路と同一電圧に保持しながら、ラッ
チ回路と共にプリチャージ回路をビット線に接続するこ
とを特徴とする。 (1-3) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路をビット線に互いに隣接する２本のビ
ット線にそれぞれ書き込み電圧と非書き込み電圧を出力
させ、選択されたワード線を共有する複数のメモリセル
に対して一括にデータを書き込むことを特徴とする。 （２）複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、複数の
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 (2-1) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路を全てのビット線に接続してビット線
に書き込み電圧又は非書き込み電圧を出力させ、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むことを特徴とする。 (2-2) メモリセルの動作テストを行うために、プリチャ
ージ回路はビット線に接続せず、センスアンプ兼ラッチ
回路をビット線に接続し、選択されたワード線を共有す
る複数のメモリセルに対して一括に同一データを書き込
むことを特徴とする。 (2-3) メモリセル部以外のトランジスタのテストを行う
ために、センスアンプ兼ラッチ回路を書き込み電圧を出
力する状態にラッチし、該ラッチ回路と共にプリチャー
ジ回路をビット線に接続することを特徴とする。 (2-4) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路をビット線に接続してビット線に書き
込み電圧と非書き込み電圧を出力させ、選択されたワー
ド線を共有する複数のメモリセルに対して一括にデータ
を書き込むことを特徴とする。 (2-5) メモリセル部以外のトランジスタの動作テストを
行うために、センスアンプ兼ラッチ回路をビット線に書
き込み電圧又は非書き込み電圧が出力できる状態にラッ
チし、該ラッチ回路を全てのビット線と非接続状態にす
ることを特徴とする。さらに、プリチャージ回路をビッ
ト線に非接続状態とすること、また全てのブロックを非
選択状態にして消去動作を行うことを特徴とする。 （３）複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、メモリ
セルのデータを読み出す時にデータに応じたビット線電
圧をセンスし、メモリセルにデータを書き込む時に書き
込みデータに応じた電圧をビット線に出力するセンスア
ンプ兼ラッチ回路と、センスアンプ兼ラッチ回路を選択
して入出力線に接続させるカラムデコーダとを備えた半
導体記憶装置において、メモリセル部以外のトランジス
タの動作テストを行うために、複数のカラムデコーダを
同時に選択状態にすることを特徴とする。 （４）（１）（２）において、複数のワード線を選択状
態にして書き込み電圧を印加することを特徴とする。 （５）（１）（２）において、複数のブロックを選択状
態にして複数のワード線に書き込み電圧を印加すること
を特徴とする。 （６）（１）（２）において、全てのブロックを非選択
状態にして全てのワード線に書き込み電圧を印加しない
ことを特徴とする。 （７）（１）（２）（３）において、複数のカラムデコ
ーダを同時に選択状態にすることを特徴とする。 （８）（１）（２）（３）において、メモリセルは多値
記憶可能であることを特徴とする。 （作用）本発明によれば、動作テストを行う際に、プリ
チャージ回路をビット線から切り離した状態で全てのビ
ット線をセンスアンプ兼ラッチ回路に接続することによ
り、異なるビット線であっても選択されたワード線を共
有するメモリセルに対してデータを一括して書き込むこ
とができる。同様に、センスアンプ兼ラッチ回路をビッ
ト線から切り離した状態で、プリチャージ回路を全ての
ビット線に接続することにより、異なるビット線であっ
ても選択されたワード線を共有するメモリセルに対して
データを一括して書き込むことができる。つまり、セン
スアンプ兼ラッチ回路やプリチャージ回路を全てのビッ
ト線に接続することにより、複数のビット線におけるメ
モリセルに対してデータを同時に書き込むことができ、
これにより試験時間の短縮を図ることができる。
【０００９】また、センスアンプ兼ラッチ回路をビット
線から切り離した状態で、プリチャージ回路を全てのビ
ット線に接続するときに、互いに隣接する２本のビット
線にそれぞれ書き込み電圧と非書き込み電圧を出力させ
ることで、これらビット線間のストレス試験を行うこと
ができる。
線から切り離した状態で、プリチャージ回路を全てのビ
ット線に接続するときに、互いに隣接する２本のビット
線にそれぞれ書き込み電圧と非書き込み電圧を出力させ
ることで、これらビット線間のストレス試験を行うこと
ができる。
【００１０】さらに、センスアンプ兼ラッチ回路を書き
込み電圧を出力する状態にラッチし、プリチャージ回路
の電圧をセンスアンプ兼ラッチ回路と同一電圧に保持し
ながら、センスアンプ兼ラッチ回路と共にプリチャージ
回路をビット線に接続することや、センスアンプ兼ラッ
チ回路をビット線に書き込み又は非書き込み電圧が出力
できる状態にラッチし、全てのビット線に非接続状態と
することにより、セル部以外のトランジスタのテストを
簡易に行うことができる。なお、このとき複数のカラム
デコーダを同時に選択状態とすることによって、セル部
以外のトランジスタのテストを試験時間を短縮して行う
ことができる。
込み電圧を出力する状態にラッチし、プリチャージ回路
の電圧をセンスアンプ兼ラッチ回路と同一電圧に保持し
ながら、センスアンプ兼ラッチ回路と共にプリチャージ
回路をビット線に接続することや、センスアンプ兼ラッ
チ回路をビット線に書き込み又は非書き込み電圧が出力
できる状態にラッチし、全てのビット線に非接続状態と
することにより、セル部以外のトランジスタのテストを
簡易に行うことができる。なお、このとき複数のカラム
デコーダを同時に選択状態とすることによって、セル部
以外のトランジスタのテストを試験時間を短縮して行う
ことができる。
【００１１】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。図１は、本発明の一実施形態に
係わる半導体記憶装置の構成を示すブロック図である。
形態によって説明する。図１は、本発明の一実施形態に
係わる半導体記憶装置の構成を示すブロック図である。
【００１２】この半導体記憶装置１は、ワード線とビッ
ト線によって選択されるメモリセルがマトリクス状に構
成されたメモリセルアレイ２、ワード線を選択して所定
の電圧をメモリセルに印加するローデコーダ３、メモリ
セルのデータを読み出す時にデータに応じたビット線電
圧をセンスし、メモリセルにデータを書き込む時に書き
込みデータに応じた電圧をビット線に出力するセンスア
ンプ兼ラッチ回路４、ワード線及びビット線に制御信号
を与えるワード線／ビット線制御信号発生回路５、メモ
リセルにデータを書き込む時にセンスアンプ兼ラッチ回
路４に選択的に接続されないビット線にメモリセルのデ
ータを変更しない電圧を出力するプリチャージ回路１
２、メモリセルに書き込む入力データとメモリセルから
読み出す出力データを半導体記憶装置１の外部とやり取
りするＩＯバッファ８、センスアンプ兼ラッチ回路４を
選択してＩＯ線に接続させるカラムデコーダ１０、書き
込みや読み出しといったコマンドを発生させるコマンド
バッフア９、入力アドレス又は入力されたテストコマン
ドによってカラムアドレスとローアドレスを発生するア
ドレスバッファ７等から構成されている。
ト線によって選択されるメモリセルがマトリクス状に構
成されたメモリセルアレイ２、ワード線を選択して所定
の電圧をメモリセルに印加するローデコーダ３、メモリ
セルのデータを読み出す時にデータに応じたビット線電
圧をセンスし、メモリセルにデータを書き込む時に書き
込みデータに応じた電圧をビット線に出力するセンスア
ンプ兼ラッチ回路４、ワード線及びビット線に制御信号
を与えるワード線／ビット線制御信号発生回路５、メモ
リセルにデータを書き込む時にセンスアンプ兼ラッチ回
路４に選択的に接続されないビット線にメモリセルのデ
ータを変更しない電圧を出力するプリチャージ回路１
２、メモリセルに書き込む入力データとメモリセルから
読み出す出力データを半導体記憶装置１の外部とやり取
りするＩＯバッファ８、センスアンプ兼ラッチ回路４を
選択してＩＯ線に接続させるカラムデコーダ１０、書き
込みや読み出しといったコマンドを発生させるコマンド
バッフア９、入力アドレス又は入力されたテストコマン
ドによってカラムアドレスとローアドレスを発生するア
ドレスバッファ７等から構成されている。
【００１３】動作によってメモリセルのウェルに電圧を
印加する必要がある半導体記憶装置では、さらにセルウ
ェル電圧制御回路６が設けられている。図２は、本実施
形態の半導体記憶装置におけるカラムデコーダ１０、セ
ンスアンプ兼ラッチ回路４、プリチャージ回路１２、更
にはビット線とＩＯ線との接続関係を示した回路図であ
る。本実施形態では、３値ＮＡＮＤ型フラッシュメモリ
セルを用いた不揮発性半導体記憶装置を扱う。
印加する必要がある半導体記憶装置では、さらにセルウ
ェル電圧制御回路６が設けられている。図２は、本実施
形態の半導体記憶装置におけるカラムデコーダ１０、セ
ンスアンプ兼ラッチ回路４、プリチャージ回路１２、更
にはビット線とＩＯ線との接続関係を示した回路図であ
る。本実施形態では、３値ＮＡＮＤ型フラッシュメモリ
セルを用いた不揮発性半導体記憶装置を扱う。
【００１４】図１８は各種のメモリセルユニットの構成
（図１８（ａ）がＮＡＮＤセルユニット）を示し、図１
６、図１７はローデコーダの構成を示す。３値のセンス
アンプ兼ラッチ回路４は、インバータＩ１，Ｉ２で構成
される２値センスアンプ兼ラッチ回路と、インバータＩ
３，Ｉ４で構成される２値センスアンプ兼ラッチ回路と
で構成されている。プリチャージ回路１２は、各ビット
線に一つずつ接続されている。一つの３値センスアンプ
兼ラッチ回路４は、２本のビット線 BitlineＥと Bitli
neＯにスイッチＱＮＨ３，４によって選択的に接続され
る。さらに、３値センスアンプ兼ラッチ回路４は、カラ
ムデコーダ１０によってＩＯ線に接続される。メモリセ
ルの３値データ“０〜２”とそのしきい電圧、及び３値
センスアンプ兼ラッチ回路４のラッチデータＮ１，２
は、下記の（表１）のように対応する。
（図１８（ａ）がＮＡＮＤセルユニット）を示し、図１
６、図１７はローデコーダの構成を示す。３値のセンス
アンプ兼ラッチ回路４は、インバータＩ１，Ｉ２で構成
される２値センスアンプ兼ラッチ回路と、インバータＩ
３，Ｉ４で構成される２値センスアンプ兼ラッチ回路と
で構成されている。プリチャージ回路１２は、各ビット
線に一つずつ接続されている。一つの３値センスアンプ
兼ラッチ回路４は、２本のビット線 BitlineＥと Bitli
neＯにスイッチＱＮＨ３，４によって選択的に接続され
る。さらに、３値センスアンプ兼ラッチ回路４は、カラ
ムデコーダ１０によってＩＯ線に接続される。メモリセ
ルの３値データ“０〜２”とそのしきい電圧、及び３値
センスアンプ兼ラッチ回路４のラッチデータＮ１，２
は、下記の（表１）のように対応する。
【００１５】
【表１】
【００１６】図３〜図５はそれぞれデータの読み出し、
書き込み、消去の動作を示す波形図である。本実施例で
は、読み出しと書き込みにおいて BitlineＥを選択、 B
itlineＯを非選択としている。
書き込み、消去の動作を示す波形図である。本実施例で
は、読み出しと書き込みにおいて BitlineＥを選択、 B
itlineＯを非選択としている。
【００１７】初めに読み出し動作を説明する。選択ビッ
ト線は１．５Ｖに充電され、その後フローティングにさ
れる。その後、非選択ワード線ＷＬ２〜８と選択ゲート
ＳＧＳ，ＳＧＤは電源電圧ＶＣＣにされる。選択ワード
線は０Ｖである。選択されたメモリセルのデータが
“０”であるときビット線は０Ｖに放電され、さもなけ
ればビット線は１．５Ｖのままである。
ト線は１．５Ｖに充電され、その後フローティングにさ
れる。その後、非選択ワード線ＷＬ２〜８と選択ゲート
ＳＧＳ，ＳＧＤは電源電圧ＶＣＣにされる。選択ワード
線は０Ｖである。選択されたメモリセルのデータが
“０”であるときビット線は０Ｖに放電され、さもなけ
ればビット線は１．５Ｖのままである。
【００１８】ビット線電圧は、信号ＳＢＬ１によって第
１の２値センスアンプに読み込まれる。従って、ノード
Ｎ１はデータが“０”ならばＬ、“１”又は“２”なら
ばＨとなる。選択されたワード線はＶＧ１（＝１．８
Ｖ）にされる。選択されたメモリセルのデータが“１”
ならば０Ｖに放電され、“２”ならば１．５Ｖのままと
なる。“０”ならばビット線は既に０Ｖである。ビット
線電圧は信号ＳＢＬ２によって第２の２値センスアンプ
に読み込まれる。従って、ノードＮ２はデータが“０”
又は“１”ならばＬ、“２”ならばＨとなる（表１）。
ラッチされたデータはシリアルにＩＯ線に読み出され
る。
１の２値センスアンプに読み込まれる。従って、ノード
Ｎ１はデータが“０”ならばＬ、“１”又は“２”なら
ばＨとなる。選択されたワード線はＶＧ１（＝１．８
Ｖ）にされる。選択されたメモリセルのデータが“１”
ならば０Ｖに放電され、“２”ならば１．５Ｖのままと
なる。“０”ならばビット線は既に０Ｖである。ビット
線電圧は信号ＳＢＬ２によって第２の２値センスアンプ
に読み込まれる。従って、ノードＮ２はデータが“０”
又は“１”ならばＬ、“２”ならばＨとなる（表１）。
ラッチされたデータはシリアルにＩＯ線に読み出され
る。
【００１９】次に、書き込み動作を説明する。電源投入
時、チップが正常動作するのに十分な電圧に達するとパ
ワーオン信号ＰｏｎがＨになる。この信号を利用して３
値センスアンプ兼ラッチ回路４のラッチデータＮ１，２
は共にＬにされる。書き込みデータを入力するためのコ
マンドが入ると、このコマンド信号を使ってラッチデー
タＮ１，２は反転し共にＨとなる。
時、チップが正常動作するのに十分な電圧に達するとパ
ワーオン信号ＰｏｎがＨになる。この信号を利用して３
値センスアンプ兼ラッチ回路４のラッチデータＮ１，２
は共にＬにされる。書き込みデータを入力するためのコ
マンドが入ると、このコマンド信号を使ってラッチデー
タＮ１，２は反転し共にＨとなる。
【００２０】選択されたビット線には書き込みデータ
“０〜２”に応じてそれぞれＶＣＣ，ＶＤ３−Ｖｔ（＝
１Ｖ），０Ｖにされる。非選択のビット線には、データ
変更しないための電圧ＶＣＣが印加される。選択ゲート
ＳＧＤはＶＣＣに、ＳＧＳは０Ｖに、選択ワード線はＶ
ＰＰ（＝２０Ｖ）に、非選択ワード線はＶＭ１０（＝１
０Ｖ）にそれぞれされる。なお、ここでセンスアンプ兼
ラッチ回路からビット線に出力される電圧のうち、０Ｖ
が書き込み電圧、ＶＣＣが非書き込み電圧に相当する。
“０〜２”に応じてそれぞれＶＣＣ，ＶＤ３−Ｖｔ（＝
１Ｖ），０Ｖにされる。非選択のビット線には、データ
変更しないための電圧ＶＣＣが印加される。選択ゲート
ＳＧＤはＶＣＣに、ＳＧＳは０Ｖに、選択ワード線はＶ
ＰＰ（＝２０Ｖ）に、非選択ワード線はＶＭ１０（＝１
０Ｖ）にそれぞれされる。なお、ここでセンスアンプ兼
ラッチ回路からビット線に出力される電圧のうち、０Ｖ
が書き込み電圧、ＶＣＣが非書き込み電圧に相当する。
【００２１】ビット線に０Ｖ，１Ｖが印加された選択メ
モリセルでは、ゲート・チャネル間電圧が高いためトン
ネル電流が流れてメモリセルのしきい電圧は上昇する。
ビット線が０Ｖである方が１Ｖである方よりトンネル電
流が多く流れるため、しきい電圧はより高くなる。ＶＣ
Ｃが印加された選択メモリセルはゲート・チャネル間電
圧が低いためトンネル電流は流れず、“０”を保持す
る。
モリセルでは、ゲート・チャネル間電圧が高いためトン
ネル電流が流れてメモリセルのしきい電圧は上昇する。
ビット線が０Ｖである方が１Ｖである方よりトンネル電
流が多く流れるため、しきい電圧はより高くなる。ＶＣ
Ｃが印加された選択メモリセルはゲート・チャネル間電
圧が低いためトンネル電流は流れず、“０”を保持す
る。
【００２２】最後に、消去動作を説明する。消去コマン
ドが入力されると、メモリセルアレイ２のウェルはＶＰ
Ｐ（＝２０Ｖ）が印加される。選択されたメモリセルの
ゲー卜は０Ｖにされるため、トンネル電流が書き込み時
とは反対方向に流れ、メモリセルのしきい電圧は下降す
る。一方、非選択のメモリセル及び選択トランジスタの
ゲートはフローティングにされるため、メモリセルアレ
イ２のウェルと共にＶＰＰ近くまで上昇する。このた
め、トンネル電流は流れずしきい電圧の変動はない。
ドが入力されると、メモリセルアレイ２のウェルはＶＰ
Ｐ（＝２０Ｖ）が印加される。選択されたメモリセルの
ゲー卜は０Ｖにされるため、トンネル電流が書き込み時
とは反対方向に流れ、メモリセルのしきい電圧は下降す
る。一方、非選択のメモリセル及び選択トランジスタの
ゲートはフローティングにされるため、メモリセルアレ
イ２のウェルと共にＶＰＰ近くまで上昇する。このた
め、トンネル電流は流れずしきい電圧の変動はない。
【００２３】図６〜図８は、全メモリセルに対して一括
して同一データを書き込むための試験方法を示す波形図
である。図６〜図８はそれぞれ“２〜０”一括書き込み
を示す。本実施形態では、センスアンプ兼ラッチ回路４
は全てのビット線と非接続にされ、プリチャージ回路１
２は全てのビット線に接続される。これによって、セン
スアンプ兼ラッチ回路４にラッチされたデータによらず
同一データの一括書き込みを行うことができる。
して同一データを書き込むための試験方法を示す波形図
である。図６〜図８はそれぞれ“２〜０”一括書き込み
を示す。本実施形態では、センスアンプ兼ラッチ回路４
は全てのビット線と非接続にされ、プリチャージ回路１
２は全てのビット線に接続される。これによって、セン
スアンプ兼ラッチ回路４にラッチされたデータによらず
同一データの一括書き込みを行うことができる。
【００２４】一括書き込みコマンドが入力されると、通
常動作とは異なりビット線の選択・非選択によらず信号
ＢＬＳＨＦＥ（Ｏ）は０Ｖ、ＰｒｅＥ（Ｏ）はＶＭ１０
にされる。ＡＬＬ“２”一括書き込みの場合はさらにＶ
ＢＬＥ（Ｏ）は０Ｖに、ＡＬＬ“１”一括書き込みの場
合はＶＤ４（＝１Ｖ）に、ＡＬＬ“０”一括書き込みの
場合はＶＣＣにそれぞれされる。その後、全てのワード
線はＶＰＰにされて同一データの一括書き込みが実現さ
れる。同様にして、ビット線１本おきに異なったデータ
を書き込むカラムストライプ１・２ライトが実現できる
（図１２、図１３）。
常動作とは異なりビット線の選択・非選択によらず信号
ＢＬＳＨＦＥ（Ｏ）は０Ｖ、ＰｒｅＥ（Ｏ）はＶＭ１０
にされる。ＡＬＬ“２”一括書き込みの場合はさらにＶ
ＢＬＥ（Ｏ）は０Ｖに、ＡＬＬ“１”一括書き込みの場
合はＶＤ４（＝１Ｖ）に、ＡＬＬ“０”一括書き込みの
場合はＶＣＣにそれぞれされる。その後、全てのワード
線はＶＰＰにされて同一データの一括書き込みが実現さ
れる。同様にして、ビット線１本おきに異なったデータ
を書き込むカラムストライプ１・２ライトが実現できる
（図１２、図１３）。
【００２５】なお、図１２の場合には、偶数ビット線に
は“２”が書き込まれ、奇数ビット線には“０”が書き
込まれる。即ち、偶数ビット線に書き込み電圧が出力さ
れ、奇数ビット線に非書き込み電圧が出力される。ま
た、図１３の場合には、反対パターンが書き込まれる。
は“２”が書き込まれ、奇数ビット線には“０”が書き
込まれる。即ち、偶数ビット線に書き込み電圧が出力さ
れ、奇数ビット線に非書き込み電圧が出力される。ま
た、図１３の場合には、反対パターンが書き込まれる。
【００２６】このようにして本実施形態では、センスア
ンプ兼ラッチ回路４をビット線から切り離した状態で、
プリチャージ回路１２を全てのビット線に接続すること
により、異なるビット線であっても選択されたワード線
を共有するメモリセルに対してデータを一括して書き込
むことができる。即ち、複数のビット線におけるメモリ
セルに対してデータを同時に書き込むことができ、これ
により試験時間の短縮を図ることができる。
ンプ兼ラッチ回路４をビット線から切り離した状態で、
プリチャージ回路１２を全てのビット線に接続すること
により、異なるビット線であっても選択されたワード線
を共有するメモリセルに対してデータを一括して書き込
むことができる。即ち、複数のビット線におけるメモリ
セルに対してデータを同時に書き込むことができ、これ
により試験時間の短縮を図ることができる。
【００２７】また、図１２、図１３のように、偶数ビッ
ト線，奇数ビット線でそれぞれ書き込み電圧，非書き込
み電圧を出力させ、これらの間に電位差を生じさせれ
ば、ビット線間のストレス試験を併せて行うことができ
る。
ト線，奇数ビット線でそれぞれ書き込み電圧，非書き込
み電圧を出力させ、これらの間に電位差を生じさせれ
ば、ビット線間のストレス試験を併せて行うことができ
る。
【００２８】図９〜図１１は、全メモリセルに対して一
括して同一データを書き込むための他の試験方法を示す
波形図である。図９〜図１１はそれぞれ“２〜０”一括
書き込みを示す。本実施例では、センスアンプ兼ラッチ
回路４のラッチデータを同一データにした後、ラッチ回
路４は全てのビット線と接続され、プリチャージ回路は
全てのビット線に非接続とされる。一括書き込みデータ
によらず共通のコマンド“一括ライト”を使うことがで
きる。このコマンドが入力されると、全ワード線と偶奇
両ビット線は選択状態になる。
括して同一データを書き込むための他の試験方法を示す
波形図である。図９〜図１１はそれぞれ“２〜０”一括
書き込みを示す。本実施例では、センスアンプ兼ラッチ
回路４のラッチデータを同一データにした後、ラッチ回
路４は全てのビット線と接続され、プリチャージ回路は
全てのビット線に非接続とされる。一括書き込みデータ
によらず共通のコマンド“一括ライト”を使うことがで
きる。このコマンドが入力されると、全ワード線と偶奇
両ビット線は選択状態になる。
【００２９】ＡＬＬ“２”一括書き込み（図９）では、
シリアルデータ入力コマンドが入力されないので、全て
のラッチ回路に“２”書き込みデータがラッチされてい
る。この状態で一括書き込みするので、全てのメモリセ
ルに“２”が書き込まれる。ＡＬＬ“０”一括書き込み
（図１１）では、シリアルデータ入力コマンドが入力さ
れるので全てのラッチ回路に“０”書き込みデータがラ
ッチされている。この状態で一括書き込みするので、全
てのメモリセルに“０”が書き込まれる。このとき、通
常書き込みモードのように書き込みデータの入力をしな
くて良い。
シリアルデータ入力コマンドが入力されないので、全て
のラッチ回路に“２”書き込みデータがラッチされてい
る。この状態で一括書き込みするので、全てのメモリセ
ルに“２”が書き込まれる。ＡＬＬ“０”一括書き込み
（図１１）では、シリアルデータ入力コマンドが入力さ
れるので全てのラッチ回路に“０”書き込みデータがラ
ッチされている。この状態で一括書き込みするので、全
てのメモリセルに“０”が書き込まれる。このとき、通
常書き込みモードのように書き込みデータの入力をしな
くて良い。
【００３０】一方、ＡＬＬ“１”一括書き込み（図１
０）では、ラッチ回路にＡＬＬ“１”書き込みデータを
ラッチさせるために“ＡＬＬ“１”セット”コマンドが
入力される。これによって、ラッチデータＮ２だけが反
転するため“１”書き込み状態になる。この状態で一括
書き込みするので、全てのメモリセルに“１”が書き込
まれる。
０）では、ラッチ回路にＡＬＬ“１”書き込みデータを
ラッチさせるために“ＡＬＬ“１”セット”コマンドが
入力される。これによって、ラッチデータＮ２だけが反
転するため“１”書き込み状態になる。この状態で一括
書き込みするので、全てのメモリセルに“１”が書き込
まれる。
【００３１】このようにして本実施形態では、プリチャ
ージ回路１２をビット線から切り離した状態で全てのビ
ット線をセンスアンプ兼ラッチ回路４に接続することに
より、異なるビット線であっても選択されたワード線を
共有するメモリセルに対してデータを一括して書き込む
ことができる。即ち、複数のビット線におけるメモリセ
ルに対してデータを同時に書き込むことができ、これに
より試験時間の短縮を図ることができる。
ージ回路１２をビット線から切り離した状態で全てのビ
ット線をセンスアンプ兼ラッチ回路４に接続することに
より、異なるビット線であっても選択されたワード線を
共有するメモリセルに対してデータを一括して書き込む
ことができる。即ち、複数のビット線におけるメモリセ
ルに対してデータを同時に書き込むことができ、これに
より試験時間の短縮を図ることができる。
【００３２】図１４、図１５は、本発明によるバーンイ
ン動作波形図を示す。バーンイン１は、全ブロックと全
ビット線を選択状態、全ワード線及び選択ゲートを０Ｖ
として、全てのセンスアンプ兼ラッチ回路を“２”書き
込みラッチ、即ちビット線に書き込み電圧を出力する状
態にラッチして、メモリセルに書き込み動作を行う。そ
れと共に、ＶＢＬＥ（Ｏ）＝０Ｖ，ＰｒｅＥ（Ｏ）＝Ｖ
Ｍ１０，ＳＢＬ１＝ＶＤ３にされる。さらに、カラムア
ドレスＹＡｊ，ＹＢｊ，ＹＣｊを全て選択状態にし、複
数のカラムデコーダ１０を同時に選択状態にする。
ン動作波形図を示す。バーンイン１は、全ブロックと全
ビット線を選択状態、全ワード線及び選択ゲートを０Ｖ
として、全てのセンスアンプ兼ラッチ回路を“２”書き
込みラッチ、即ちビット線に書き込み電圧を出力する状
態にラッチして、メモリセルに書き込み動作を行う。そ
れと共に、ＶＢＬＥ（Ｏ）＝０Ｖ，ＰｒｅＥ（Ｏ）＝Ｖ
Ｍ１０，ＳＢＬ１＝ＶＤ３にされる。さらに、カラムア
ドレスＹＡｊ，ＹＢｊ，ＹＣｊを全て選択状態にし、複
数のカラムデコーダ１０を同時に選択状態にする。
【００３３】即ちここでは、センスアンプ兼ラッチ回路
４を書き込み電圧０Ｖを出力する状態にラッチし、また
プリチャージ回路１２からも０Ｖを出力させながら、こ
れらを共にビット線と接続状態としている。従って、バ
ーンイン１では、メモリセル部以外のトランジスタＱＮ
Ｈ１〜４，ＱＮＬ１〜３，５，ＱＰ２のストレス試験を
行える。なお、このとき、プリチャージ回路１２から０
Ｖを出力させる代りにプリチャージ回路１２を外部回路
からフローティングにすることで、ビット線を通じてプ
リチャージ回路１２及びセンスアンプ兼ラッチ回路４の
電圧を同一電圧に保持させてもよい。
４を書き込み電圧０Ｖを出力する状態にラッチし、また
プリチャージ回路１２からも０Ｖを出力させながら、こ
れらを共にビット線と接続状態としている。従って、バ
ーンイン１では、メモリセル部以外のトランジスタＱＮ
Ｈ１〜４，ＱＮＬ１〜３，５，ＱＰ２のストレス試験を
行える。なお、このとき、プリチャージ回路１２から０
Ｖを出力させる代りにプリチャージ回路１２を外部回路
からフローティングにすることで、ビット線を通じてプ
リチャージ回路１２及びセンスアンプ兼ラッチ回路４の
電圧を同一電圧に保持させてもよい。
【００３４】一方、バーンイン２ではバーンイン１で試
験できないトランジスタにストレスをかけるために、ラ
ッチはシリアルデータ入力コマンドによって反転させら
れ、全てのセンスアンプ兼ラッチ回路４がビット線に非
書き込み電圧が出力できる状態にラッチされる。全ブロ
ック非選択状態、全グローバルワード線ＧＷＬｘはＶＰ
Ｐとされる。さらに、カラムアドレスＹＡｊ，ＹＢｊ，
ＹＣｊを全て選択状態にし、複数のカラムデコーダ１０
を同時に選択状態にする。
験できないトランジスタにストレスをかけるために、ラ
ッチはシリアルデータ入力コマンドによって反転させら
れ、全てのセンスアンプ兼ラッチ回路４がビット線に非
書き込み電圧が出力できる状態にラッチされる。全ブロ
ック非選択状態、全グローバルワード線ＧＷＬｘはＶＰ
Ｐとされる。さらに、カラムアドレスＹＡｊ，ＹＢｊ，
ＹＣｊを全て選択状態にし、複数のカラムデコーダ１０
を同時に選択状態にする。
【００３５】即ちこの場合は、センスアンプ兼ラッチ回
路４を非書き込み電圧が出力できる状態にラッチする一
方、これがビット線と非接続状態とされており、ＣＡＰ
ＲＳＴを０Ｖにすることによって、結局ＱＰ１，３，Ｑ
ＮＨ５，ＱＮＬ４，６のストレス試験が行える。
路４を非書き込み電圧が出力できる状態にラッチする一
方、これがビット線と非接続状態とされており、ＣＡＰ
ＲＳＴを０Ｖにすることによって、結局ＱＰ１，３，Ｑ
ＮＨ５，ＱＮＬ４，６のストレス試験が行える。
【００３６】バーンイン２に先立つシリアルデータ入力
コマンドを入力しなくてもよい。これは、例えばバーン
イン２モードを何度も繰り返して試験する場合には、半
分に対してシリアルでの入力コマンドを入力する試験と
入力しない試験を行ってもよいからである。
コマンドを入力しなくてもよい。これは、例えばバーン
イン２モードを何度も繰り返して試験する場合には、半
分に対してシリアルでの入力コマンドを入力する試験と
入力しない試験を行ってもよいからである。
【００３７】またここでは、バーンイン１に引き続いて
バーンイン２の試験を行っているが、本実施形態では直
接、センスアンプ兼ラッチ回路４をビット線に書き込み
電圧が出力できる状態にラッチし、ラッチ回路４を全て
のビット線と非接続状態にすることによっても、メモリ
セル部以外のトランジスタのストレス試験を行うことが
できる。
バーンイン２の試験を行っているが、本実施形態では直
接、センスアンプ兼ラッチ回路４をビット線に書き込み
電圧が出力できる状態にラッチし、ラッチ回路４を全て
のビット線と非接続状態にすることによっても、メモリ
セル部以外のトランジスタのストレス試験を行うことが
できる。
【００３８】以上は３値ＮＡＮＤ型フラッシュメモリセ
ルを用いた場合の実施形態の説明であるが、これに限ら
ず２値及び多値のメモリに適用することもできる。さら
に、ＮＡＮＤ型に限らず、図１８（ｂ）に示すＡＮＤ型
フラッシュメモリや、図１８（ｃ）に示すＮＯＲ型フラ
ッシュメモリに適用することもできる。また、不揮発性
メモリに限らず、図１９（ａ）に示すようなＤＲＡＭ
や、図１９（ｂ）に示すようなＳＲＡＭに適用すること
も可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
ルを用いた場合の実施形態の説明であるが、これに限ら
ず２値及び多値のメモリに適用することもできる。さら
に、ＮＡＮＤ型に限らず、図１８（ｂ）に示すＡＮＤ型
フラッシュメモリや、図１８（ｃ）に示すＮＯＲ型フラ
ッシュメモリに適用することもできる。また、不揮発性
メモリに限らず、図１９（ａ）に示すようなＤＲＡＭ
や、図１９（ｂ）に示すようなＳＲＡＭに適用すること
も可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００３９】
【発明の効果】以上説明したように本発明によれば、複
数ビット線で共有されるセンスアンプ兼ラッチ回路を用
いた半導体記憶装置において、同時に全ビット線を選択
して一括書き込みやストレス試験ができるので、試験に
要する時間を短縮でき、コストを低減できる。
数ビット線で共有されるセンスアンプ兼ラッチ回路を用
いた半導体記憶装置において、同時に全ビット線を選択
して一括書き込みやストレス試験ができるので、試験に
要する時間を短縮でき、コストを低減できる。
【００４０】また、複数ビット線で共有されるセンスア
ンプ兼ラッチ回路とビット線毎に接続されるプリチャー
ジ回路を用いた半導体メモリにおいて、ラッチデータに
無関係に同時に全ビット線を選択して一括書き込みやス
トレス試験ができるので、試験に要する時問を短縮で
き、コストを低減できる。さらに、全カラムデコーダを
選択状態にして試験できるため試験に要する時間を短縮
でき、コストを低減できる。
ンプ兼ラッチ回路とビット線毎に接続されるプリチャー
ジ回路を用いた半導体メモリにおいて、ラッチデータに
無関係に同時に全ビット線を選択して一括書き込みやス
トレス試験ができるので、試験に要する時問を短縮で
き、コストを低減できる。さらに、全カラムデコーダを
選択状態にして試験できるため試験に要する時間を短縮
でき、コストを低減できる。
【図１】本発明の一実施形態に係わる半導体記憶装置の
基本構成を示すブロック図。
基本構成を示すブロック図。
【図２】本実施形態におけるビット線からＩＯ線までの
周辺回路の構成を示す図。
周辺回路の構成を示す図。
【図３】データの読み出しの動作を示す波形図。
【図４】データの書き込みの動作を示す波形図。
【図５】データ消去の動作を示す波形図。
【図６】全メモリセルに対し一括して同一データを書き
込む試験方法を示す波形図。
込む試験方法を示す波形図。
【図７】全メモリセルに対し一括して同一データを書き
込む試験方法を示す波形図。
込む試験方法を示す波形図。
【図８】全メモリセルに対し一括して同一データを書き
込む試験方法を示す波形図。
込む試験方法を示す波形図。
【図９】全メモリセルに対し一括して同一データを書き
込む他の試験方法を示す波形図。
込む他の試験方法を示す波形図。
【図１０】全メモリセルに対し一括して同一データを書
き込む他の試験方法を示す波形図。
き込む他の試験方法を示す波形図。
【図１１】全メモリセルに対し一括して同一データを書
き込む他の試験方法を示す波形図。
き込む他の試験方法を示す波形図。
【図１２】ビット線１本おきに異なったデータを書き込
む試験方法を示す波形図。
む試験方法を示す波形図。
【図１３】ビット線１本おきに異なったデータを書き込
む試験方法を示す波形図。
む試験方法を示す波形図。
【図１４】バーンイン動作波形図を示す図。
【図１５】バーンイン動作波形図を示す図。
【図１６】ローデコーダを示す図。
【図１７】別のローデコーダを示す図。
【図１８】ＮＡＮＤ型，ＡＮＤ型，ＮＯＲ型の多値メモ
リを示す図。
リを示す図。
【図１９】ＤＲＡＭ及びＳＲＡＭの例を示す図。
１…半導体記憶装置
２…メモリセルアレイ
３…ローデコーダ
４…センスアンプ兼ラッチ回路
５…ワード線／ビット線制御信号発生回路
６…セルウェル電圧制御回路
７…アドレスバッファ
８…ＩＯバッファ
９…コマンドバッフア
１０…カラムデコーダ
１２…プリチャージ回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−223561（ＪＰ，Ａ)
特開 平４−216400（ＪＰ，Ａ)
特開 平６−20465（ＪＰ，Ａ)
特開 平５−62499（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
Claims (11)
- 【請求項１】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 前記メモリセルの動作テストのために、前記センスアン
プ兼ラッチ回路を全てのビット線に非接続状態とし、前
記プリチャージ回路を全てのビット線に接続して該ビッ
ト線に書き込み電圧又は非書き込み電圧を出力させ、選
択されたワード線を共有する複数のメモリセルに対して
一括に同一データを書き込むモードを有することを特徴
とする半導体記憶装置。 - 【請求項２】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
複数のビット線に選択的に接続され、メモリセルのデー
タを読み出す時にデータに応じたビット線電圧をセンス
し、メモリセルにデータを書き込む時に書き込みデータ
に応じた電圧を一つの端子からビット線に出力するセン
スアンプ兼ラッチ回路と、ビット線に選択的に接続さ
れ、メモリセルにデータを書き込む時にセンスアンプ兼
ラッチ回路に接続されないビット線にメモリセルのデー
タを変更しない電圧を出力するプリチャージ回路とを備
えた半導体記憶装置において、 前記メモリセルの動作テストのために、前記プリチャー
ジ回路を全てのビット線に非接続状態とし、前記センス
アンプ兼ラッチ回路を全てのビット線に接続し、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むモードを有することを特徴とす
る半導体記憶装置。 - 【請求項３】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 メモリセル部以外のトランジスタの動作テストを行うた
めに、前記センスアンプ兼ラッチ回路を書き込み電圧を
出力する状態にラッチし、前記プリチャージ回路の電圧
を前記センスアンプ兼ラッチ回路と同一電圧に保持しな
がら、前記センスアンプ兼ラッチ回路と共に前記プリチ
ャージ回路を前記ビット線に接続することを特徴とする
半導体記憶装置。 - 【請求項４】前記動作テストを行う際に、全てのメモリ
セルを選択状態にすることを特徴とする請求項３記載の
半導体記憶装置。 - 【請求項５】前記動作テストを行う際に、全てのメモリ
セルを選択状態とし、且つ全ワード線に０Ｖを印加する
ことを特徴とする請求項３記載の半導体記憶装置。 - 【請求項６】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 前記メモリセルのテストのために、前記センスアンプ兼
ラッチ回路を全てのビット線に非接続状態とし、前記プ
リチャージ回路を全てのビット線に接続して互いに隣接
する２本のビット線にそれぞれ書き込み電圧と非書き込
み電圧を出力させ、選択されたワード線を共有する複数
のメモリセルに対して一括にデータを書き込むモードを
有することを特徴とする半導体記憶装置。 - 【請求項７】前記メモリセルは多値記憶可能であり、前
記メモリセルのテストのために、２本のビット線のそれ
ぞれに多値の最大状態と最小状態に書き込むための電圧
を印加することを特徴とする請求項６記載の半導体記憶
装置。 - 【請求項８】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
複数のビット線に選択的に接続され、メモリセルのデー
タを読み出す時にデータに応じたビット線電圧をセンス
し、メモリセルにデータを書き込む時に書き込みデータ
に応じた電圧をビット線に出力するセンスアンプ兼ラッ
チ回路と、ビット線に選択的に接続され、メモリセルに
データを書き込む時にセンスアンプ兼ラッチ回路に接続
されないビット線にメモリセルのデータを変更しない電
圧を出力するプリチャージ回路とを備えた半導体記憶装
置において、 メモリセル部以外のトランジスタの動作テストを行うた
めに、前記センスアンプ兼ラッチ回路を前記ビット線に
書き込み電圧又は非書き込み電圧が出力できる状態にラ
ッチし、該ラッチ回路を全てのビット線と非接続状態に
することを特徴とする半導体記憶装置。 - 【請求項９】前記動作テストを行う際に、全てのメモリ
セルを非選択状態にすることを特徴とする請求項８記載
の半導体記憶装置。 - 【請求項１０】前記動作テストを行う際に、全てのメモ
リセルを非選択状態とし、且つ全てのメモリセルに消去
電圧を印加することを特徴とする請求項８記載の半導体
記憶装置。 - 【請求項１１】前記メモリセルは、多値記憶可能である
ことを特徴とする請求項１〜６，８〜１０のいずれかに
記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09885296A JP3519542B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体記憶装置 |
| US08/843,721 US6072719A (en) | 1996-04-19 | 1997-04-17 | Semiconductor memory device |
| KR1019970014644A KR100272034B1 (ko) | 1996-04-19 | 1997-04-19 | 반도체 기억 장치 |
| US09/512,469 US6154403A (en) | 1996-04-19 | 2000-02-24 | Semiconductor memory device |
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