KR100491912B1 - 불휘발성 반도체 메모리 - Google Patents

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KR100491912B1
KR100491912B1 KR10-2003-0019802A KR20030019802A KR100491912B1 KR 100491912 B1 KR100491912 B1 KR 100491912B1 KR 20030019802 A KR20030019802 A KR 20030019802A KR 100491912 B1 KR100491912 B1 KR 100491912B1
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Abstract

제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀과, 제1 및 제2 비트 라인과, 제1 및 제2 칼럼 선택 트랜지스터와, 이 제1 및 제2 칼럼 선택 트랜지스터가 접속되어 있는 제1 노드에 드레인이 접속되어 있는 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터와, 상기 제1 노드 상에 나타나는 셀 데이터를 증폭하는 센스 증폭기와, 상기 제1 칼럼 선택 트랜지스터 또는 상기 제2 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 불휘발성 메모리 셀 또는 상기 제2 불휘발성 메모리 셀의 데이터가 제1 시기 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 리셋 및 테스트 트랜지스터를 턴 온하여 상기 제1 노드의 전위를 리셋시키도록 제어하고, 상기 제1 및 제2 칼럼 선택 트랜지스터 및 상기 리셋 및 테스트 트랜지스터가 제2 시기 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 노드로부터 전기적으로 분리시키도록 제어하는 제어 회로를 포함하는 불휘발성 반도체 메모리가 개시되어 있다.

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 NOR형 플래시 메모리에서 사용되는 반도체 메모리와 같은 계층적 비트 라인 구조를 갖는 반도체 메모리에 관한 것이다.
불휘발성 반도체 메모리의 하나로서 NOR형 플래시 메모리가 있다.
도 9는 NOR형 플래시 메모리 내의 메모리 셀 어레이의 일부를 도시하는 등가 회로도이다.
반도체 기판 상에 메모리 셀 트랜지스터(이하 "셀 트랜지스터"라 함)들이 매트릭스 형상으로 배열되어 있고, 셀 트랜지스터들의 제어 게이트가 대응하는 워드 라인(WL0 내지 WLn)에 접속되어 있다. 셀 트랜지스터들이 형성되어 있는 반도체 기판의 CVD 산화막 상에 비트 라인(BL0 내지 BLm)이 제공된다. 셀 트랜지스터들의 드레인이 대응하는 비트 라인(BL0 내지 BLm)에 접속된다.
도 10은 도 9의 셀 트랜지스터의 단면도를 도시한다. 셀 트랜지스터는 반도체 기판 상에 터널 산화막을 통하여 플로팅 게이트가 형성되고 이 플로팅 게이트 상에 게이트간(inter-gate) 절연막을 통하여 제어 게이트가 형성되는 MOSFET 구조를 갖는다. 셀 트랜지스터의 스레시홀드 전압은 플로팅 게이트에 저장된 전자의 수에 의해 변화된다.
도 11은 도 10에 도시된 셀 트랜지스터의 제어 게이트 전압과 드레인 전류와의 관계를 도시한다.
플로팅 게이트에 비교적 많은 전자가 저장되고 셀 트랜지스터의 스레시홀드 전압(Vt)이 높은 상태는 "0" 데이터로서 정의된다. 반대로, 플로팅 게이트에 비교적 적은 전자가 저장되고 스레시홀드 전압(Vt)이 낮은 상태는 "1" 데이터로서 정의된다.
셀 트랜지스터의 제어 게이트에 인가되는 전압(워드 라인 전압)은 동작 모드에 의해 변화된다. 표 1은 셀 트랜지스터에 대한 데이터 판독, 데이터 기입, 및 데이터 소거의 바이어스 조건의 예를 보여준다. 여기서 Vg는 제어 게이트 전압이고, Vd는 드레인 전압이고, Vs는 소스 전압이다.
(판독) (프로그램) (소거)
Vg 5V 9V -7V
Vd 1V 5V("0"), 0V("1") 플로팅
Vs 0V 0V 10V
표 1에서 보는 바와 같이, 데이터 판독의 경우는, 0V의 전압이 소스에 인가되고, 1V의 전압이 드레인(셀 트랜지스터에 접속된 비트 라인)에 인가되고, 5V의 판독 전압이 제어 게이트에 인가되어 소정의 셀 전류가 흐르는지 여부를 결정하게 된다.
데이터 기입은 모든 비트마다 행해진다. 데이터 기입 시에는, 0V의 전압이 소스에 인가되고 9V의 전압이 제어 게이트에 인가된다. "0" 데이터가 기입되는 경우는, 5V의 전압이 드레인에 인가됨에 따라, 채널 열전자 현상에 의해 생성된 고에너지 전자가 플로팅 게이트에 주입되어, 스레시홀드 전압(Vt)이 변화하게 된다. "1" 데이터가 유지될 때는, 0V의 전압이 드레인에 인가됨에 따라, 플로팅 게이트로의 전자의 주입이 일어나지 않으므로, 스레시홀드 전압(Vt)의 변화가 일어나지 않는다.
데이터 소거는 소스와 P-웰을 공통으로 갖는 복수의 셀 트랜지스터에 대해 집합적으로 행해진다. 데이터 소거 시에는, 10V의 전압이 소스에 인가되고, -7V의 소거 전압이 플로팅 게이트에 인가되고, 드레인은 플로팅 상태로 설정된다. 그 결과, F-N 터널 현상에 의해 플로팅 게이트로부터 기판으로 전자가 유입되고, 소거를 위한 모든 타깃 셀 트랜지스터들이 "1" 데이터로 설정된다.
셀 트랜지스터들에 대한 데이터의 기입 및 소거를 확인하기 위하여, 기입 검증 및 소거 검증이 행해진다.
기입 검증 시에는, 판독 시 전압에 비하여 더 높은 전압(Vpv)이 셀 트랜지스터의 제어 게이트에 인가되는 방식으로 "0"의 판독이 행해진다. 기입 및 기입 검증은 잇따라서 행해지고, 그 후 기입 동작은 기입을 위한 모든 타깃 셀 트랜지스터들이 "0"으로 설정되면 종료된다.
소거 검증 시에는, 판독 시 전압에 비하여 더 낮은 전압(Vev)이 셀 트랜지스터의 제어 게이트에 인가되는 방식으로 "1"의 판독이 행해진다. 소거 및 소거 검증은 잇따라서 행해지고, 그 후 소거 동작은 소거를 위한 타깃 셀 트랜지스터의 셀 전류(Icell)가 충분히 확보되면(소거를 위한 모든 타깃 셀 트랜지스터들이 "1"로 설정되면) 종료된다.
도 12는 메모리 코어부가 계층적 비트 라인 구조를 갖는 종래의 NOR형 플래시 메모리의 일부를 도시한다.
도 12에서, 참조 번호 1은 셀 트랜지스터 영역, 2는 하위 칼럼 게이트 영역, 3은 셀 블록, 4는 칼럼 리셋 트랜지스터 영역, 5는 상위 칼럼 게이트 영역이다.
즉, 매트릭스 형상으로 배열된 셀 트랜지스터(QC)를 갖는 메모리 셀 어레이는 상위 비트 라인들(MBL0, MBL1, ...)의 종방향(즉, 칼럼 방향)으로 복수의 셀 블록(3)으로 분할된다. 상위 비트 라인들(MBL0, MBL1, ...)은 복수의 셀 블록(3)에 대해 공통이다.
복수의 셀 블록(3) 중 하나를 선택하면서 판독 및 기입과 같은 동작이 행해진다.
각각의 셀 블록(3)에서는, 복수의 하위 비트 라인들[BiBL0, BiBL1, BiBL2, BiBL3, ...(i = 0, 1, ...)]이 메모리 셀 어레이의 칼럼 방향으로 연장하도록 제공된다. 복수의 셀 트랜지스터(QC)의 드레인은 하위 비트 라인들(BiBL0, BiBL1, BiBL2, BiBL3, ...) 중 대응하는 것에 접속된다. 또한 각각의 셀 블록(3)에서는, 복수의 워드 라인들[BiWL0, BiWL1, BiWL2, ...(i = 0, 1, ...)]이 메모리 셀 어레이의 로우 방향으로 연장하도록 제공된다. 복수의 셀 트랜지스터(QC)의 제어 게이트는 워드 라인들(BiWL0, BiWL1, BiWL2, ...) 중 대응하는 것에 접속된다.
하위 비트 라인들(BiBL0, BiBL1, BiBL2, BiBL3, ...) 중 인접하는 2개의 하위 비트 라인[(BiBL0, BiBL1), (BiBL2, BiBL3), ...]은 하나의 쌍을 형성한다. 인접하는 2개의 하위 비트 라인[(BiBL0, BiBL1), (BiBL2, BiBL3), ...]은 각각의 칼럼 선택 트랜지스터들(하위 칼럼 게이트들)(QLCG)을 통하여 상위 비트 라인들(MLB0, MLB1, ...) 중 대응하는 것에 공통으로 접속된다. 칼럼 선택 트랜지스터들(QLCG) 각각은 칼럼 선택 라인들[BiH0, BiH1, ...(i = 0, 1, ...)] 중 대응하는 것의 신호에 의해 제어된다. 하위 비트 라인들(BiBL0, BiBL1, BiBL2, BiBL3, ...)은 제1단 층의 금속 배선으로 구성되고 상위 비트 라인들(MLB0, MLB1, ...)은 제2단 층의 금속 배선으로 구성된다.
각각의 셀 블록(3)에서는, 칼럼 리셋 트랜지스터(QCRT)의 드레인이 상위 비트 라인들(MLB0, MLB1, ...)에 접속된다. 칼럼 리셋 트랜지스터(QCRT)에서는, 칼럼 리셋 트랜지스터(QCRT)의 소스가 리셋 전압 라인[VRSTi (i = 0, 1, ...)]에 접속되고, 칼럼 리셋 트랜지스터(QCRT)의 게이트는 칼럼 리셋 라인[COLRSTi (i = 0, 1, ...)]에 접속된다.
상위 비트 라인들(MLB0, MLB1, ...) 각각은 상위 비트 라인 선택 트랜지스터들(상위 칼럼 게이트들)(QUCG) 중 대응하는 것을 통하여 데이터 라인(DL) 및 센스 증폭기(15)에 접속된다. 상위 칼럼 선택 라인들[XiD0, XiD1, ... (i = 0, 1, ...)]은 각각의 상위 비트 라인 선택 트랜지스터(QUCG)의 게이트에 접속된다.
후술하는 바와 같이, 칼럼 리셋 트랜지스터(QCRT)는 판독 동작 후 비트 라인들의 전하를 리셋시키고 또한 드레인 스트레스 테스트(비트 라인 테스트) 시에 비트 라인들을 통하여 셀 트랜지스터의 드레인에 스트레스 전압을 인가하는 기능을 하므로, 칼럼 리셋 트랜지스터(QCRT)는 칼럼 리셋 및 비트 라인 테스트 트랜지스터이다.
도 15는 도 12에 도시된 메모리의 센스 증폭기의 회로도의 예이다.
도 15에 도시된 바와 같이, 센스 증폭기는 기준 데이터 라인(RDL)을 통해 흐르는 기준 셀의 기준 전류(Iref)와 셀 데이터 라인(DL)을 통해 흐르는 메모리 셀의 셀 전류(Iload)를 비교하고 그 비교 결과에 따라서 메모리 셀의 데이터(Dout)를 출력한다.
도 13a는 도 12에 도시된 메모리 코어에서의 판독 동작의 경우의 동작 파형의 예를 도시한다.
예를 들어, 워드 라인(B0WL0)이 선택되고 칼럼 라인(B0H0)이 활성화되어("H" 레벨) 하부 칼럼 게이트(QLCG)가 선택되면, 블록 번호 0의 셀 블록(3) 중의 대응하는 셀 트랜지스터가 선택된다. 선택된 셀 트랜지스터의 데이터에 따른 전압이 하위 비트 라인(B0BL0)을 통하여 상위 비트 라인(MBL0) 상에 나타난다. 이때, 칼럼 게이트 선택 라인(X0D0)이 "H" 레벨이고 따라서 상위 비트 라인(MBL0)이 데이터 라인(DL)에 전기적으로 접속되는 경우, 센스 증폭기(15)는 데이터 라인(DL)의 전압을 감지 및 증폭하고 그 비교 결과에 따라서 셀 데이터를 출력한다.
판독 동작이 종료되면, 블록 번호 0의 선택된 셀 블록(3)에 대응하는 칼럼 리셋 신호 라인(COLRST0)이 활성화됨("H" 레벨)과 함께 선택된 하위 칼럼 게이트(QLCG)가 활성화 유지되므로, 상위 비트 라인(MBL0)의 전하가 칼럼 리셋 트랜지스터(QCRT)를 통하여 방전된다. 이때 칼럼 리셋 트랜지스터(QCRT)의 소스의 칼럼 리셋 전압 라인(VRST0)은 0V로 설정되므로, 상위 비트 라인(MBL0)의 전위는 0V로 리셋된다.
도 13c는 비트 라인 리셋 신호(COLRST0)를 발생시키기 위한 회로도의 예이다. 이 신호 발생 회로는 인버터 및 NOR 회로를 포함한다. 인버터는 어드레스 천이 검출 신호(ATD)를 수신하여 어드레스 천이 검출 신호(ATD)의 논리 레벨을 반전시킨다. NOR 회로는 인버터로부터의 반전 신호 출력 및 블록 어드레스 입력들(BLKADD_0 및 BLKADD_1)을 수신하여 비트 라인 리셋 신호(COLRST0)를 발생시킨다.
블록 어드레스 신호들(BLKADD_0 및 BLKADD_1)과 같은 내부 어드레스 신호들의 천이는 "H" 레벨 시기 동안에 완료된다.
타깃 셀 블록, 즉 블록 선택 신호(BLK0)에 의해 선택되는 셀 블록이 비선택 상태에 있으므로, 비트 라인 리셋 신호(COLRST0)는 시간 T1까지 "H" 레벨에 있다. 그러므로, 타깃 셀 블록 중의 비트 라인들이 그라운드에 접속된다. 타깃 셀 블록은 시간 T1으로부터 시간 T2까지의 시기 동안 선택 상태에 놓이고, 비트 라인 리셋 신호(COLRST0)는 "L" 레벨이 된다. 따라서, 메모리 셀들로부터의 데이터의 판독이 행해진다. 시간 T2 이후, 타깃 셀 블록은 다시 비선택 상태로 설정되고 비트 라인 리셋 신호(COLRST0)는 "H" 레벨이 되므로, 타깃 셀 블록 중의 모든 비트 라인들이 그라운드에 접속된다.
도 13b는 도 12에 도시된 메모리 코어에서의 드레인 스트레스 테스트(비트 라인 테스트)의 경우의 동작 파형의 예를 도시한다.
셀 트랜지스터들의 드레인에 스트레스 전압이 인가됨과 함께 이들 셀 트랜지스터가 "0" 데이터로 설정되어 있는 상태에서, 드레인측 터널 산화막 부분에서 결함을 갖는 셀 트랜지스터들의 테스트 후의 스레시홀드 전압이 저하된다. 이 결함 셀 트랜지스터들에 대한 리던던시 구제를 행함으로써 수율이 증대될 수 있다.
이 예에서, 테스트의 타깃으로서의 하나 또는 복수의 셀 블록(3) 중의 모든 셀 트랜지스터가 사전에 "0" 데이터로 설정되어 있는 상태에서, 선택된 셀 블록(3) 중의 하위 칼럼 게이트들(QLCG)은 턴 온되고 모든 상위 칼럼 게이트들(QUCG)은 턴 오프된다. 이때, 칼럼 리셋 전압 라인(VRST)은 기입 시 예를 들어 5V의 전압으로 설정되고, 이 5V의 전압이 스트레스 전압으로서 칼럼 리셋 트랜지스터(QCRT)의 소스로부터 선택된 셀 블록(3) 중의 모든 셀 트랜지스터의 드레인에 동시에 인가됨으로써 테스트 시간이 단축된다.
칼럼 리셋 트랜지스터(QCRT)의 게이트 폭은 충분히 작으므로, 선택된 셀 블록(3) 중에 결함 리크 칼럼이 있다 하더라도, 다른 비트 라인들의 전위는 결함 리크 칼럼에 의해 거의 영향을 받지 않는다.
한편, 마이크로 프로세싱 기술이 발달함에 따라서 트랜지스터의 크기가 축소되었다. 그러나, 신뢰성 확보를 위하여 셀 트랜지스터의 터널 산화막의 두께를 축소(scale down)시키지 않기 때문에 칼럼 리셋 트랜지스터(QCRT)와 같은 주변 트랜지스터의 스케일링이 곤란하게 된다.
예를 들면, 도 14는 셀 어레이 영역 중의 셀 트랜지스터들(셀 어레이) 및 칼럼 리셋 트랜지스터 영역 중의 칼럼 리셋 트랜지스터들(리셋 트랜지스터)의 스케일링전과 스케일링후의 배치를 도시한다.
스케일링후의 배치에서는, 셀 어레이 중의 셀 트랜지스터들이 비트 라인 피치로 배열되더라도, 칼럼 리셋 트랜지스터 영역 중의 칼럼 리셋 트랜지스터들은 비트 라인 피치로 배열될 수 없다. 이 때문에, 칼럼 리셋 트랜지스터 영역의 길이(L)는 증대되고, 그 결과 반도체 메모리의 고집적화가 곤란하게 된다.
도 14에서, "활성 영역"은 반도체 기판 중의 활성 영역(MOSFET의 드레인, 소스, 채널 영역)이다. "게이트"는 MOSFET의 게이트 전극이다. "도체 배선"은 셀 어레이 영역 중의 칼럼 선택 셀 트랜지스터들을 칼럼 리셋 트랜지스터 영역 중의 리셋 트랜지스터들에 접속시키는 도체 배선이다.
상술한 바와 같이, 종래의 불휘발성 반도체 메모리에서는 불리한 점이 있다. 즉, 칼럼 리셋 트랜지스터와 같은 주변 트랜지스터의 스케일링이 곤란해지고 칼럼 리셋 트랜지스터들이 비트 라인 피치로 배열될 수 없는 경우에, 칼럼 리셋 트랜지스터 영역이 커지고, 그 결과 고집적화가 곤란하게 된다.
본 발명의 일 국면에 따르면, 데이터를 각각 보유하는 제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀; 상기 제1 및 제2 불휘발성 메모리 셀에 대응되게 접속되어 있는 제1 및 제2 비트 라인; 상기 제1 및 제2 비트 라인에 대응되게 접속된 제1 및 제2 칼럼 선택 트랜지스터; 상기 제1 및 제2 칼럼 선택 트랜지스터가 공통으로 접속되어 있는 제1 노드에 드레인이 접속되어 있는 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터; 상기 제1 노드에 선택적으로 접속되어 상기 제1 노드 상에 나타나는 셀 데이터를 감지 및 증폭하는 센스 증폭기; 및 상기 제1 및 제2 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 및 제2 불휘발성 메모리 셀 중 하나의 데이터가 제1 시기 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 제1 노드의 전위를 리셋시키도록 제어하고, 상기 제1 및 제2 칼럼 선택 트랜지스터 및 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 제2 시기 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 노드로부터 전기적으로 분리시키도록 제어하는 제어 회로를 포함하는 불휘발성 반도체 메모리가 제공된다.
본 발명의 다른 국면에 따르면, 각각의 소스가 제1 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀; 각각의 소스가 제2 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제3 불휘발성 메모리 셀 및 제4 불휘발성 메모리 셀; 상기 제1 내지 제4 불휘발성 메모리 셀에 대응되게 접속되어 있는 제1 내지 제4 하위 비트 라인; 상기 제1 내지 제4 하위 비트 라인에 대응되게 일단이 접속되어 있는 제1 내지 제4 하위 칼럼 선택 트랜지스터; 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 각각의 타단에 공통으로 접속되어 있는 제1 상위 비트 라인; 상기 제3 및 제4 하위 칼럼 선택 트랜지스터 각각의 타단에 공통으로 접속되어 있는 제2 상위 비트 라인; 상기 제1 및 제2 상위 비트 라인에 대응하여 드레인이 접속되어 있는 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터; 상기 제1 및 제2 상위 비트 라인 중 하나에 선택적으로 접속되어 상기 제1 및 제2 상위 비트 라인 중 하나 상에 나타나는 셀 데이터를 감지 및 증폭하는 센스 증폭기; 및 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 중 적어도 하나를 턴 온하여 선택된 상기 제1 내지 제4 불휘발성 메모리 셀 중 적어도 하나의 데이터가 셀 데이터의 판독 동작 시간 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터 중 하나를 턴 온하여 상기 제1 및 제2 상위 비트 라인 중 하나의 전위를 리셋시키도록 제어하고, 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 및 상기 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 시간 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 및 제2 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로를 포함하는 불휘발성 반도체 메모리가 제공된다
본 발명의 또 다른 국면에 따르면, 각각의 소스가 제1 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀; 각각의 소스가 제2 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제3 불휘발성 메모리 셀 및 제4 불휘발성 메모리 셀; 상기 제1 내지 제4 불휘발성 메모리 셀에 대응되게 접속되어 있는 제1 내지 제4 하위 비트 라인; 상기 제1 내지 제4 하위 비트 라인에 대응되게 일단이 접속되어 있는 제1 내지 제4 하위 칼럼 선택 트랜지스터; 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터의 타단에 접속되어 있는 제1 상위 비트 라인; 상기 제1 상위 비트 라인에 드레인이 접속되어 있는 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터; 상기 제1 상위 비트 라인에 선택적으로 접속되어 상기 제1 상위 비트 라인 상에 나타나는 셀 데이터를 감지 및 증폭하는 센스 증폭기; 및 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 중 적어도 하나를 턴 온하여 선택된 상기 제1 내지 제4 불휘발성 메모리 셀 중 적어도 하나의 데이터가 데이터의 판독 동작 시간 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 제1 상위 비트 라인의 전위를 리셋시키도록 제어하고, 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 및 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 시간 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로를 포함하는 불휘발성 반도체 메모리가 제공된다.
본 발명의 또 다른 국면에 따르면, 매트릭스 형상으로 배열된 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이 -상기 불휘발성 메모리 셀들 각각은 플로팅 게이트 및 제어 게이트가 적층되어 있는 적층형 게이트를 구비하며, 상기 메모리 셀 어레이는 칼럼 방향으로 복수의 셀 블록으로 분할됨- ; 상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 하위 비트 라인 -이 제1 및 제2 하위 비트 라인은 데이터를 보유하는 제1 및 제2 불휘발성 메모리 셀에 대응되게 접속되어 있음- ; 상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 칼럼 선택 트랜지스터 -이 제1 및 제2 칼럼 선택 트랜지스터는 상기 제1 및 제2 하위 비트 라인에 대응되게 접속되어 있음- ; 칼럼 방향으로 상기 복수의 셀 블록에 대해 공통으로 구비되어 있는 상위 비트 라인 -상기 셀 블록들 내의 상기 제1 및 제2 칼럼 선택 트랜지스터는 상기 상위 비트 라인에 공통으로 접속되어 있음- ; 상기 상위 비트 라인에 드레인 노드가 접속되어 있는 칼럼 리셋 및 비트 라인 테스트 트랜지스터; 상기 상위 비트 라인에 선택적으로 접속되어 상기 상위 비트 라인 상에 나타나는 데이터를 감지 및 증폭하는 센스 증폭기; 및 상기 복수의 셀 블록 중 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 및 제2 불휘발성 메모리 셀 중 하나의 데이터가 데이터의 판독 동작 시간 중에 상기 선택된 셀 블록에 대응하는 하나의 상위 비트 라인을 통하여 상기 센스 증폭기에 의해 감지된 후에, 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 상위 비트 라인의 전위를 리셋시키도록 제어하고, 상기 복수의 셀 블록 중 상기 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 및 상기 선택된 셀 블록에 대응하는 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 하나의 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로를 포함하는 불휘발성 반도체 메모리가 제공된다.
본 발명의 또 다른 국면에 따르면, 매트릭스 형상으로 배열된 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이 -상기 불휘발성 메모리 셀들 각각은 플로팅 게이트 및 제어 게이트가 적층되어 있는 적층형 게이트를 구비하며, 상기 메모리 셀 어레이는 로우 방향 및 칼럼 방향으로 복수의 셀 블록으로 분할됨- ; 상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 하위 비트 라인 -이 제1 및 제2 하위 비트 라인은 데이터를 보유하는 제1 및 제2 불휘발성 메모리 셀에 대응되게 접속되어 있음- ; 상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 칼럼 선택 트랜지스터 -이 제1 및 제2 칼럼 선택 트랜지스터는 상기 제1 및 제2 하위 비트 라인에 대응되게 접속되어 있음- ; 상기 복수의 셀 블록에 대해 공통으로 구비되고 칼럼들에 대해 대응되게 구비되어 있는 복수의 상위 비트 라인 -동일 칼럼 내에 있는 셀 블록들 내의 상기 제1 및 제2 칼럼 선택 트랜지스터는 상기 복수의 상위 비트 라인 중 대응하는 것에 공통으로 접속되어 있음- ; 복수의 칼럼 리셋 및 비트 라인 테스트 트랜지스터 -이 칼럼 리셋 및 비트 라인 테스트 트랜지스터들 각각의 드레인 노드는 상기 복수의 상위 비트 라인 중 대응하는 것에 접속되어 있음- ; 상기 복수의 상위 비트 라인에 선택적으로 접속되어 상기 상위 비트 라인들 상에 나타나는 데이터를 감지 및 증폭하는 센스 증폭기; 및 상기 복수의 셀 블록 중 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 및 제2 불휘발성 메모리 셀 중 하나의 데이터가 셀 데이터의 판독 동작 시간 중에 상기 선택된 셀 블록에 대응하는 하나의 상위 비트 라인을 통하여 상기 센스 증폭기에 의해 감지된 후에, 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 상위 비트 라인의 전위를 리셋시키도록 제어하고, 상기 복수의 셀 블록 중 상기 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 및 상기 선택된 셀 블록에 대응하는 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 하나의 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로를 포함하는 불휘발성 반도체 메모리가 제공된다.
이하 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참고하여 상세히 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 NOR형 플래시 메모리의 전체 배치 구성을 개략적으로 도시하는 블록도이다.
메모리 셀 어레이(10)는 후술하는 바와 같이 계층적 비트 라인 구조를 갖고, 셀 트랜지스터들은 메모리 셀 어레이(10) 내에 매트릭스 형상으로 배열된다.
로우 디코더(11)는 메모리 셀 어레이(10)의 워드 라인을 선택하고, 블록 디코더(12)는 메모리 셀 어레이(10)의 블록을 선택하고, 칼럼 게이트/비트 라인 리셋 회로(13)는 메모리 셀 어레이(10)의 비트 라인을 선택하고 비트 라인 전압을 리셋시키는 일을 수행한다.
칼럼 디코더(14)는 칼럼 게이트/비트 라인 리셋 회로(13)를 제어한다. 센스 증폭기(15)는 칼럼 게이트 및 데이터 라인을 통하여 비트 라인의 전압을 감지 및 증폭한다. 셀 트랜지스터에 기입되는 데이터는 프로그램 회로(16)에 의해 데이터 라인 및 칼럼 게이트를 통하여 비트 라인에 공급된다.
차지 펌프 회로(17)는 전원 전압으로부터 기입을 위한 고전압 및 중간 전압, 소거를 위한 고전압, 및 판독을 위한 고전압과 같은 여러 전압을 생성하고, 차지 펌프 회로(17)의 출력 전압은 비트 라인 및 전압 스위치 회로(18)에 공급된다.
전압 스위치 회로(18)는 차지 펌프 회로(17)의 출력 전압을 선택하여 로우 디코더(11) 및 칼럼 디코더(14)에 동작 전원으로서 공급한다.
데이터 입출력 버퍼(IO 버퍼)(19)는 외부로부터의 데이터의 입력 및 내부로부터의 판독 데이터와 같은 데이터의 출력을 제어한다. 어드레스 버퍼(20)는 외부로부터 입력된 어드레스 신호를 증폭하고 증폭된 어드레스 신호를 로우 디코더(11), 블록 디코더(12), 및 칼럼 디코더(14)에 공급한다.
커맨드 레지스터(21)는 데이터 입출력 버퍼(19)를 통하여 외부로부터 입력된 커맨드 및 어드레스 버퍼(20)로부터 공급된 어드레스 신호를 일시 보유한다. 컨트롤러(22)는 커맨드 레지스터(21)로부터 공급된 커맨드를 디코드하여 여러 제어 신호를 생성한다.
상기 회로들을 이용하여, 메모리 셀 어레이(10)에 대해 데이터 판독, 데이터 재기입, 기입 검증, 판독 검증, 및 소거 검증이 수행되고, 데이터 입출력 버퍼(19)를 통하여 기입 데이터 및 판독 데이터와 같은 데이터의 전송이 수행된다.
도 2는 도 1에서 계층적 비트 라인 구조를 갖는 메모리 코어부의 일부를 도시하는 등가 회로도이다. 메모리 코어부는 플로팅 게이트 및 제어 게이트가 적층되어 있는 적층형 게이트를 갖는 복수의 메모리 셀들이 매트릭스 형상으로 배열되어 있는 NOR형 메모리 셀 어레이를 갖는다. 도 12에 도시된 종래의 메모리 코어부와 비교하여, 도 2에서는 셀 블록(3a)의 배치 구성 및 칼럼 리셋 트랜지스터(QCRT)와 상위 비트 라인(메인 비트 라인)(MBL0, MBL1, ...)과의 접속이 변경되어 있다. 도 2에서, 도 12에서와 같은 부분은 동일 부호로 표시되어 있다.
도 2에서 참조 부호 1은 셀 트랜지스터 영역, 2는 하위 칼럼 게이트 영역, 3a는 셀 블록, 4a는 칼럼 리셋 트랜지스터 영역, 5는 상위 칼럼 게이트 영역이다.
즉, 매트릭스 형상으로 배열된 셀 트랜지스터(QC)를 갖는 메모리 셀 어레이는 상위 비트 라인(MBL0, MBL1, ...)의 종방향(즉, 칼럼 방향)으로 복수의 셀 블록(3a)으로 분할된다. 상위 비트 라인(MBL0, MBL1, ...)은 복수의 셀 블록(3a)에 대해 공통이다.
복수의 셀 블록(3a) 중 하나를 선택하면서 판독 및 기입과 같은 동작이 수행되고, 임의 개수의 셀 블록(3a)을 선택하면서 비트 라인 테스트 동작이 수행된다.
각각의 셀 블록(3a)에서는, 복수의 하위 비트 라인들[BiBL0, BiBL1, BiBL2, BiBL3, ...(i = 0, 1, ...)]이 메모리 셀 어레이의 칼럼 방향으로 연장하도록 제공된다. 복수의 셀 트랜지스터(QC)의 드레인은 하위 비트 라인들(BiBL0, BiBL1, BiBL2, BiBL3, ...) 중 대응하는 것에 접속된다. 또한 각각의 셀 블록(3a)에서는, 복수의 워드 라인들[BiWL0, BiWL1, BiWL2, ...(i = 0, 1, ...)]이 메모리 셀 어레이의 로우 방향으로 연장하도록 제공된다. 복수의 셀 트랜지스터(QC)의 제어 게이트는 워드 라인들(BiWL0, BiWL1, BiWL2, ...) 중 대응하는 것에 접속된다. 하위 비트 라인들(BiBL0, BiBL1, BiBL2, BiBL3, ...) 중 인접하는 2개의 하위 비트 라인[(BiBL0, BiBL1), (BiBL2, BiBL3), ...]은 하나의 쌍을 형성한다. 인접하는 2개의 하위 비트 라인[(BiBL0, BiBL1), (BiBL2, BiBL3), ...]은 각각의 칼럼 선택 트랜지스터들(하위 칼럼 게이트들)(QLCG)을 통하여 상위 비트 라인들(MLB0, MLB1, ...) 중 대응하는 것에 공통으로 접속된다. 칼럼 선택 트랜지스터들(QLCG) 각각은 칼럼 선택 라인들[BiH0, BiH1, ...(i = 0, 1, ...)] 중 대응하는 것의 신호에 의해 제어된다. 하위 비트 라인들(BiBL0, BiBL1, BiBL2, BiBL3, ...)은 제1단 층의 금속 배선으로 구성되고 상위 비트 라인들(MLB0, MLB1, ...)은 제2단 층의 금속 배선으로 구성된다.
상위 비트 라인들(MLB0, MLB1, ...) 각각은 상위 비트 라인 선택 트랜지스터들(상위 칼럼 게이트들)(QUCG) 중 대응하는 것을 통하여 데이터 라인(DL) 및 센스 증폭기(15)에 접속된다. 상위 칼럼 선택 라인들[XiD0, XiD1, ... (i = 0, 1, ...)]은 각각의 상위 비트 라인 선택 트랜지스터(QUCG)의 게이트에 접속된다. 도 15에 도시된 것과 같은 센스 증폭기가 도 2에 도시된 메모리 장치의 센스 증폭기(15)로서 사용될 수 있다.
또한, 상위 비트 라인들(MLB0, MLB1, ...) 각각은 칼럼 리셋 트랜지스터들(QCRT) 중 대응하는 것의 드레인에 접속된다. 칼럼 리셋 트랜지스터들(QCRT) 각각의 소스는 리셋 전압 라인(VRST)에 접속되고, 칼럼 리셋 트랜지스터들(QCRT) 각각의 게이트는 칼럼 리셋 신호 라인(COLRST)에 접속된다.
이 실시예에서는, 상위 비트 라인들(MBL0, MBL1, ...)에 접속된 칼럼 리셋 트랜지스터들(QCRT)이 셀 블록들(3a)의 배치 구성과 상위 칼럼 게이트(QUCG)의 배치 구성과의 사이에 제공된다.
후술하는 바와 같이, 칼럼 리셋 트랜지스터(QCRT)는 판독 동작 후 비트 라인들의 전하를 리셋시키고 또한 드레인 스트레스 테스트(비트 라인 테스트) 시에 비트 라인들을 통하여 셀 트랜지스터의 드레인에 스트레스 전압을 인가하는 기능을 하므로, 칼럼 리셋 트랜지스터(QCRT)는 칼럼 리셋 및 비트 라인 테스트 트랜지스터이다.
도 2의 배치 구성에서는, 도 12를 참조하여 상술한 종래의 배치 구성과 비교하여, 칼럼 리셋 트랜지스터 영역(4a)이 복수의 셀 블록(3a)에 대하여 공통으로 제공된다. 즉, 칼럼 리셋 트랜지스터 영역(4a)은 상위 비트 라인들(MBL0, MBL1, ...)이 관통하여 연장하고 있는 복수의 셀 블록(3a)에 대해 공통으로 제공된다.
도 3a는 도 2에 도시된 메모리 코어부에 대한 판독 동작의 일례를 도시하는 파형도이다.
예를 들어, 워드 라인(B0WL0)이 선택되고 칼럼 라인(B0H0)이 활성화되어("H" 레벨) 하부 칼럼 게이트(QLCG)가 선택되면, 블록 번호 0의 셀 블록(3a) 중의 대응하는 셀 트랜지스터가 선택된다. 선택된 셀 트랜지스터의 데이터에 따른 전압이 하위 비트 라인(B0BL0)을 통하여 상위 비트 라인(MBL0) 상에 나타난다. 이때, 칼럼 게이트 선택 라인(X0D0)이 "H" 레벨이고 따라서 상위 비트 라인(MBL0)이 데이터 라인(DL)에 전기적으로 접속되는 경우, 센스 증폭기(15)는 데이터 라인(DL)의 전압을 감지 및 증폭하여 셀 데이터를 출력한다.
판독 동작이 종료되면, 칼럼 리셋 신호 라인(COLRST0)이 활성화됨("H" 레벨)과 함께 선택된 하위 칼럼 게이트(QLCG)가 온 상태(on-state)로 유지되므로, 상위 비트 라인(MBL0)의 전하가 칼럼 리셋 트랜지스터(QCRT)를 통하여 방전된다. 이때 칼럼 리셋 트랜지스터(QCRT)의 소스의 칼럼 리셋 전압 라인(VRST0)은 0V로 설정되므로, 상위 비트 라인(MBL0)의 전위는 0V로 리셋된다.
도 3b는 도 2에 도시된 메모리 코어부에 대한 드레인 스트레스 테스트(비트 라인 테스트) 중의 동작의 일례를 도시하는 파형도이다.
테스트의 타깃으로서의 하나 또는 복수의 셀 블록(3a) 중의 모든 셀 트랜지스터가 사전에 "0" 데이터로 설정되어 있는 상태에서, 선택된 셀 블록(3a) 중의 모든 하위 칼럼 게이트들(QLCG)은 턴 온되고 모든 상위 칼럼 게이트들(QUCG)은 턴 오프된다.
이 경우, 칼럼 리셋 전압 라인(VRST)은 기입 시 예를 들어 5V의 전압으로 설정되고, 이 5V의 전압이 스트레스 전압으로서 칼럼 리셋 트랜지스터(QCRT)의 소스로부터 선택된 셀 블록(3a) 중의 모든 셀 트랜지스터의 드레인에 동시에 인가됨으로써 테스트 시간이 단축된다.
칼럼 리셋 트랜지스터(QCRT)의 게이트 폭은 충분히 작으므로, 선택된 셀 블록(3a) 중에 결함 리크 칼럼이 있다 하더라도, 다른 상위 비트 라인들의 전위는 그 결함 리크 칼럼에 의해 거의 영향을 받지 않는다.
비선택 상태에 있는 셀 블록들 내의 하위 비트 라인들에서는, 대응하는 하위 칼럼 게이트들이 턴 오프되므로, 비선택 상태 셀 블록들의 셀 트랜지스터들의 드레인에 스트레스 전압이 인가되지 않는다.
상술한 바와 같이, 드레인 스트레스 테스트의 타깃으로서의 하나 또는 복수의 셀 블록들(3a) 내의 셀 트랜지스터들의 드레인에 스트레스 전압이 인가됨과 함께 이들 셀 트랜지스터들이 "0" 데이터로 설정되어 있는 상태에서, 드레인 측 터널 산화막 부분에 결함을 갖는 셀 트랜지스터들의 테스트 후의 스레시홀드 전압은 저하된다. 이 결함 셀 트랜지스터들에 대한 리던던시 구제를 행함으로써 수율이 증대될 수 있다.
이 실시예에서는, 복수의 셀 블록(3a)에 대하여 단 하나의 칼럼 리셋 트랜지스터 영역(4a)만이 제공되기 때문에, 셀 트랜지스터는 축소(scale down)시킬 수 있어도 주변 트랜지스터는 축소시키기 곤란한 경우에도, 칼럼 리셋 트랜지스터 영역(4a)을 확대할 필요가 없으므로, 고집적화가 비교적 용이하게 된다.
도 3a 및 도 3b의 동작은 도 1에 도시된 컨트롤러에 의해 제어된다.
(제2 실시예)
도 4는 본 발명의 제2 실시예에 따른 NOR형 플래시 메모리 내의 메모리 코어부의 구조의 일부를 도시하는 등가 회로도이다.
도 2에 도시된 메모리 코어부와 비교하여, 이 제2 실시예의 메모리 코어부에서는, 메모리 셀 어레이가 로우 방향(워드 라인 방향) 및 칼럼 방향(비트 라인 방향)의 양쪽 방향으로 복수의 셀 블록(3a)으로 분할된다. 칼럼 리셋 트랜지스터 영역(4a)은 메모리 셀 어레이의 로우들에 대응하여 분할되고, 각각의 칼럼 리셋 트랜지스터 영역(4a)은 서로 독립적으로 선택될 수 있다.
이 배치 구성에 의하면, 비트 라인 테스트 동작 시에, 셀 블록들 각각의 선택과 칼럼 리셋 트랜지스터 영역(4a) 내의 칼럼 리셋 트랜지스터들 각각의 선택과는 임의적으로 서로 상관된다. 도 4에서, 도 2에서와 같은 부분들은 도 2에서와 동일 부호로 표시되어 있다.
블록 번호 0의 셀 블록에서는, 상위 비트 라인(MBL0)을 공유하는 2개의 인접하는 하위 칼럼들을 양자 택일로 선택하는 하위 칼럼 게이트 선택 라인들(B0H0 및 B0H1)의 신호를 생성하기 위하여, 글로벌 칼럼 게이트 선택 라인(GH0)의 신호와 셀 블록 선택 라인(BLK0)의 신호와의 논리곱이 2입력 AND 회로(41)에 의해 얻어지고 또한 글로벌 칼럼 게이트 선택 라인(GH1)의 신호와 셀 블록 선택 라인(BLK0)의 신호와의 논리곱이 2입력 AND 회로(42)에 의해 얻어진다.
블록 번호 0의 셀 블록과 같은 로우에 있는 블록 번호 1의 셀 블록에서는, 상위 비트 라인(MBL1)을 공유하는 2개의 인접하는 하위 칼럼들을 양자 택일로 선택하는 하위 칼럼 게이트 선택 라인들(B1H0 및 B1H1)의 신호를 생성하기 위하여, 글로벌 칼럼 게이트 선택 라인(GH0)의 신호와 셀 블록 선택 라인(BLK1)의 신호와의 논리곱이 2입력 AND 회로(43)에 의해 얻어지고 또한 글로벌 칼럼 게이트 선택 라인(GH1)의 신호와 셀 블록 선택 라인(BLK1)의 신호와의 논리곱이 2입력 AND 회로(44)에 의해 얻어진다.
블록 번호 0의 셀 블록과 같은 칼럼에 있는 블록 번호 2의 셀 블록에서는, 상위 비트 라인(MBL0)을 공유하는 2개의 인접하는 하위 칼럼들을 양자 택일로 선택하는 하위 칼럼 게이트 선택 라인들(B2H0 및 B2H1)의 신호를 생성하기 위하여, 글로벌 칼럼 게이트 선택 라인(GH2)의 신호와 셀 블록 선택 라인(BLK2)의 신호와의 논리곱이 2입력 AND 회로(45)에 의해 얻어지고 또한 글로벌 칼럼 게이트 선택 라인(GH3)의 신호와 셀 블록 선택 라인(BLK2)의 신호와의 논리곱이 2입력 AND 회로(46)에 의해 얻어진다.
블록 번호 2의 셀 블록과 같은 로우에 있는 블록 번호 3의 셀 블록에서는, 상위 비트 라인(MBL1)을 공유하는 2개의 인접하는 하위 칼럼들을 양자 택일로 선택하는 하위 칼럼 게이트 선택 라인들(B3H0 및 B3H1)의 신호를 생성하기 위하여, 글로벌 칼럼 게이트 선택 라인(GH2)의 신호와 셀 블록 선택 라인(BLK3)의 신호와의 논리곱이 2입력 AND 회로(47)에 의해 얻어지고 또한 글로벌 칼럼 게이트 선택 라인(GH3)의 신호와 셀 블록 선택 라인(BLK3)의 신호와의 논리곱이 2입력 AND 회로(48)에 의해 얻어진다.
상위 비트 라인(MBL0)에 접속된 칼럼 리셋 트랜지스터(QCRT)는 2입력 AND 회로(49)에 의해 얻어진, 칼럼 리셋 신호 라인(COLRST)의 신호와 셀 블록 선택 라인(BLK0)의 신호와의 논리곱인 칼럼 리셋 신호(COLRST0)에 의해 제어된다.
상위 비트 라인(MBL1)에 접속된 칼럼 리셋 트랜지스터(QCRT)는 2입력 AND 회로(50)에 의해 얻어진, 칼럼 리셋 신호 라인(COLRST)의 신호와 셀 블록 선택 라인(BLK1)의 신호와의 논리곱인 칼럼 리셋 신호(COLRST1)에 의해 제어된다.
도 5는 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트(드레인 스트레스 테스트) 중의 동작의 일례를 도시하는 파형도이다.
도 5에 도시된 비트 라인 테스트의 동작 시에, 칼럼 리셋 전압 라인(VRST)은 5V의 비트 라인 바이어스 전압으로 설정되고, 칼럼 리셋 신호 라인(COLRST)의 신호는 활성 상태에 있다. 이 상태에서, 글로벌 칼럼 선택 라인들(GH0 내지 GH3) 중 하나와 블록 선택 라인들(BLK0 내지 BLK3) 중 하나를 할당함으로써 복수의 셀 블록들이 하나씩 연달아 선택된다. 선택된 셀 블록 중의 모든 하위 비트 라인들(BiBL)이 동시에 선택되고, 선택된 셀 블록에 대응하는 상위 비트 라인(MBL)을 통하여 선택된 셀 블록 중의 모든 셀 트랜지스터(QC)에 비트 라인 바이어스를 인가함으로써 테스트가 수행된다. 이에 따라 도 3b에 도시된 비트 라인 테스트에서보다 테스트 시간이 더욱 단축될 수 있게 된다. 선택된 셀 블록들에서의 테스트가 수행되는 동안에 다른 셀 블록들, 즉 비선택된 셀 블록들의 셀 트랜지스터들에 대한 테스트는 수행될 수 없다.
도 15에 도시된 센스 증폭기가 도 4에 도시된 메모리 장치의 센스 증폭기(15)로서 사용될 수 있다.
도 5의 동작은 도 1에 도시된 컨트롤러에 의해 제어된다.
도 6은 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 다른 예를 도시하는 파형도이다.
도 6에 도시된 비트 라인 테스트의 동작 시에, 칼럼 리셋 전압 라인(VRST)은 5V의 비트 라인 바이어스 전압으로 설정되고, 칼럼 리셋 신호 라인(COLRST)의 신호는 활성 상태에 있다. 이 상태에서, 글로벌 칼럼 선택 라인들(GH0 내지 GH3) 중 2개와 블록 선택 라인들(BLK0 내지 BLK3) 중 2개를 할당함으로써 복수의 셀 블록들이 로우 단위로 연달아 선택된다. 로우 단위로 선택된 셀 블록들 중의 모든 하위 비트 라인들(BiBL)이 동시에 선택되고, 로우 단위로 선택된 셀 블록들에 대응하는 상위 비트 라인(MBL)을 통하여 로우 단위의 선택된 셀 블록 중의 모든 셀 트랜지스터(QC)에 비트 라인 바이어스를 인가함으로써 테스트가 수행된다. 이에 따라 도 5에 도시된 비트 라인 테스트에서보다 테스트 시간이 더욱 단축될 수 있게 된다. 선택된 셀 블록들에 대한 테스트가 수행되는 동안에 다른 셀 블록들, 즉 비선택된 셀 블록들의 셀 트랜지스터들에 대한 테스트는 수행될 수 없다.
도 6의 동작은 도 1에 도시된 컨트롤러에 의해 제어된다.
도 7은 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 또 다른 예를 도시하는 파형도이다.
도 7에 도시된 비트 라인 테스트의 동작 시에, 칼럼 리셋 전압 라인(VRST)은 5V의 비트 라인 바이어스 전압으로 설정되고, 칼럼 리셋 신호 라인(COLRST)의 신호는 활성 상태에 있다. 이 상태에서, 4개의 모든 글로벌 칼럼 선택 라인들(GH0 내지 GH3)과 블록 선택 라인들(BLK0 내지 BLK3) 중 2개를 할당함으로써 복수의 셀 블록들이 칼럼 단위로(이 예에서는, 상위 비트 라인(MBL0 또는 MBL1) 단위로) 연달아 선택된다. 칼럼 단위로 선택된 셀 블록들 중의 모든 하위 비트 라인들(BiBL)이 동시에 선택되고, 칼럼 단위로 선택된 셀 블록들에 대응하는 상위 비트 라인(MBL)을 통하여 칼럼 단위의 선택된 셀 블록 중의 모든 셀 트랜지스터(QC)에 비트 라인 바이어스를 인가함으로써 테스트가 수행된다. 이에 따라 도 5에 도시된 비트 라인 테스트에서보다 테스트 시간이 더욱 단축될 수 있게 된다. 선택된 셀 블록들에 대한 테스트가 수행되는 동안에 다른 셀 블록들, 즉 비선택된 셀 블록들의 셀 트랜지스터들에 대한 테스트는 수행될 수 없다.
예를 들면, 2개의 블록 선택 라인들은 블록 선택 라인들(BLK0 및 BLK2 또는 BLK1 및 BLK3)이다.
도 8은 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 또 다른 예를 도시하는 파형도이다.
도 8에 도시된 비트 라인 테스트의 동작 시에, 칼럼 리셋 전압 라인(VRST)은 5V의 비트 라인 바이어스 전압으로 설정되고, 칼럼 리셋 신호 라인(COLRST)의 신호는 활성 상태에 있다. 이 상태에서, 글로벌 칼럼 선택 라인들(GH0 내지 GH3)과 블록 선택 라인들(BLK0 내지 BLK3)을 할당함으로써 복수의 셀 블록들이 동시에 선택된다. 선택된 셀 블록들 중의 모든 하위 비트 라인들(BiBL)이 동시에 선택되고, 선택된 셀 블록들에 대응하는 상위 비트 라인들(MBL)을 통하여 선택된 셀 블록 중의 모든 셀 트랜지스터(QC)에 비트 라인 바이어스를 인가함으로써 테스트가 수행된다. 이에 따라 도 6 또는 도 7에 도시된 비트 라인 테스트에서보다 테스트 시간이 더욱 단축될 수 있게 된다.
도 8의 동작은 도 1에 도시된 컨트롤러에 의해 제어된다.
실제로는, 상술한 다양한 테스트 모드들 중에서, 총 리크 전류가 스트레스 전압 발생 회로(도시되지 않음)의 공급 용량을 초과하지 않는 범위 내에서 테스트 시간이 가능한 많이 단축되도록 테스트 시퀀스가 선택된다.
상술한 바와 같이, 본 발명의 불휘발성 반도체 메모리에 따르면, 주변 트랜지스터들의 스케일링이 곤란한 경우에도, 고도로 집적화된 불휘발성 메모리가 실현될 수 있다.
더욱이, 비트 라인 테스트 시에, 각각의 셀 블록들의 선택은 각각의 칼럼 리셋 트랜지스터 영역들의 선택에 상관되므로, 테스트 동작의 시간이 단축될 수 있다.
부가적인 이점 및 변형 실시에 대해서는 당업자라면 쉽게 알 수 있을 것이다. 그러므로, 보다 넓은 국면에서의 본 발명은 여기 도시되고 설명된 특정 사항들 및 대표 실시예들에 국한되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정의되는 일반적인 발명 개념의 진의 및 범위를 벗어나지 않고서 다양한 변형 실시가 가능할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 NOR형 플래시 메모리의 전체 배치 구성을 개략적으로 도시하는 블록도.
도 2는 도 1에서 계층적 비트 라인 구조를 갖는 메모리 코어부의 일부를 도시하는 등가 회로도.
도 3a는 도 2에 도시된 메모리 코어부에 대한 판독 동작(판독)의 일례를 도시하는 파형도.
도 3b는 도 2에 도시된 메모리 코어부에 대한 비트 라인 테스트(드레인 스트레스 테스트) 중의 동작의 일례를 도시하는 파형도.
도 4는 본 발명의 제2 실시예에 따른 NOR형 플래시 메모리 내의 메모리 코어부의 구조의 일부를 도시하는 등가 회로도.
도 5는 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 일례를 도시하는 파형도.
도 6은 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 다른 예를 도시하는 파형도.
도 7은 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 또 다른 예를 도시하는 파형도.
도 8은 도 4에 도시된 메모리 코어부에 대한 비트 라인 테스트 시의 동작의 또 다른 예를 도시하는 파형도.
도 9는 NOR형 플래시 메모리 내의 메모리 셀 어레이의 일부를 도시하는 등가 회로도.
도 10은 도 9에 도시된 셀 트랜지스터의 단면도.
도 11은 도 10에 도시된 셀 트랜지스터의 제어 게이트 전압과 드레인 전압과의 관계를 도시하는 특성도.
도 12는 메모리 코어부가 계층적 비트 라인 구조를 갖는 경우에 종래의 NOR형 플래시 메모리의 일부를 도시하는 도면.
도 13a는 도 12에 도시된 메모리 코어부에 대한 판독 동작(판독)의 일례를 도시하는 파형도.
도 13b는 도 12에 도시된 메모리 코어부에 대한 비트 라인 테스트(드레인 스트레스 테스트) 중의 동작의 일례를 도시하는 파형도.
도 13c는 비트 라인 리셋 신호(COLRST0)를 생성하기 위한 회로도의 일례.
도 14는 도 12에 도시된 메모리 코어부 내의 셀 어레이 영역의 셀 트랜지스터들(셀 어레이) 및 칼럼 리셋 트랜지스터 영역의 칼럼 리셋 트랜지스터들(리셋 트랜지스터)의 스케일링전과 스케일링후의 배치 구성을 도시하는 패턴도.
도 15는 도 12에 도시된 메모리의 센스 증폭기(15)의 회로도의 일례.
<도면의 주요 부분에 대한 부호의 설명>
1 : 셀 트랜지스터 영역
2 : 하위 칼럼 게이트 영역
3a : 셀 블록
4a : 칼럼 리셋 트랜지스터 영역
5 : 상위 칼럼 게이트 영역
10 : 메모리 셀 어레이
11 : 로우 디코더
12 : 블록 디코더
13 : 칼럼 게이트/비트 라인 리셋 회로
14 : 칼럼 디코더
15 : 센스 증폭기
16 : 프로그램 회로
17 : 차지 펌프
18 : 전압 스위치
19 : 입출력(IO) 버퍼
20 : 어드레스 버퍼
21 : 커맨드 레지스터
22 : 컨트롤러

Claims (23)

  1. 데이터를 각각 보유하는 제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀;
    상기 제1 및 제2 불휘발성 메모리 셀에 대응되게 접속되어 있는 제1 및 제2 비트 라인;
    상기 제1 및 제2 비트 라인에 대응되게 접속된 제1 및 제2 칼럼 선택 트랜지스터;
    상기 제1 및 제2 칼럼 선택 트랜지스터가 공통으로 접속되어 있는 제1 노드에 드레인이 접속되어 있는 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터;
    상기 제1 노드에 선택적으로 접속되어 상기 제1 노드 상에 나타나는 셀 데이터를 감지 및 증폭하는 센스 증폭기; 및
    상기 제1 및 제2 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 및 제2 불휘발성 메모리 셀 중 하나의 데이터가 제1 시기 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 제1 노드의 전위를 리셋시키도록 제어하고, 상기 제1 및 제2 칼럼 선택 트랜지스터 및 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 제2 시기 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 노드로부터 전기적으로 분리시키도록 제어하는 제어 회로
    를 포함하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 제3 비트 라인 및 제3 칼럼 선택 트랜지스터를 통하여 상기 제3 비트 라인에 접속되는 데이터 라인을 더 포함하고, 상기 센스 증폭기가 상기 데이터 라인에 접속되는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 제1 시기 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 접지 전위가 인가되는 불휘발성 반도체 메모리.
  4. 제2항에 있어서, 상기 제1 시기 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 접지 전위가 인가되는 불휘발성 반도체 메모리.
  5. 제1항에 있어서, 상기 제2 시기 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 접지 전위가 인가되는 불휘발성 반도체 메모리.
  6. 제2항에 있어서, 상기 제2 시기 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 접지 전위가 인가되는 불휘발성 반도체 메모리
  7. 제3항에 있어서, 상기 제2 시기 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 접지 전위가 인가되는 불휘발성 반도체 메모리.
  8. 제4항에 있어서, 상기 제2 시기 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 접지 전위가 인가되는 불휘발성 반도체 메모리.
  9. 제5항에 있어서, 정(positive)의 전압은 상기 불휘발성 메모리 셀들에의 데이터 기입 시에 상기 제1 노드에 인가되는 기입 전압과 같은 불휘발성 반도체 메모리.
  10. 제6항에 있어서, 정의 전압은 상기 불휘발성 메모리 셀들에의 데이터 기입 시에 상기 제1 노드에 인가되는 기입 전압과 같은 불휘발성 반도체 메모리.
  11. 제7항에 있어서, 정의 전압은 상기 불휘발성 메모리 셀들에의 데이터 기입 시에 상기 제1 노드에 인가되는 기입 전압과 같은 불휘발성 반도체 메모리.
  12. 제8항에 있어서, 정의 전압은 상기 불휘발성 메모리 셀들에의 데이터 기입 시에 상기 제1 노드에 인가되는 기입 전압과 같은 불휘발성 반도체 메모리.
  13. 각각의 소스가 제1 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀;
    각각의 소스가 제2 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제3 불휘발성 메모리 셀 및 제4 불휘발성 메모리 셀;
    상기 제1 내지 제4 불휘발성 메모리 셀에 대응되게 접속되어 있는 제1 내지 제4 하위 비트 라인;
    상기 제1 내지 제4 하위 비트 라인에 대응되게 일단이 접속되어 있는 제1 내지 제4 하위 칼럼 선택 트랜지스터;
    상기 제1 및 제2 하위 칼럼 선택 트랜지스터 각각의 타단에 공통으로 접속되어 있는 제1 상위 비트 라인;
    상기 제3 및 제4 하위 칼럼 선택 트랜지스터 각각의 타단에 공통으로 접속되어 있는 제2 상위 비트 라인;
    상기 제1 및 제2 상위 비트 라인에 대응하여 드레인이 접속되어 있는 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터;
    상기 제1 및 제2 상위 비트 라인 중 하나에 선택적으로 접속되어 상기 제1 및 제2 상위 비트 라인 중 하나 상에 나타나는 셀 데이터를 감지 및 증폭하는 센스 증폭기; 및
    상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 중 적어도 하나를 턴 온하여 선택된 상기 제1 내지 제4 불휘발성 메모리 셀 중 적어도 하나의 데이터가 셀 데이터의 판독 동작 시간 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터 중 하나를 턴 온하여 상기 제1 및 제2 상위 비트 라인 중 하나의 전위를 리셋시키도록 제어하고, 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 및 상기 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 시간 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 및 제2 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로
    를 포함하는 불휘발성 반도체 메모리.
  14. 제13항에 있어서, 상기 비트 라인 테스트 시간 중에 상기 제1 및 제2 칼럼 리셋 및 비트 라인 테스트 트랜지스터 중 턴 온되는 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 정의 전압이 인가되는 불휘발성 반도체 메모리.
  15. 제14항에 있어서, 상기 정의 전압은 상기 불휘발성 메모리 셀들에의 데이터 기입 시에 상기 상위 비트 라인들에 인가되는 기입 전압과 같은 불휘발성 반도체 메모리.
  16. 각각의 소스가 제1 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제1 불휘발성 메모리 셀 및 제2 불휘발성 메모리 셀;
    각각의 소스가 제2 공통 노드에 접속되어 있고, 데이터를 각각 보유하는 제3 불휘발성 메모리 셀 및 제4 불휘발성 메모리 셀;
    상기 제1 내지 제4 불휘발성 메모리 셀에 대응되게 접속되어 있는 제1 내지 제4 하위 비트 라인;
    상기 제1 내지 제4 하위 비트 라인에 대응되게 일단이 접속되어 있는 제1 내지 제4 하위 칼럼 선택 트랜지스터;
    상기 제1 내지 제4 하위 칼럼 선택 트랜지스터의 타단에 접속되어 있는 제1 상위 비트 라인;
    상기 제1 상위 비트 라인에 드레인이 접속되어 있는 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터;
    상기 제1 상위 비트 라인에 선택적으로 접속되어 상기 제1 상위 비트 라인 상에 나타나는 셀 데이터를 감지 및 증폭하는 센스 증폭기; 및
    상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 중 적어도 하나를 턴 온하여 선택된 상기 제1 내지 제4 불휘발성 메모리 셀 중 적어도 하나의 데이터가 데이터의 판독 동작 시간 중에 상기 센스 증폭기에 의해 감지된 후에, 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 제1 상위 비트 라인의 전위를 리셋시키도록 제어하고, 상기 제1 내지 제4 하위 칼럼 선택 트랜지스터 및 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 시간 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 제1 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로
    를 포함하는 불휘발성 반도체 메모리.
  17. 제16항에 있어서, 상기 비트 라인 테스트 시간 중에 상기 제1 칼럼 리셋 및 비트 라인 테스트 트랜지스터의 소스에 정의 전압이 인가되는 불휘발성 반도체 메모리.
  18. 제17항에 있어서, 상기 정의 전압은 상기 불휘발성 메모리 셀들에의 데이터 기입 시에 상기 상위 비트 라인들에 인가되는 기입 전압과 같은 불휘발성 반도체 메모리.
  19. 제1항에 있어서, 상기 불휘발성 메모리 셀들 각각은 플로팅 게이트와 제어 게이트가 서로 적층되어 있는 적층형 게이트를 포함하고, 상기 불휘발성 메모리 셀들은 메모리 셀 어레이의 구성(scheme)으로 접속되고,
    상기 메모리 셀 어레이는 상기 비트 라인들의 종방향으로 복수의 메모리 셀 블록들로 분할되고,
    상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터는 상기 메모리 셀 어레이의 일측의 영역에 배치되어 있는 불휘발성 반도체 메모리.
  20. 제13항에 있어서, 상기 불휘발성 메모리 셀들 각각은 플로팅 게이트와 제어 게이트가 서로 적층되어 있는 적층형 게이트를 포함하고, 상기 불휘발성 메모리 셀들은 메모리 셀 어레이의 구성으로 접속되고,
    상기 메모리 셀 어레이는 상기 비트 라인들의 종방향으로 복수의 메모리 셀 블록들로 분할되고,
    상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터는 상기 메모리 셀 어레이의 일측의 영역에 배치되어 있는 불휘발성 반도체 메모리.
  21. 제16항에 있어서, 상기 불휘발성 메모리 셀들 각각은 플로팅 게이트와 제어 게이트가 서로 적층되어 있는 적층형 게이트를 포함하고, 상기 불휘발성 메모리 셀들은 메모리 셀 어레이의 구성으로 접속되고,
    상기 메모리 셀 어레이는 상기 비트 라인들의 종방향으로 복수의 메모리 셀 블록들로 분할되고,
    상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터는 상기 메모리 셀 어레이의 일측의 영역에 배치되어 있는 불휘발성 반도체 메모리.
  22. 매트릭스 형상으로 배열된 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이 -상기 불휘발성 메모리 셀들 각각은 플로팅 게이트 및 제어 게이트가 적층되어 있는 적층형 게이트를 구비하며, 상기 메모리 셀 어레이는 칼럼 방향으로 복수의 셀 블록으로 분할됨- ;
    상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 하위 비트 라인 -이 제1 및 제2 하위 비트 라인은 데이터를 보유하는 제1 및 제2 불휘발성 메모리 셀에 대응되게 접속되어 있음- ;
    상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 칼럼 선택 트랜지스터 -이 제1 및 제2 칼럼 선택 트랜지스터는 상기 제1 및 제2 하위 비트 라인에 대응되게 접속되어 있음- ;
    칼럼 방향으로 상기 복수의 셀 블록에 대해 공통으로 구비되어 있는 상위 비트 라인 -상기 셀 블록들 내의 상기 제1 및 제2 칼럼 선택 트랜지스터는 상기 상위 비트 라인에 공통으로 접속되어 있음- ;
    상기 상위 비트 라인에 드레인 노드가 접속되어 있는 칼럼 리셋 및 비트 라인 테스트 트랜지스터;
    상기 상위 비트 라인에 선택적으로 접속되어 상기 상위 비트 라인 상에 나타나는 데이터를 감지 및 증폭하는 센스 증폭기; 및
    상기 복수의 셀 블록 중 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 및 제2 불휘발성 메모리 셀 중 하나의 데이터가 데이터의 판독 동작 시간 중에 상기 선택된 셀 블록에 대응하는 하나의 상위 비트 라인을 통하여 상기 센스 증폭기에 의해 감지된 후에, 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 상위 비트 라인의 전위를 리셋시키도록 제어하고,
    상기 복수의 셀 블록 중 상기 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 및 상기 선택된 셀 블록에 대응하는 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 하나의 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로
    를 포함하는 불휘발성 반도체 메모리.
  23. 매트릭스 형상으로 배열된 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이 -상기 불휘발성 메모리 셀들 각각은 플로팅 게이트 및 제어 게이트가 적층되어 있는 적층형 게이트를 구비하며, 상기 메모리 셀 어레이는 로우 방향 및 칼럼 방향으로 복수의 셀 블록으로 분할됨- ;
    상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 하위 비트 라인 -이 제1 및 제2 하위 비트 라인은 데이터를 보유하는 제1 및 제2 불휘발성 메모리 셀에 대응되게 접속되어 있음- ;
    상기 셀 블록들 각각에 구비되어 있는 제1 및 제2 칼럼 선택 트랜지스터 -이 제1 및 제2 칼럼 선택 트랜지스터는 상기 제1 및 제2 하위 비트 라인에 대응되게 접속되어 있음- ;
    상기 복수의 셀 블록에 대해 공통으로 구비되고 칼럼들에 대해 대응되게 구비되어 있는 복수의 상위 비트 라인 -동일 칼럼 내에 있는 셀 블록들 내의 상기 제1 및 제2 칼럼 선택 트랜지스터는 상기 복수의 상위 비트 라인 중 대응하는 것에 공통으로 접속되어 있음- ;
    복수의 칼럼 리셋 및 비트 라인 테스트 트랜지스터 -이 칼럼 리셋 및 비트 라인 테스트 트랜지스터들 각각의 드레인 노드는 상기 복수의 상위 비트 라인 중 대응하는 것에 접속되어 있음- ;
    상기 복수의 상위 비트 라인에 선택적으로 접속되어 상기 상위 비트 라인들 상에 나타나는 데이터를 감지 및 증폭하는 센스 증폭기; 및
    상기 복수의 셀 블록 중 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 중 하나를 턴 온하여 선택된 상기 제1 및 제2 불휘발성 메모리 셀 중 하나의 데이터가 셀 데이터의 판독 동작 시간 중에 상기 선택된 셀 블록에 대응하는 하나의 상위 비트 라인을 통하여 상기 센스 증폭기에 의해 감지된 후에, 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터를 턴 온하여 상기 상위 비트 라인의 전위를 리셋시키도록 제어하고,
    상기 복수의 셀 블록 중 상기 선택된 셀 블록 내의 상기 제1 및 제2 하위 칼럼 선택 트랜지스터 및 상기 선택된 셀 블록에 대응하는 상기 하나의 상위 비트 라인에 접속된 상기 칼럼 리셋 및 비트 라인 테스트 트랜지스터가 비트 라인 테스트 중에 동시에 턴 온되는 동안 상기 센스 증폭기를 상기 하나의 상위 비트 라인으로부터 전기적으로 분리시키도록 제어하는 제어 회로
    를 포함하는 불휘발성 반도체 메모리.
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