JP2002216488A - 半導体記憶装置 - Google Patents
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- JP2002216488A JP2002216488A JP2001010239A JP2001010239A JP2002216488A JP 2002216488 A JP2002216488 A JP 2002216488A JP 2001010239 A JP2001010239 A JP 2001010239A JP 2001010239 A JP2001010239 A JP 2001010239A JP 2002216488 A JP2002216488 A JP 2002216488A
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Abstract
(57)【要約】
【課題】ノアタイプのフラッシュメモリの読み出しサイ
クルにおけるビット線リセット動作を読み出し動作と並
行して行い、アクセス速度の低下や回路面積の増大を招
くことなく安定にデータを読み出す。 【解決手段】ノアタイプのフラッシュメモリにおいて、
複数の不揮発性のメモリセルトランジスタCellが配列さ
れてなり、各メモリセルトランジスタの各ソースは共通
に１本のソース線20に接続されたセルアレイブロック10
と、メモリセルトランジスタを選択するための複数本の
ビット線12,13 および複数本のワード線14と、メモリセ
ルトランジスタの読み出し動作中に並行してビット線の
少なくとも一部のリセット動作を行うリセットトランジ
スタ23とを具備する。
クルにおけるビット線リセット動作を読み出し動作と並
行して行い、アクセス速度の低下や回路面積の増大を招
くことなく安定にデータを読み出す。 【解決手段】ノアタイプのフラッシュメモリにおいて、
複数の不揮発性のメモリセルトランジスタCellが配列さ
れてなり、各メモリセルトランジスタの各ソースは共通
に１本のソース線20に接続されたセルアレイブロック10
と、メモリセルトランジスタを選択するための複数本の
ビット線12,13 および複数本のワード線14と、メモリセ
ルトランジスタの読み出し動作中に並行してビット線の
少なくとも一部のリセット動作を行うリセットトランジ
スタ23とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に複数のセルトランジスタのソースに共通に接
続されるソース線の電位を動作モードに応じて切り換え
る方式の半導体記憶装置における読み出し回路に関する
もので、例えばフラッシュメモリなどの不揮発性半導体
メモリに使用されるものである。
係り、特に複数のセルトランジスタのソースに共通に接
続されるソース線の電位を動作モードに応じて切り換え
る方式の半導体記憶装置における読み出し回路に関する
もので、例えばフラッシュメモリなどの不揮発性半導体
メモリに使用されるものである。
【０００２】
【従来の技術】図７は、従来のノアタイプのフラッシュ
メモリの一部を示している。ここでは、１個のセルアレ
イブロック90を取り出して、不揮発性メモリセル（セル
トランジスタ）Cell群、ワード線WL0 〜WLj 群、ビット
線BL群、ソース線SL、ソース線トランジスタST、カラム
ゲートトランジスタCTの接続関係の一部を概略的に示し
ている。
メモリの一部を示している。ここでは、１個のセルアレ
イブロック90を取り出して、不揮発性メモリセル（セル
トランジスタ）Cell群、ワード線WL0 〜WLj 群、ビット
線BL群、ソース線SL、ソース線トランジスタST、カラム
ゲートトランジスタCTの接続関係の一部を概略的に示し
ている。
【０００３】このセルアレイブロック90では、同一カラ
ム（列）のセルトランジスタCellのドレインは共通に１
本のビット線BLに接続されおり、同一行のセルトランジ
スタCellの制御ゲートは共通にワード線WL0 〜WLj の１
本に接続されており、セルアレイブロック90内の全ての
セルトランジスタCellの各ソースは共通に１本のソース
線SLに接続されている。
ム（列）のセルトランジスタCellのドレインは共通に１
本のビット線BLに接続されおり、同一行のセルトランジ
スタCellの制御ゲートは共通にワード線WL0 〜WLj の１
本に接続されており、セルアレイブロック90内の全ての
セルトランジスタCellの各ソースは共通に１本のソース
線SLに接続されている。
【０００４】各ビット線BLは、対応してカラムゲートト
ランジスタCTを介して一括接続された後、センスアンプ
S/A に接続される。また、ソース線SLは、Enable信号に
よりスイッチング制御されるソース線トランジスタSTを
介して所定の電位ノードに接続されている。上記ソース
線スイッチトランジスタSTは、メモリの読み出し動作中
にオン状態に制御される。
ランジスタCTを介して一括接続された後、センスアンプ
S/A に接続される。また、ソース線SLは、Enable信号に
よりスイッチング制御されるソース線トランジスタSTを
介して所定の電位ノードに接続されている。上記ソース
線スイッチトランジスタSTは、メモリの読み出し動作中
にオン状態に制御される。
【０００５】なお、ここでは、セルトランジスタの閾値
電圧Vth が低い状態のものをオンセル（On Cell ）、Vt
h が高い状態のものをオフセル（Off Cell）と称するも
のとする。
電圧Vth が低い状態のものをオンセル（On Cell ）、Vt
h が高い状態のものをオフセル（Off Cell）と称するも
のとする。
【０００６】図８は、図７のセルアレイブロックを有す
る従来のノアタイプのフラッシュメモリの読み出しサイ
クルにおける動作例を示すタイミング波形図である。
る従来のノアタイプのフラッシュメモリの読み出しサイ
クルにおける動作例を示すタイミング波形図である。
【０００７】このフラッシュメモリの読み出しサイクル
において、アドレスADD が確定した状態でクロックCLK
に同期してラッチ(Add Latch) されることによりアドレ
ス選択が行われ、セルトランジスタCellが選択される。
そして、選択セルの読み出しデータがセンスアンプS/A
により検知され、その出力データS/A OUT がラッチ(DAT
A LATCH)されてホールドされる。
において、アドレスADD が確定した状態でクロックCLK
に同期してラッチ(Add Latch) されることによりアドレ
ス選択が行われ、セルトランジスタCellが選択される。
そして、選択セルの読み出しデータがセンスアンプS/A
により検知され、その出力データS/A OUT がラッチ(DAT
A LATCH)されてホールドされる。
【０００８】上記読み出し動作に際して、アドレス選択
の順序や、選択セルがオンセルであるかオフセルである
かによって、選択セルに接続されているビット線BLにそ
れ以前に蓄積されていた電荷が一気にソース線スイッチ
トランジスタSTを経てソース線SLに放電され、ソース線
BLの電位が極端に上昇することがある。これにより、ソ
ース線電位を所定電位（読み出し時は通常は接地電位）
に維持できなくなり、フラッシュメモリの安定な読み出
しを阻害してしまう。また、セルアレイの構成によって
は、読み出しが不可能な程度にソース線電位が上昇する
こともある。そこで、読み出し前に、ビット線BLの電位
をリセット（放電）した後に読み出しを行うことが不可
欠な場合がある。
の順序や、選択セルがオンセルであるかオフセルである
かによって、選択セルに接続されているビット線BLにそ
れ以前に蓄積されていた電荷が一気にソース線スイッチ
トランジスタSTを経てソース線SLに放電され、ソース線
BLの電位が極端に上昇することがある。これにより、ソ
ース線電位を所定電位（読み出し時は通常は接地電位）
に維持できなくなり、フラッシュメモリの安定な読み出
しを阻害してしまう。また、セルアレイの構成によって
は、読み出しが不可能な程度にソース線電位が上昇する
こともある。そこで、読み出し前に、ビット線BLの電位
をリセット（放電）した後に読み出しを行うことが不可
欠な場合がある。
【０００９】ここで、上記ソース線電位の上昇（浮き）
の問題を以下に詳述する。
の問題を以下に詳述する。
【００１０】最初に、あるワード線（例えばWL1 ）が選
択され、そのままカラムインクリメント読み出しにより
各カラムゲートトランジスタCTが順次選択され、上記選
択ワード線WL1 に接続されている全てのセルトランジス
タCellのデータが各対応するビット線BLに読み出された
場合を考える。この時、もしも、ビット線電位のリセッ
トが行われていないとすると、選択ワード線に接続され
ている全てのセルトランジスタCellのデータがビット線
BLに読み出された時、全てのビット線BLは上記読み出し
時の電位で充電されたままとなる。この時、選択ワード
線に接続されている全てのセルトランジスタCellがオフ
セルであった場合には、ビット線BLの電荷は最大値が蓄
積されていることになる。
択され、そのままカラムインクリメント読み出しにより
各カラムゲートトランジスタCTが順次選択され、上記選
択ワード線WL1 に接続されている全てのセルトランジス
タCellのデータが各対応するビット線BLに読み出された
場合を考える。この時、もしも、ビット線電位のリセッ
トが行われていないとすると、選択ワード線に接続され
ている全てのセルトランジスタCellのデータがビット線
BLに読み出された時、全てのビット線BLは上記読み出し
時の電位で充電されたままとなる。この時、選択ワード
線に接続されている全てのセルトランジスタCellがオフ
セルであった場合には、ビット線BLの電荷は最大値が蓄
積されていることになる。
【００１１】次に、別のワード線（例えばWL0 ）に選択
が切り替わり、もしも、この選択ワード線WL0 に接続さ
れている全てのセルトランジスタCellがオンセルであっ
た場合には、それ以前に各ビット線BLに蓄積されていた
電荷が一気にソース線SLに放電され、ソース線SLはその
抵抗で決まる電位まで浮くことになる。上記ソース線SL
の抵抗は、配線抵抗とソース線スイッチトランジスタST
のオン抵抗で決まり、これらの抵抗を抑制することが望
ましいが、それに伴ってパターン面積の極端な増大を招
くことになり、ソース線SLの小抵抗化によるソース線電
位の浮きの問題の回避は非実現的である。
が切り替わり、もしも、この選択ワード線WL0 に接続さ
れている全てのセルトランジスタCellがオンセルであっ
た場合には、それ以前に各ビット線BLに蓄積されていた
電荷が一気にソース線SLに放電され、ソース線SLはその
抵抗で決まる電位まで浮くことになる。上記ソース線SL
の抵抗は、配線抵抗とソース線スイッチトランジスタST
のオン抵抗で決まり、これらの抵抗を抑制することが望
ましいが、それに伴ってパターン面積の極端な増大を招
くことになり、ソース線SLの小抵抗化によるソース線電
位の浮きの問題の回避は非実現的である。
【００１２】したがって、前述したように読み出し前に
ビット線BLの電位をリセットした後に読み出しを行って
いるが、従来は、図８中に示すように、読み出しサイク
ル中の読み出しサイクルの最後にリセット期間Reset を
設けてビット線リセットを行っている。
ビット線BLの電位をリセットした後に読み出しを行って
いるが、従来は、図８中に示すように、読み出しサイク
ル中の読み出しサイクルの最後にリセット期間Reset を
設けてビット線リセットを行っている。
【００１３】しかし、従来の方法では、読み出しサイク
ルの最後にリセット期間Reset を設けるので、アクセス
タイムAccess Time の低下を招く。また、近年の高速読
み出しを行うフラッシュメモリのように読み出し速度が
速くなってくると、センスアンプ出力データS/A OUT の
ラッチに必要なセットアップタイムSet up Time の確保
や、ビット線リセットを行うために用いられるリセット
パルスBL RESETを活性化するまでのホールドイムHold T
ime の制御が非常に困難になる。
ルの最後にリセット期間Reset を設けるので、アクセス
タイムAccess Time の低下を招く。また、近年の高速読
み出しを行うフラッシュメモリのように読み出し速度が
速くなってくると、センスアンプ出力データS/A OUT の
ラッチに必要なセットアップタイムSet up Time の確保
や、ビット線リセットを行うために用いられるリセット
パルスBL RESETを活性化するまでのホールドイムHold T
ime の制御が非常に困難になる。
【００１４】
【発明が解決しようとする課題】上記したように従来の
フラッシュメモリは、読み出しサイクル中にビット線の
電位をリセットする必要がある場合、読み出しサイクル
中の最後にリセット期間を設けてビット線リセットを行
うので、アクセスタイムの低下を招き、高速読み出しを
行う場合にはリセットパルスの制御が非常に困難になる
という問題があった。
フラッシュメモリは、読み出しサイクル中にビット線の
電位をリセットする必要がある場合、読み出しサイクル
中の最後にリセット期間を設けてビット線リセットを行
うので、アクセスタイムの低下を招き、高速読み出しを
行う場合にはリセットパルスの制御が非常に困難になる
という問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、読み出しサイクルにおけるビット線リセット
動作を読み出し動作と並行して行うことができ、アクセ
ス速度の低下や回路面積の増大を招くことなく安定にデ
ータを読み出すことが可能になる半導体記憶装置を提供
することを目的とする。
たもので、読み出しサイクルにおけるビット線リセット
動作を読み出し動作と並行して行うことができ、アクセ
ス速度の低下や回路面積の増大を招くことなく安定にデ
ータを読み出すことが可能になる半導体記憶装置を提供
することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の不揮発性のメモリセルトランジスタが配列さ
れてなり、各メモリセルトランジスタの各ソースは共通
にソース線に接続されたメモリセルアレイと、前記メモ
リセルトランジスタを選択するための複数本のビット線
および複数本のワード線と、前記メモリセルトランジス
タの読み出し動作中に並行して前記ビット線の少なくと
も一部のリセット動作を行うビット線リセット回路とを
具備することを特徴とする。
は、複数の不揮発性のメモリセルトランジスタが配列さ
れてなり、各メモリセルトランジスタの各ソースは共通
にソース線に接続されたメモリセルアレイと、前記メモ
リセルトランジスタを選択するための複数本のビット線
および複数本のワード線と、前記メモリセルトランジス
タの読み出し動作中に並行して前記ビット線の少なくと
も一部のリセット動作を行うビット線リセット回路とを
具備することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１８】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るノアタイプのフラッシュメモリの一部
を示している。
の実施形態に係るノアタイプのフラッシュメモリの一部
を示している。
【００１９】図１において、メモリセルアレイは、それ
ぞれ複数の不揮発性メモリセルが配列されてなる複数個
の通常のセルアレイブロック、１個のカラムリダンダン
シー（Col R/D ）用セルアレイブロック、１個のブート
用セルアレイブロックを含む複数個のセルアレイブロッ
ク(Cell Array Blk 0 〜Cell Array Blk n)10 〜1nに分
割されている。
ぞれ複数の不揮発性メモリセルが配列されてなる複数個
の通常のセルアレイブロック、１個のカラムリダンダン
シー（Col R/D ）用セルアレイブロック、１個のブート
用セルアレイブロックを含む複数個のセルアレイブロッ
ク(Cell Array Blk 0 〜Cell Array Blk n)10 〜1nに分
割されている。
【００２０】このフラッシュメモリは二重ビット線方式
を採用しており、各セルアレイブロック11〜1nは、複数
本のメインビット線(Main BL)12 、複数本のサブビット
線(SubBL)13 および複数本のワード線(WL0〜WLj)14を備
えている。
を採用しており、各セルアレイブロック11〜1nは、複数
本のメインビット線(Main BL)12 、複数本のサブビット
線(SubBL)13 および複数本のワード線(WL0〜WLj)14を備
えている。
【００２１】上記セルアレイブロック10の近傍には、例
えば32個のセンスアンプ(S/A) のアレイが設けられてい
る。
えば32個のセンスアンプ(S/A) のアレイが設けられてい
る。
【００２２】この場合、例えば８本のメインビット線12
が各対応してメインビット線選択トランジスタ16を介し
てデータ線(DL)17に一括接続されており、一対（２本）
のデータ線17がデータ線選択トランジスタ18を介してセ
ンスアンプに接続されている。
が各対応してメインビット線選択トランジスタ16を介し
てデータ線(DL)17に一括接続されており、一対（２本）
のデータ線17がデータ線選択トランジスタ18を介してセ
ンスアンプに接続されている。
【００２３】図１中では、通常のセルアレイブロック10
における構成の一部を具体的に示している。このセルア
レイブロック10では、同一カラム（列）のセルトランジ
スタCellのドレインは共通に１本のサブビット線13に接
続されおり、同一行のセルトランジスタCellの制御ゲー
トは共通にワード線(WL0〜WLj)14の１本に接続されてお
り、セルアレイブロック内の全てのセルトランジスタCe
llの各ソースは共通に１本のソース線(SL)20に接続され
ている。なお、セルアレイブロック内の全てのセルトラ
ンジスタCellの各ソースは共通に、２本以上のソース線
に接続されていてもよい。
における構成の一部を具体的に示している。このセルア
レイブロック10では、同一カラム（列）のセルトランジ
スタCellのドレインは共通に１本のサブビット線13に接
続されおり、同一行のセルトランジスタCellの制御ゲー
トは共通にワード線(WL0〜WLj)14の１本に接続されてお
り、セルアレイブロック内の全てのセルトランジスタCe
llの各ソースは共通に１本のソース線(SL)20に接続され
ている。なお、セルアレイブロック内の全てのセルトラ
ンジスタCellの各ソースは共通に、２本以上のソース線
に接続されていてもよい。
【００２４】各サブビット線13は、対応してカラム選択
信号Col0、Col1、…により制御されるカラムゲートトラ
ンジスタ21を介して一括接続された後、メインビット線
12に接続される。また、ソース線20は、Enable信号によ
りスイッチング制御されるソース線トランジスタ22を介
して所定の電位ノードに接続されている。上記ソース線
スイッチトランジスタ22は、メモリの読み出し動作中に
オン状態に制御される。
信号Col0、Col1、…により制御されるカラムゲートトラ
ンジスタ21を介して一括接続された後、メインビット線
12に接続される。また、ソース線20は、Enable信号によ
りスイッチング制御されるソース線トランジスタ22を介
して所定の電位ノードに接続されている。上記ソース線
スイッチトランジスタ22は、メモリの読み出し動作中に
オン状態に制御される。
【００２５】各メインビット線12は、対応するメインビ
ット線選択トランジスタ16により選択される。各サブビ
ット線13は、対応するカラムゲートトランジスタ21によ
り選択される。
ット線選択トランジスタ16により選択される。各サブビ
ット線13は、対応するカラムゲートトランジスタ21によ
り選択される。
【００２６】そして、各メインビット線12のうちでメイ
ンビット線選択トランジスタ16よりセルアレイ側のノー
ドと接地ノードとの間にそれぞれリセットトランジスタ
23が接続されており、各リセットトランジスタ23は読み
出し動作中に対応してリセット制御信号Res0、Res1、…
により選択的にオン状態に駆動される。
ンビット線選択トランジスタ16よりセルアレイ側のノー
ドと接地ノードとの間にそれぞれリセットトランジスタ
23が接続されており、各リセットトランジスタ23は読み
出し動作中に対応してリセット制御信号Res0、Res1、…
により選択的にオン状態に駆動される。
【００２７】図２は、図１のノアタイプのフラッシュメ
モリの読み出しサイクルにおける動作例を示すタイミン
グ波形図である。
モリの読み出しサイクルにおける動作例を示すタイミン
グ波形図である。
【００２８】この読み出しサイクルにおいて、アドレス
ADD が確定した状態でクロックCLKに同期してラッチ(Ad
d Latch) されることによりアドレス選択が行われ、所
望のセルトランジスタCellが選択される。この場合、例
えばメインカラムMainCol0のメインビット線12が選択さ
れると、このメインビット線12に接続されているリセッ
トトランジスタはリセット制御信号Res0によりオフ状態
に制御される。
ADD が確定した状態でクロックCLKに同期してラッチ(Ad
d Latch) されることによりアドレス選択が行われ、所
望のセルトランジスタCellが選択される。この場合、例
えばメインカラムMainCol0のメインビット線12が選択さ
れると、このメインビット線12に接続されているリセッ
トトランジスタはリセット制御信号Res0によりオフ状態
に制御される。
【００２９】そして、選択セルトランジスタCellの読み
出しデータがセンスアンプにより検知され、その出力デ
ータS/A OUT がラッチされてホールドされる。
出しデータがセンスアンプにより検知され、その出力デ
ータS/A OUT がラッチされてホールドされる。
【００３０】上記読み出し動作中に、非選択状態の他の
メインカラムMainCol1等のメインビット線に接続されて
いるリセットトランジスタ等はリセット制御信号Res1、
…によりオン状態に制御される。したがって、この非選
択状態のメインビット線に共通に接続されている複数の
カラムゲートトランジスタ21のうちの一部の選択状態
（オン状態）のカラムゲートトランジスタに接続されて
いるサブビット線13の電荷が、上記オン状態のカラムゲ
ートトランジスタ21およびメインビット線12を経由して
リセットトランジスタによってリセットされる。
メインカラムMainCol1等のメインビット線に接続されて
いるリセットトランジスタ等はリセット制御信号Res1、
…によりオン状態に制御される。したがって、この非選
択状態のメインビット線に共通に接続されている複数の
カラムゲートトランジスタ21のうちの一部の選択状態
（オン状態）のカラムゲートトランジスタに接続されて
いるサブビット線13の電荷が、上記オン状態のカラムゲ
ートトランジスタ21およびメインビット線12を経由して
リセットトランジスタによってリセットされる。
【００３１】即ち、第１の実施形態によれば、フラッシ
ュメモリの読み出し動作中に、アクセスされていないメ
インビット線12に接続され、かつ、アクセスされている
サブビット線（つまり、読み出し対象でないビット線の
一部）13の電荷を、読み出し動作に並行して常にリセッ
トトランジスタ23によってリセットすることができる。
ュメモリの読み出し動作中に、アクセスされていないメ
インビット線12に接続され、かつ、アクセスされている
サブビット線（つまり、読み出し対象でないビット線の
一部）13の電荷を、読み出し動作に並行して常にリセッ
トトランジスタ23によってリセットすることができる。
【００３２】したがって、セルアレイ全体に対するビッ
ト線リセットの割合（リセット率）が高ければ、ソース
線SLの電位上昇（浮き）を抑制することができる。ま
た、次の読み出しサイクルに際して、事前にビット線が
リセットされていると、安定に読み出し動作を行うこと
が可能になることを期待できる。
ト線リセットの割合（リセット率）が高ければ、ソース
線SLの電位上昇（浮き）を抑制することができる。ま
た、次の読み出しサイクルに際して、事前にビット線が
リセットされていると、安定に読み出し動作を行うこと
が可能になることを期待できる。
【００３３】＜第２の実施形態＞図３は、本発明の第２
の実施形態に係るノアタイプのフラッシュメモリの一部
（セルアレイブロックの１個分）を取り出して具体的な
回路例を示している。
の実施形態に係るノアタイプのフラッシュメモリの一部
（セルアレイブロックの１個分）を取り出して具体的な
回路例を示している。
【００３４】ここでは、セルアレイブロックにおけるメ
モリセル群、ワード線群、サブビット線群、ソース線
群、カラムゲートトランジスタ群、ビット線リセットト
ランジスタ群、データ線の接続関係の一部を示してい
る。
モリセル群、ワード線群、サブビット線群、ソース線
群、カラムゲートトランジスタ群、ビット線リセットト
ランジスタ群、データ線の接続関係の一部を示してい
る。
【００３５】このフラッシュメモリは、前述した第１の
実施形態に係るフラッシュメモリと比べて、各メインビ
ット線12にはリセットトランジスタが接続されず、各サ
ブビット線13の一端部でカラムゲートトランジスタ21よ
りセルトランジスタ側のノードと接地ノードとの間にそ
れぞれリセットトランジスタ41が接続されている点が異
なり、その他は同じであるので図１中と同一部分には同
一符号を付してその説明を省略する。
実施形態に係るフラッシュメモリと比べて、各メインビ
ット線12にはリセットトランジスタが接続されず、各サ
ブビット線13の一端部でカラムゲートトランジスタ21よ
りセルトランジスタ側のノードと接地ノードとの間にそ
れぞれリセットトランジスタ41が接続されている点が異
なり、その他は同じであるので図１中と同一部分には同
一符号を付してその説明を省略する。
【００３６】各リセットトランジスタ41は、メモリセル
Cellの読み出し動作中に、非選択状態（オフ状態）のカ
ラムゲートトランジスタ21に接続されているものが選択
的にオン状態に制御される。これにより、このオン状態
のカラムゲートトランジスタ21が接続されているサブビ
ット線13の電荷がリセットトランジスタ41によつてリセ
ットされる。
Cellの読み出し動作中に、非選択状態（オフ状態）のカ
ラムゲートトランジスタ21に接続されているものが選択
的にオン状態に制御される。これにより、このオン状態
のカラムゲートトランジスタ21が接続されているサブビ
ット線13の電荷がリセットトランジスタ41によつてリセ
ットされる。
【００３７】即ち、上記第２の実施形態によれば、読み
出し動作中に（読み出し動作に並行して）読み出し対象
でないビット線の全部をリセットすることができる。
出し動作中に（読み出し動作に並行して）読み出し対象
でないビット線の全部をリセットすることができる。
【００３８】＜第１の実施形態および第２の実施形態の
変形例＞第１の実施形態と第２の実施形態とを組み合わ
せた実施も可能である。
変形例＞第１の実施形態と第２の実施形態とを組み合わ
せた実施も可能である。
【００３９】即ち、各メインビット線12のうちでメイン
ビット線選択トランジスタ16よりセルアレイ側のノード
と接地ノードとの間にリセットトランジスタ23が接続さ
れるとともに、各サブビット線13のうちでカラムゲート
トランジスタ21よりセルアレイ側のノードと接地ノード
との間にそれぞれリセットトランジスタ41が接続されて
いる。
ビット線選択トランジスタ16よりセルアレイ側のノード
と接地ノードとの間にリセットトランジスタ23が接続さ
れるとともに、各サブビット線13のうちでカラムゲート
トランジスタ21よりセルアレイ側のノードと接地ノード
との間にそれぞれリセットトランジスタ41が接続されて
いる。
【００４０】このような構成によれば、読み出し動作中
に、前述したように各リセットトランジスタ23、41を選
択的にオン状態に駆動することにより、読み出し対象で
ないビット線の大部分をリセットすることができる。
に、前述したように各リセットトランジスタ23、41を選
択的にオン状態に駆動することにより、読み出し対象で
ないビット線の大部分をリセットすることができる。
【００４１】＜第３の実施形態＞図４は、本発明の第３
の実施形態に係るノアタイプのフラッシュメモリの一部
（セルアレイブロックの１個分）を取り出して具体的な
回路例を示している。
の実施形態に係るノアタイプのフラッシュメモリの一部
（セルアレイブロックの１個分）を取り出して具体的な
回路例を示している。
【００４２】ここでは、セルアレイブロックにおけるメ
モリセル群、ワード線群、ビット線（代表的にサブビッ
ト線）群、ソース線群、カラムゲートトランジスタ群、
小電流リーク用トランジスタ群、データ線の接続関係の
一部を示している。
モリセル群、ワード線群、ビット線（代表的にサブビッ
ト線）群、ソース線群、カラムゲートトランジスタ群、
小電流リーク用トランジスタ群、データ線の接続関係の
一部を示している。
【００４３】このフラッシュメモリは、前述した第２の
実施形態に係るフラッシュメモリと比べて、各サブビッ
ト線13の一端部でカラムゲートトランジスタ21よりセル
トランジスタ側のノードと接地ノードとの間にそれぞれ
所定の小電流をリークさせるための電流リーク用トラン
ジスタ51が接続されている点が異なり、その他は同じで
あるので図３中と同一部分には同一符号を付してその説
明を省略する。
実施形態に係るフラッシュメモリと比べて、各サブビッ
ト線13の一端部でカラムゲートトランジスタ21よりセル
トランジスタ側のノードと接地ノードとの間にそれぞれ
所定の小電流をリークさせるための電流リーク用トラン
ジスタ51が接続されている点が異なり、その他は同じで
あるので図３中と同一部分には同一符号を付してその説
明を省略する。
【００４４】図５は、図４のノアタイプのフラッシュメ
モリの読み出しサイクルにおける動作例を示すタイミン
グ波形図である。
モリの読み出しサイクルにおける動作例を示すタイミン
グ波形図である。
【００４５】読み出し動作中に、小電流リーク用トラン
ジスタ51群のうちで選択状態（オン状態）に制御されて
いるカラムゲートトランジスタ21に接続されている電流
リーク用トランジスタ51を含む一部（本例では１グルー
プをなす複数個）が制御信号Res0により選択的にオン状
態に制御される。これにより、ビット線13群のうちでオ
ン状態の小電流リーク用トランジスタ51に接続されてい
る一部のビット線13の電荷が電流リーク用トランジスタ
51によってリセットされる。
ジスタ51群のうちで選択状態（オン状態）に制御されて
いるカラムゲートトランジスタ21に接続されている電流
リーク用トランジスタ51を含む一部（本例では１グルー
プをなす複数個）が制御信号Res0により選択的にオン状
態に制御される。これにより、ビット線13群のうちでオ
ン状態の小電流リーク用トランジスタ51に接続されてい
る一部のビット線13の電荷が電流リーク用トランジスタ
51によってリセットされる。
【００４６】即ち、上記第３の実施形態によれば、読み
出し動作中に（読み出し動作に並行して）読み出し対象
のビット線を含む一部のビット線をリセットすることが
できる。前記制御信号Res0は、クロックCLK の立ち上が
りから若干遅延したタイミングで生成される。これによ
り、読み出し期間の始めを除き、長時間（読み出しビッ
ト線と無関係に）にわたり、オン状態の小電流リーク用
トランジスタ51に接続されている一部のビット線13の電
荷がリセットされる。この際、アクセスされているビッ
ト線の電荷がリセットされる場合もあるが、リセット電
流自体が小さいので、アクセスタイムにそれほど悪影響
は出ない。
出し動作中に（読み出し動作に並行して）読み出し対象
のビット線を含む一部のビット線をリセットすることが
できる。前記制御信号Res0は、クロックCLK の立ち上が
りから若干遅延したタイミングで生成される。これによ
り、読み出し期間の始めを除き、長時間（読み出しビッ
ト線と無関係に）にわたり、オン状態の小電流リーク用
トランジスタ51に接続されている一部のビット線13の電
荷がリセットされる。この際、アクセスされているビッ
ト線の電荷がリセットされる場合もあるが、リセット電
流自体が小さいので、アクセスタイムにそれほど悪影響
は出ない。
【００４７】＜第４の実施形態＞図６は、本発明の第４
の実施形態に係るノアタイプのフラッシュメモリの一部
（セルアレイブロックの１個分）を取り出して具体的な
回路例を示している。
の実施形態に係るノアタイプのフラッシュメモリの一部
（セルアレイブロックの１個分）を取り出して具体的な
回路例を示している。
【００４８】この第４の実施形態は、前記第３の実施形
態と比べて、小電流リーク用トランジスタ51群の全てが
制御信号Resにより共通に制御される点が異なり、その
他は同じであるので、図４中と同一部分には同一符号を
付してその説明を省略する。
態と比べて、小電流リーク用トランジスタ51群の全てが
制御信号Resにより共通に制御される点が異なり、その
他は同じであるので、図４中と同一部分には同一符号を
付してその説明を省略する。
【００４９】図６におけるフラッシュメモリの読み出し
動作中に、電流リーク用トランジスタ51群の全てがオン
状態に制御される。これにより、オン状態の電流リーク
用トランジスタ51に接続されている全部のビット線13の
電荷が小電流リーク用トランジスタ51によってリセット
される。
動作中に、電流リーク用トランジスタ51群の全てがオン
状態に制御される。これにより、オン状態の電流リーク
用トランジスタ51に接続されている全部のビット線13の
電荷が小電流リーク用トランジスタ51によってリセット
される。
【００５０】即ち、上記第４の実施形態によれば、読み
出し動作中に（読み出し動作に並行して）ビット線の全
てをリセットすることができる。
出し動作中に（読み出し動作に並行して）ビット線の全
てをリセットすることができる。
【００５１】なお、上記第２〜第４の実施形態は、二重
ビット線方式のノアタイプのフラッシュメモリの１つの
セルアレイブロックを示したが、二重ビット線方式でな
いフラッシュメモリにも適用可能である。
ビット線方式のノアタイプのフラッシュメモリの１つの
セルアレイブロックを示したが、二重ビット線方式でな
いフラッシュメモリにも適用可能である。
【００５２】また、上記各実施形態では、ノアタイプの
フラッシュメモリを例示したが、これに限らず、本発明
は、複数のセルトランジスタのソースが共通に接続され
る半導体記憶装置に適用可能である。
フラッシュメモリを例示したが、これに限らず、本発明
は、複数のセルトランジスタのソースが共通に接続され
る半導体記憶装置に適用可能である。
【００５３】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、読み出しサイクルにおけるビット線リセット
動作を読み出し動作と並行して行うことができ、アクセ
ス速度の低下や回路面積の増大を招くことなく安定にデ
ータを読み出すことができる。
によれば、読み出しサイクルにおけるビット線リセット
動作を読み出し動作と並行して行うことができ、アクセ
ス速度の低下や回路面積の増大を招くことなく安定にデ
ータを読み出すことができる。
【図１】本発明の第１の実施形態に係るノアタイプのフ
ラッシュメモリの一部を示す回路図。
ラッシュメモリの一部を示す回路図。
【図２】図１のフラッシュメモリの読み出し動作例を示
すタイミング波形図。
すタイミング波形図。
【図３】本発明の第２の実施形態に係るノアタイプのフ
ラッシュメモリの一部を取り出して具体例を示す回路
図。
ラッシュメモリの一部を取り出して具体例を示す回路
図。
【図４】本発明の第３の実施形態に係るノアタイプのフ
ラッシュメモリの一部を取り出して具体例を示す回路
図。
ラッシュメモリの一部を取り出して具体例を示す回路
図。
【図５】図４のフラッシュメモリの読み出し動作例を示
すタイミング波形図。
すタイミング波形図。
【図６】本発明の第４の実施形態に係るノアタイプのフ
ラッシュメモリの一部を取り出して具体例を示す回路
図。
ラッシュメモリの一部を取り出して具体例を示す回路
図。
【図７】従来のノアタイプのフラッシュメモリの一部を
取り出して具体例を示す回路図。
取り出して具体例を示す回路図。
【図８】図７のフラッシュメモリの読み出し動作例を示
すタイミング波形図。
すタイミング波形図。
10…メモリセルアレイ、 11〜1n…セルアレイブロック(Cell Array Blk 1 〜Cell
Array Blk n) ＜ 12…メインビット線(Main BL) 、 13…サブビット線(SubBL) 、 14…複数本のワード線(WL)、 16…メインビット線選択トランジスタ、 17…データ線(DL)、 20…ソース線、 21…カラムゲートトランジスタ、 22…ソース線トランジスタ、 23、41、51…リセットトランジスタ。
Array Blk n) ＜ 12…メインビット線(Main BL) 、 13…サブビット線(SubBL) 、 14…複数本のワード線(WL)、 16…メインビット線選択トランジスタ、 17…データ線(DL)、 20…ソース線、 21…カラムゲートトランジスタ、 22…ソース線トランジスタ、 23、41、51…リセットトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 義治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 三木 和彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 柿添 和彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 藤本 卓也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 葛西 央倫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD05 AD11 AE08
Claims (7)
- 【請求項１】 複数の不揮発性のメモリセルトランジス
タが配列されてなり、各メモリセルトランジスタの各ソ
ースは共通にソース線に接続されたメモリセルアレイ
と、 前記メモリセルトランジスタを選択するための複数本の
ビット線および複数本のワード線と、 前記メモリセルトランジスタの読み出し動作中に並行し
て前記ビット線の少なくとも一部のリセット動作を行う
ビット線リセット回路とを具備することを特徴とする半
導体記憶装置。 - 【請求項２】 前記ビット線リセット回路は、前記読み
出し動作中に読み出し対象でないビット線の一部または
全部をリセットすることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記ビット線リセット回路は、前記読み
出し動作中に読み出し対象であるビット線を含む一部ま
たは全部をリセットすることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項４】 それぞれ複数の不揮発性のメモリセルト
ランジスタが配列された複数のセルアレイブロックを有
し、各セルアレイブロック内でメモリセルトランジスタ
の各ソースが共通にソース線に接続されたメモリセルア
レイと、 前記メモリセルアレイのメモリセルを選択するためのメ
インビット線群とサブビット線群からなる二重ビット線
方式のビット線および複数本のワード線と、 前記セルアレイブロックに設けられ、各メインビット線
に対応してそれぞれ複数本のサブビット線を選択的に接
続するための複数のカラムゲートトランジスタと、 前記メモリセルアレイの近傍に配列され、各メインビッ
ト線を対応して選択するための複数のメインビット線選
択トランジスタと、 それぞれ所定の複数の前記メインビット線選択トランジ
スタの各一端に一括接続されたデータ線と、 それぞれ前記データ線の一対にそれぞれデータ線選択ト
ランジスタを介して接続された複数個のセンスアンプ
と、 前記メモリセルアレイの近傍に配列され、前記メインビ
ット線のうちで前記メインビット線選択トランジスタよ
りメモリセルアレイ側のノードと接地ノードとの間にそ
れぞれ接続されたリセットトランジスタとを具備し、前
記メモリセルアレイにおける選択されたメモリセルの読
み出し動作中に、アクセスされていないメインビット線
に接続され、かつ、アクセスされているサブビット線に
それぞれ対応して接続されている前記リセットトランジ
スタがオン状態に制御されることを特徴とする半導体記
憶装置。 - 【請求項５】 それぞれ複数の不揮発性のメモリセルト
ランジスタが配列された複数のセルアレイブロックを有
し、各セルアレイブロック内でメモリセルトランジスタ
の各ソースが共通に１本のソース線に接続されたメモリ
セルアレイと、 前記メモリセルアレイのメモリセルを選択するためのメ
インビット線群とサブビット線群からなる二重ビット線
方式のビット線および複数本のワード線と、 前記セルアレイブロックに設けられ、各メインビット線
に対応してそれぞれ複数本のサブビット線の各一端部を
選択的に接続するための複数のカラムゲートトランジス
タと、 前記セルアレイブロックに設けられ、前記各サブビット
線の一端部で前記カラムゲートトランジスタよりメモリ
セル側のノードと接地ノードとの間にそれぞれ接続され
たリセットトランジスタと、 前記メモリセルアレイの近傍に配列され、各メインビッ
ト線を対応して選択するための複数のメインビット線選
択トランジスタとを具備し、前記メモリセルアレイにお
ける選択されたメモリセルの読み出し動作中に、読み出
し対象でないサブビット線にそれぞれ対応して接続され
ている前記リセットトランジスタがオン状態に制御され
ることを特徴とする半導体記憶装置。 - 【請求項６】 それぞれ複数の不揮発性のメモリセルト
ランジスタが配列された複数のセルアレイブロックを有
し、各セルアレイブロック内でメモリセルトランジスタ
の各ソースが共通にソース線に接続されたメモリセルア
レイと、 前記メモリセルアレイのメモリセルを選択するためのメ
インビット線群とサブビット線群からなる二重ビット線
方式のビット線および複数本のワード線と、 前記セルアレイブロックに設けられ、各メインビット線
に対応してそれぞれ複数本のサブビット線の各一端部を
選択的に接続するための複数のカラムゲートトランジス
タと、 前記セルアレイブロックに設けられ、前記各サブビット
線の一端部で前記カラムゲートトランジスタよりメモリ
セル側のノードと接地ノードとの間にそれぞれ接続さ
れ、所定の小電流をリークさせるための電流リーク用ト
ランジスタと、 前記メモリセルアレイの近傍に配列され、各メインビッ
ト線を対応して選択するための複数のメインビット線選
択トランジスタとを具備し、前記メモリセルアレイにお
ける選択されたメモリセルの読み出し動作中に、読み出
し対象であるサブビット線を含む一部のサブビット線に
それぞれ対応して接続されている前記小電流リーク用ト
ランジスタがオン状態に制御されることを特徴とする半
導体記憶装置。 - 【請求項７】 それぞれ複数の不揮発性のメモリセルト
ランジスタが配列された複数のセルアレイブロックを有
し、各セルアレイブロック内でメモリセルトランジスタ
の各ソースが共通にソース線に接続されたメモリセルア
レイと、 前記メモリセルアレイのメモリセルを選択するためのメ
インビット線群とサブビット線群からなる二重ビット線
方式のビット線および複数本のワード線と、 前記セルアレイブロックに設けられ、各メインビット線
に対応してそれぞれ複数本のサブビット線の各一端部を
選択的に接続するための複数のカラムゲートトランジス
タと、 前記セルアレイブロックに設けられ、前記各サブビット
線の一端部で前記カラムゲートトランジスタよりメモリ
セル側のノードと接地ノードとの間にそれぞれ接続さ
れ、所定の小電流をリークさせるための電流リーク用ト
ランジスタと、 前記メモリセルアレイの近傍に配列され、各メインビッ
ト線を対応して選択するための複数のメインビット線選
択トランジスタとを具備し、前記メモリセルアレイにお
ける選択されたメモリセルの読み出し動作中に、前記サ
ブビット線の全部にそれぞれ対応して接続されている前
記小電流リーク用トランジスタがオン状態に制御される
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010239A JP2002216488A (ja) | 2001-01-18 | 2001-01-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010239A JP2002216488A (ja) | 2001-01-18 | 2001-01-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002216488A true JP2002216488A (ja) | 2002-08-02 |
Family
ID=18877585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001010239A Pending JP2002216488A (ja) | 2001-01-18 | 2001-01-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002216488A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103161A (ja) * | 2002-09-11 | 2004-04-02 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2005078698A (ja) * | 2003-08-29 | 2005-03-24 | Mentor Graphics Corp | 不揮発性半導体記憶装置 |
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| JP2005317110A (ja) * | 2004-04-28 | 2005-11-10 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7257025B2 (en) | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| JP2008034079A (ja) * | 2006-07-05 | 2008-02-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、並びにその読み出し方法及び読み出し回路 |
| US7480183B2 (en) | 2006-07-05 | 2009-01-20 | Panasonic Corporation | Semiconductor memory device, and read method and read circuit for the same |
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| US7675782B2 (en) | 2002-10-29 | 2010-03-09 | Saifun Semiconductors Ltd. | Method, system and circuit for programming a non-volatile memory array |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7738304B2 (en) | 2002-07-10 | 2010-06-15 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7743230B2 (en) | 2003-01-31 | 2010-06-22 | Saifun Semiconductors Ltd. | Memory array programming circuit and a method for using the circuit |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7964459B2 (en) | 2004-10-14 | 2011-06-21 | Spansion Israel Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
-
2001
- 2001-01-18 JP JP2001010239A patent/JP2002216488A/ja active Pending
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070619 |