JPH06314497A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】 列線をプリチャージするのに必要な電流を従
来に比べて少なくすることができ、かつ安定して読出す
ことのできる不揮発性半導体メモリおよびその読出し方
法を提供する。 【構成】 各列線を充電するためのトランジスタ３１〜
３４と列線ＢＬ１〜ＢＬ４との間にゲート電位により列
線の電位を制御することのできる列線電位制御トランジ
スタ４１〜４４が挿入されており、この列線電位制御ト
ランジスタにより列線が充電される電位を低い値に抑え
ることにより列線のプリチャージによる瞬時電流を小さ
な値に抑え、プリチャージ終了後の読出しサイクルにお
いては列線電位制御トランジスタのゲートの電位をプリ
チャージの時より低い電位に下げて、列線同士の容量結
合による列線の電位の低下が生じても列線の電位検出点
の電位が変動しないようにして誤動作発生を防止した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体メモリに関する
もので、特にデータ読出しを改善したＮＡＮＤ構成メモ
リセルを有するＥＥＰＲＯＭに関するものである。

【０００２】

【従来の技術】ＮＡＮＤ型のＥＥＰＲＯＭのメモリセル
の構成を図８に示す。ｐ型半導体基板１の表面にそれぞ
れ高濃度ｎ型不純物拡散領域であるソース領域２および
ドレイン領域３が形成され、これらの間にはチャネル４
が形成されている。チャネルの上方にはゲート絶縁膜５
を介して浮遊ゲート（ＦＧ）６およびさらにその上方に
制御ゲート（ＣＧ）７がそれぞれ形成されており、通常
ゲート絶縁膜５はトンネル効果が起こる程度に極めて薄
く形成されている。

【０００３】次にこのようなメモリセルにおいて、デー
タ書き込みは次のようにして行われる。２進データの一
方は、制御ゲート７を０Ｖに設定し、基板１を高電圧に
することで浮遊ゲート６から基板１に電子を放出するこ
とにより書き込まれる。２進データの他方の書き込み
は、基板１、ソース２、ドレイン３をそれぞれ０ボルト
にして制御ゲート７を高電圧にすることで基板１から浮
遊ゲート６に電子を注入することにより行われる。

【０００４】このようなメモリセルを複数個マトリクス
状に接続し、集積回路化したものの一部を図８に示す。

【０００５】この半導体メモリはＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリセルがマトリクス状に配置されたメモリセル
アレイ１１〜２ｎを有しており、直列接続された各メモ
リセル列は列線（ビット線）ＢＬ１〜ＢＬ２と各メモリ
セル列との間に設けられた選択トランジスタＳ１、Ｓ２
により列線に選択接続されるようになっており、メモリ
セル列に基準電位を与えるためのトランジスタＰ１、Ｐ
２もメモリセル列の他端に接続されている。このため、
選択トランジスタＳ１、Ｓ２のゲートには共通の選択線
が接続され、選択信号ＳＬが与えられるようになってお
り、トランジスタＰ１、Ｐ２のゲートも共通に接続さ
れ、信号φによって制御される。また、メモリセルの同
一行に属するトランジスタのゲートは共通の行線（ワー
ド線）ＷＬ１〜ＷＬｎに接続されている。

【０００６】この図９に示された構成における動作を各
ノードの電圧波形を示す波形図である図１０を参照して
説明する。

【０００７】メモリセルにデータをプログラムするとき
は、まず制御ゲート７に接続されている全ての行線ＷＬ
１〜ＷＬｎを０Ｖにし、基板１を高電圧にして全てのメ
モリセルの浮遊ゲートから基板に電子を放出する。次に
データを書き込むべきメモリセルの選択トランジスタの
ゲートを高電位の選択信号に設定する。同時に信号φを
０Ｖにし、トランジスタＰ１、Ｐ２をオフさせ、メモリ
セルを基準電位から切り離す。

【０００８】そして、メモリセルの浮遊ゲートに電子を
注入する場合は、対応する行線ＷＬを高電位Ｖ１に設定
し、対応する列線ＢＬを０Ｖに設定する。このとき浮遊
ゲートと基板との間の電位差がトンネルを起こすのに十
分な値となり、基板から浮遊ゲートに電子が注入され
る。

【０００９】一方非選択の行線ＷＬはＶ１よりも低いＶ
２の電位に設定する。このとき列線の電位が０Ｖであっ
たとしてもＶ２の電位が低いため浮遊ゲートと基板との
間の電位差がトンネルを起こすのに十分な値とならず、
浮遊ゲートに電子は注入されない。行線ＷＬが高電位Ｖ
１に設定されていたとしても列線ＢＬが電位Ｖ３に設定
されていると、このときも浮遊ゲートと基板との間の電
位差がトンネルを起こすのに十分な値とならず、浮遊ゲ
ートに電子は注入されない。すなわち、時刻Ｔ１ではメ
モリセル２ｎの浮遊ゲートに電子が注入され、メモリセ
ル１ｎの浮遊ゲートには電子の注入は起こらない。同様
に時刻Ｔ２ではメモリセル１１の浮遊ゲートに電子が注
入され、メモリセル２１の浮遊ゲートには電子の注入は
起こらない。

【００１０】このように、一旦全てのメモリセルの浮遊
ゲートから電子を放出し、続いてメモリセルの閾電圧を
負の値にすることにより２進データの一方を書き込み、
その後選択的に浮遊ゲートに電子を注入することによ
り、他方のデータを書き込む。

【００１１】メモリセルからのデータの読出しは、選択
された行線を論理“０”、例えば、０Ｖとし、非選択と
された行線を論理“１”、例えば５Ｖに設定する。非選
択となっている行線に接続されているメモリセルは、そ
のゲートである行線が論理“１”であるため、メモリセ
ルの浮遊ゲートに電子が注入されて閾電圧が正であって
も、あるいはメモリセルの浮遊ゲートがら電子が放出さ
れてメモリセルの閾電圧が負であってもオンとなる。し
かし、選択された行線は０Ｖであるため、この選択され
たメモリセルは閾電圧が正のものはオフとなり、閾電圧
が負のものはオンとなる。したがって、選択されたメモ
リセルがオンとなるかオフとなるかでメモリセルに記憶
されているデータが論理“１”か論理“０”であるかを
検出することが可能である。

【００１２】このような読出し方法では浮遊ゲートに電
子が注入されているメモリセルの閾電圧は、そのメモリ
セルが非選択の時にはオンし、選択されたときにはオフ
するように設定されなければならないため、電子の注入
量については注意を要する。

【００１３】このため、メモリセルへの電子の注入と、
この電子の注入量をチェックするための読出しを繰り返
し行い、適当な注入量になったときに電子の注入を止め
るようにしている。しかしながら、極めて薄いゲート絶
縁膜を通して電子の注入を行っているため、製造工程に
起因して、ゲート絶縁膜の厚さのばらつきや欠陥等が生
じるため、浮遊ゲートへの電子の注入量はメモリセル間
でばらつく。

【００１４】このように、一般に電子の注入されたメモ
リセルの閾電圧はある幅をもってばらつく。よって、最
も閾電圧の低いメモリセルと最も閾電圧の高いメモリセ
ルとの閾電圧の差はメモリセルを流れる電流の差とな
り、選択されたメモリセルからのデータの読出し速度が
メモリセルによって異なることになる。すなわち、直列
に接続された非選択なメモリセルを通して流れる電流に
より、データが検出されるため、非選択なメモリセルの
閾電圧のばらつきはそのままメモリセルに流れる電流の
ばらつきとなり、さらにデータ読出し速度のばらつきと
なる。

【００１５】データ読出し速度を速くするためにはメモ
リセルに流れる電流は多いほど良いが、電子の注入され
たメモリセルの閾電圧は正の値でなければならないた
め、最も閾電圧が低いメモリセルの閾電圧を０Ｖよりわ
ずかに高い値に設定したとしてもメモリセルの閾電圧の
分布のばらつきにより最も閾電圧の高いメモリセルの閾
電圧の値は０Ｖよりもはるかに高い値になってしまう。
これにより、メモリセルに流れる電流は小さな値になっ
てしまい、データを読出すのに時間がかかることにな
る。

【００１６】このため、従来、選択された一つの行線Ｗ
Ｌに接続されているメモリセルの全てから一度にデータ
を読出してこのデータをラッチしておき、このラッチさ
れたデータを順次読出すようにすることが提案されてい
る。このようにすることで、選択された最初のメモリセ
ルからの読出しには時間がかかるが、連続したアドレス
ではその次のメモリセルからのデータの読出しは短時間
で出来るのでデータの読出し時間は短くて済み、高速で
データを読出すことができるようになる。

【００１７】このような手法においては、メモリセルに
流れる電流が極めて少ないことから、各列線をプリチャ
ージしてその後メモリセルにより列線が放電されるか、
放電されず充電されたままでいるかを検出することによ
ってデータの読出しを行っていた。この場合、プリチャ
ージした後は列線への充電経路がなくなるため、メモリ
セルに流れる電流が少なくてもＤＣレベルを十分出すこ
とができる。

【００１８】しかし、従来はこの充電を電源電位まで行
っていたため、全ての列線を充電するのに必要な電流は
瞬時的に極めて大きなものとなっていた。すなわち読出
し速度を速くするためには短時間にプリチャージする事
が必要であり、このためプリチャージを行うときの瞬時
ピーク電流はきわめて大きなものとなっていた。

【００１９】また半導体集積回路の微細加工技術の進歩
と共に列線同士の間隔が益々小さくなって来、列線同士
の容量結合も無視できなくなってきた。上記のような従
来のプリチャージ方式では、プリチャージが終了した後
は充電経路はない。このため、選択されたメモリセルが
オフのままであるメモリセルが接続された列線はプリチ
ャージ終了後は電気的に浮遊状態となる。一方、選択さ
れたメモリセルがオンの状態であるメモリセルが接続さ
れた列線はこのオン状態のメモリセルによって放電さ
れ、列線の電位は徐々に降下する。オン状態のメモリセ
ルが接続された列線と、オフ状態のメモリセルが接続さ
れて電気的に浮遊状態にある列線とが隣同士にあると、
相互間の容量結合によりオン状態のメモリセルに接続さ
れた列線の電位降下に引っ張られてオフ状態のメモリセ
ルの接続された列線の電位も降下する。微細化の進歩と
共に列線同士の結合容量は益々大きくなり、電気的に浮
遊状態にある列線の電位降下も益々大きくなってきた。
このためプリチャージした時の電位が下がり、誤動作も
生じるようになっている。

【００２０】

【発明が解決しようとする課題】本願発明は上記のよう
な事情に鑑みてなされたもので、各列線をプリチャージ
するのに必要な電流を従来に比べて少なくすることがで
き、かつ安定して読出すことのできるプリチャージ手段
を備えた不揮発性半導体メモリおよびその読出し方法を
提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明にかかる半導体メ
モリによれば、マトリクス状に配列されたメモリセルを
有するメモリセルアレイと、同一行に属する前記メモリ
セルに接続される行線と、同一列に属する前記メモリセ
ルに接続される列線と、前記列線をプリチャージするた
めのプリチャージ手段と、このプリチャージ手段と前記
列線との間に設けられ、前記列線のプリチャージが終了
したときの電位を所定の値に設定する列線電位設定トラ
ンジスタと、この列線電位設定トランジスタと前記プリ
チャージ手段との接続点の電位を検知して選択された前
記メモリセルに記憶されているデータを検出するデータ
検出手段と、前記プリチャージ終了後の前記列線電位設
定トランジスタのゲートの電位をプリチャージ期間のゲ
ートの電位よりも低い値に設定するゲート電位設定手段
とを具備したことを特徴とする。

【００２２】前記列線電位設定トランジスタはエンハン
スメント型であるとよい。

【００２３】前記データ検出手段により検出されたデー
タを記憶する記憶手段をさらに備えるとよい。

【００２４】前記データ検出手段および記憶手段はラッ
チ回路を構成することが好ましい。

【００２５】隣接する列線は前記プリチャージ期間が互
いに異なると良い。

【００２６】

【作用】本発明にかかる不揮発性半導体メモリにおいて
は、各列線を充電するためのトランジスタと列線との間
にゲート電位により列線の電位を制御することのできる
列線電位制御トランジスタが挿入されており、列線が充
電される電位を低い値に抑えることにより列線のプリチ
ャージによる瞬時電流を小さな値に抑え、プリチャージ
終了後の読出しサイクルにおいては列線電位制御トラン
ジスタのゲートの電位をプリチャージの時より低い電位
に下げて、列線同士の容量結合による列線の電位の低下
が生じても列線の電位検出点の電位が変動しないように
して誤動作発生を防止している。

【００２７】

【実施例】本願発明の一実施例を図面を参照して説明す
る。図７は本願発明が適用されるメモリセルアレイの構
成を示す回路図である。この回路はメモリセルがｎ行４
列のマトリクス状に配設された３つのメモリセルブロッ
ク（１１１〜１ｎ４、２１１〜２ｎ４、３１１〜３ｎ
４）を有した構成となっている。各メモリブロックにお
いて同一列のメモリセルは直列接続され、選択トランジ
スタＳ１１〜Ｓ１４、Ｓ２１〜Ｓ２４、Ｓ３１〜Ｓ３４
を介して対応する列線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４
に接続される。また、同一行に属するメモリセルのゲー
トは行線ＷＬ１１〜ＷＬ１４、ＷＬ２１〜ＷＬ２４、Ｗ
Ｌ３１〜ＷＬ３４により共通接続されている。このよう
に、メモリセルの構成は図９に示したものと本質的に同
じであるが、メモリセルトランジスタと基準電位との間
のトランジスタ１を省略して示している。

【００２８】図１は図７の列線ＢＬ１、ＢＬ２、ＢＬ
３、ＢＬ４に接続される各列線を充電するための構成を
示す回路図である。

【００２９】各列線は信号φ１により制御されるＰチャ
ネル型エンハンスメント型トランジスタ３１〜３４とこ
れに信号φ２により制御されるＮチャネルエンハンスメ
ント型トランジスタ４１〜４４の直列接続回路により電
源Ｖｃに接続されている。Ｐチャネル型エンハンスメン
ト型トランジスタ３１〜３４は列線を充電するためのも
ので信号φ１が論理“０”の時にオンし列線を充電す
る。また、Ｎチャネルエンハンスメント型トランジスタ
４１〜４４は信号φ２が論理“１”の時にオンし列線Ｂ
Ｌをそのゲート電位からその閾電圧を引いた電位まで充
電する。したがって、列線の充電電位は信号φ２の電位
あるいはトランジスタ４１〜４４の閾電圧によって任意
の値に決めることができる。

【００３０】トランジスタ３１〜３４とトランジスタ４
１〜４４の接続点であるＢＬ１’〜ＢＬ４’は信号φ３
により制御されるＮチャネルエンハンスメント型トラン
ジスタ５１〜５４を介してラッチ回路６１〜６４に接続
されている。

【００３１】なお、信号φ１、φ２、φ３、はデータ読
出しのためのもので図９の信号φとは無関係な信号であ
る。また、信号φ１、φ２、φ３は制御信号発生手段７
０で発生される。

【００３２】図２は図１における各内部ノードの電圧波
形を示す波形図であり、以下、これを参照して図１にお
ける動作を説明する。

【００３３】プリチャージを行うには信号φ１を論理
“０”に、信号φ２を論理“１”にする。このようにす
ることにより、例えば列線ＢＬ１は前述したようにトラ
ンジスタ４１のゲートの電位からその閾電圧を引いた電
位まで充電され、トランジスタ４１とトランジスタ３１
の接続点ＢＬ１’は電源電圧ＶＣまで充電される。この
接続点ＢＬ１’は寄生容量が小さいため急速に充電され
るが、列線ＢＬ１は多くのメモリセルが接続されている
ために寄生容量は大きく、充電は緩慢なものとなる。プ
リチャージ終了後信号φ１を論理“１”にしてトランジ
スタ３１をオフ状態とする。一方、信号φ２は論理
“１”のままであるが、図２に示すようにプリチャージ
の時よりその電位を所定の値だけ下げる。これにより、
トランジスタ４１のゲート電位から閾電圧を引いた値は
列線の電位よりも小さな値となるため、トランジスタ４
１もオフ状態となる。

【００３４】信号φ２を出力する回路は種々考えられる
が、例えば電源電圧ＶＣに接続された負荷となるトラン
ジスタと基準電位との間に、トランジスタ４１と同等の
閾電圧を持ちゲートとドレインとが接続されたトランジ
スタを２個直列に接続したような構成の回路を用い各ト
ランジスタの導通抵抗値を適宜設定すれば、信号φ２の
論理“１”としてトランジスタ４１の閾電圧の２倍の電
圧値を持つ信号が得られるので、列線はトランジスタ４
１の閾電圧と同等の電圧値にプリチャージされる。そし
て上記ゲートとドレインとが接続されたトランジスタと
負荷となるトランジスタとの接続点と、基準電位との間
に、上記ゲートとドレインとが接続された２個直列のト
ランジスタに並列にトランジスタを接続するようにし
て、プリチャージ終了後にオンするようにすれば、信号
φ２として上記負荷となるトランジスタと、上記並列に
接続されたトランジスタとの導通抵抗の比で決まる、所
定電圧だけ低下した論理“１”の信号が得られる。

【００３５】次に、列線ＢＬ１に接続されている選択さ
れたメモリセルがオフ状態、列線ＢＬ２に接続されてい
る選択されたメモリセルがオン状態となっているとす
る。列線ＢＬ１及びＢＬ１’は放電経路がないためにプ
リチャージされた時の電位を保持するが、列線ＢＬ２及
びＢＬ２’はメモリセルによって放電される。まず列線
ＢＬ２の電位が徐々に放電される。ＢＬ２の電位がトラ
ンジスタ４２のゲート電位から閾電圧を引いた値以下に
なるとトランジスタ４２はオン状態になってＢＬ２’も
放電される。その後信号φ３を論理“１”とするとＮチ
ャンネルエンハンスメント型トランジスタ５１、５２が
オン状態となる。したがってラッチ回路６１、６２は列
線ＢＬ１’、ＢＬ２’の電位を検出することにより列線
ＢＬ１に接続されている選択されたメモリセルがオフ状
態、列線ＢＬ２に接続されている選択されたメモリセル
がオン状態となっていることを検出し、この検出結果を
記憶する。

【００３６】この実施例では列線の充電電位をトランジ
スタ４１〜４４により低い電位に抑えているため、プリ
チャージの時の瞬時ピーク電流を小さくできる。またプ
リチャージが終了した後信号φ２の電位を所定の値だけ
下げてトランジスタ４１〜４４をオフさせているため、
列線同士の容量結合により列線が下がったとしても、こ
の所定の値より大きく下がらなければトランジスタ４１
〜４４がオンすることはない。したがって、ラッチ回路
６１〜６４によって検知されるメモリセルのデータが実
質的に読み出されるＢＬ’の電位に影響はなく、誤動作
の発生が防止される。

【００３７】また、メモリセルの電位の検出点である、
プリチャージ用トランジスタと列線電位制御トランジス
タの接続点での電位振幅は列線の電位の影響を受けなく
なるため、大きくすることができるので、データ検知の
マージンも大きくなる。

【００３８】本発明の他の実施例を回路構成図である図
３およびその各部の信号波形を示す波形図である図４を
参照して説明する。図３においては図１と同じ構成要素
には同じ参照番号を付してその詳細な説明は省略する。

【００３９】この実施例では図１の構成における信号φ
２をφ２１、φ２２の二つの系統に分けている。同様に
信号φ３をφ３１、φ３２の二つの系統に分けている。
これらの信号は隣接する列線ごとに交互にトランジスタ
４１〜４４および５１〜５４のゲートに入力されてお
り、隣接する列線は異なる信号で制御されることにな
る。例えば、列線ＢＬ１は信号φ２１、φ３１で、列線
ＢＬ２は信号φ２２、φ３２で制御されている。このた
めプリチャージされデータが読出される列線に隣接する
列線ではデータの読出しが行われない。したがって、隣
接する列線同士が干渉することはなく、従来のように隣
接する列線による容量結合に基づく誤動作は発生しな
い。

【００４０】図５および図６は本願発明による更に他の
実施例を示すもので、図５は回路構成図、図６はその各
部の信号波形を示す波形図である。この実施例では図３
に示した実施例と同様に、図１の信号φ３をφ３１、φ
３２の二つの系統に分けているとともに、隣接する列線
で一つのラッチ回路を共用するようにしている。

【００４１】すなわち、信号φ３をφ３１、φ３２の二
つの系統に分けて隣接列線に対して供給しているので、
隣接列線に関するトランジスタ５１，５２がオンする時
期がずれて、メモリセルのデータをラッチ回路が検知す
る時間を異ならせることができ、ラッチ回路を隣接列線
で共通に使用することが可能となる。この実施例ではラ
ッチ回路の数を減少させることができ、スペース効率が
向上する。

【００４２】また、行線は最初全てを論理“０”、例え
ば０Ｖにしておき、列線の充電が完了した後、非選択な
行線を論理“１”にしても良いし、行線は所定の論理レ
ベルに設定しておき、選択トランジスタを列線の充電完
了後にオンする用にしても良い。もちろん最初から行線
及び選択トランジスタを所定の論理レベルに設定し、そ
の後列線のプリチャージを行うようにしても良く、種々
の応用が可能である。

【００４３】以上の実施例では浮遊ゲートを有するＭＯ
ＳトランジスタをメモリセルとするＮＡＮＤ型の不揮発
性半導体メモリで説明したが、本発明は列線をプリチャ
ージする時のデータの読み出し方法であり、これはこれ
に限らず列線をプリチャージするものであれば、どのよ
うなメモリにも本発明を適用することができる。

【００４４】

【発明の効果】以上説明したように、本願発明によれば
プリチャージするためのトランジスタと列線の間に列線
の電位を制御するトランジスタを設けたため、プリチャ
ージの時のピーク電流を小さくでき、またこのトランジ
スタによりプリチャージ終了後列線の電位を所定の値に
抑えているので、列線同士の容量結合による誤動作も防
止することができる。

【００４５】さらにメモリセルの電位の検出点の電位振
幅を大きくすることができるため、データ検知のマージ
ンも大きくなる。

【図面の簡単な説明】

【図１】本発明にかかる不揮発性半導体メモリの一実施
例の構成を示す回路図である。

【図２】図１の構成における動作を示す波形図である。

【図３】本発明にかかる不揮発性半導体メモリの他の実
施例の構成を示す回路図である。

【図４】図３の構成における動作を示す波形図である。

【図５】本発明にかかる不揮発性半導体メモリのさらに
他の実施例の構成を示す回路図である。

【図６】図５の構成における動作を示す波形図である。

【図７】本発明が適用されるメモリセルアレイの構成を
示す回路図である。

【図８】典型的なＮＡＮＤ型のＥＥＰＲＯＭのメモリセ
ルの構成を示す断面図である。

【図９】従来用いられている典型的なメモリセルアレイ
の構成を示す回路図である。

【図１０】従来の不揮発性半導体メモリの動作を示す波
形図である。

【符号の説明】

３１〜３４ プリチャージ用トランジスタ ４１〜４４ 列線電位制御用トランジスタ ５１〜５４ 検出用トランジスタ ６１〜６４ ラッチ回路 ７０ 制御信号発生手段 １１１〜１ｎ４、２１１〜２ｎ４、３１１〜３ｎ４ メ
モリセル ＷＬ１１〜ＷＬ１４、ＷＬ２１〜ＷＬ２４、ＷＬ３１〜
ＷＬ３４ 行線 ＢＬ１〜ＢＬ４ 列線

Claims (5)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配列されたメモリセルを有
   するメモリセルアレイと、 同一行に属する前記メモリセルに接続される行線と、 同一列に属する前記メモリセルに接続される列線と、 前記列線をプリチャージするためのプリチャージ手段
   と、 このプリチャージ手段と前記列線との間に設けられ、前
   記列線のプリチャージが終了したときの電位を所定の値
   に設定する列線電位設定トランジスタと、 この列線電位設定トランジスタと前記プリチャージ手段
   との接続点の電位を検知して選択された前記メモリセル
   に記憶されているデータを検出するデータ検出手段と、 前記プリチャージ終了後の前記列線電位設定トランジス
   タトランジスタのゲートの電位を前記プリチャージ期間
   のゲートの電位よりも低い値に設定するゲート電位設定
   手段とを具備した半導体メモリ。
2. 【請求項２】前記列線電位設定トランジスタはエンハン
   スメント型であることを特徴とする請求項１に記載の半
   導体メモリ。
3. 【請求項３】前記データ検出手段により検出されたデー
   タを記憶する記憶手段をさらに備えた請求項１に記載の
   半導体メモリ。
4. 【請求項４】前記データ検出手段および記憶手段はラッ
   チ回路を構成することを特徴とする請求項３に記載の不
   揮発性半導体メモリ。
5. 【請求項５】隣接する列線は前記プリチャージ期間が互
   いに異なることを特徴とする請求項１に記載の不揮発性
   半導体メモリ。