JP3204799B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、マトリクス状に配列されたメモリセルを高速
アクセスするに好適な半導体メモリ装置に関する。

【０００２】

【従来の技術】半導体集積回路は、集積度の向上ととも
に微細化が図られ、ＭＯＳ型集積回路においてはゲート
絶縁膜は益々薄くなってきている。

【０００３】ゲート絶縁膜が薄くなると、ゲート絶縁膜
に印加される電界が強くなり、ゲートにダメージを与え
るおそれが出てきている。

【０００４】以上のような点から、最近では、外部から
集積回路素子に供給される５Ｖの電圧を、集積回路内部
で３Ｖ程度に降圧し、これを使用するようなものも出て
きている。

【０００５】また、消費電力の低減という観点から、集
積回路の電源電圧自体を３Ｖとし、全ての動作を３Ｖで
保証するような半導体メモリやＣＰＵなども出てきてい
る。

【０００６】以上のような事情から、最近では３Ｖで動
作する半導体メモリに対する要求が強くなってきてお
り、製品化される品種も徐々に増えつつある。

【０００７】しかしながら、浮遊ゲートを有するＭＯＳ
トランジスタをメモリセルとする不揮発性半導体メモリ
においては、メモリセルの閾値電圧が高いため、動作電
圧を３Ｖ化するのは困難である。

【０００８】図１６は、浮遊ゲート構造を有するＭＯＳ
トランジスタの断面図である。図１６に示すように、Ｐ
型半導体基板１３１においては、Ｎ^＋拡散層からなるド
レイン１３２と、同じくＮ^＋拡散層からなるソ−ス１３
３が、チャンネル領域１３４を挟んで形成されている。
チャンネル領域１３４に対向する上方には、第１の絶縁
膜１３７を挟んで、浮遊ゲート１３５が配置される。浮
遊ゲート１３５の上方には、第２の絶縁膜１３８を挟ん
で、制御ゲート１３６が配置される。

【０００９】以上のような構成においては、浮遊ゲート
１３５とチャンネル領域１３４の間には第１の絶縁膜１
３７が介在しており、浮遊ゲート１３５と制御ゲート１
３６の間には第２の絶縁膜１３８が介在している。そし
て、制御ゲート１３６に印加される電位によって、チャ
ンネル領域１３４のオン／オフ状態が制御されるので、
制御ゲート１３６からチャンネル領域１３４を見た場合
の見かけ上のゲート絶縁膜の厚さは、第１の絶縁膜１３
７と第２の絶縁膜１３８の両方が存在するために厚いも
のとなり、これにより、制御ゲート１３６から見た閾値
電圧は高くなる。

【００１０】また、例えば、良く知られているＮＡＮＤ
型ＥＥＰＲＯＭでは、メモリセルに記憶する論理“１”
と論理“０”を、メモリセルの閾値電圧の正と負とに対
応させて記憶している。つまり、浮遊ゲート１３５に電
子が注入されている場合は、正の閾値電圧となる。浮遊
ゲート１３５から電子が放出されている場合は、負の閾
値電圧となる。浮遊ゲート１３５への電子の注入とそれ
からの放出は、第１の絶縁膜１３７を通して、基板１３
１との間でトンネル効果を利用して行われる。このた
め、製造プロセスにおけるゲート絶縁膜質のばらつきや
ゲート絶縁膜厚のばらつき等によって、複数のメモリセ
ルの閾値電圧はある幅を持って分布することになる。即
ち、図１７は、複数のメモリセルの閾値電圧の分布を示
す図であり、縦軸に個数、横軸に閾値電圧Ｖｔｈを示
す。図１７から明らかなように、メモリセルの正側の閾
値電圧Ｖｔｈは、閾値電圧Ｖｔｈ１とＶｔｈ２との間
に、ある幅を持って分布する。

【００１１】ＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセル
からデータを読み出す時に、選択されたメモリセルの制
御ゲート１３６を論理“０”（Ｌレベル）に、非選択の
メモリセルの制御ゲート１３６を論理“１”（Ｈレベ
ル）に設定する。閾値電圧が負のメモリセルは制御ゲー
ト１３６が論理“０”でもオンし、閾値電圧が正のメモ
リセルは制御ゲート１３６が論理“０”になるとオフす
る。このようにして、選択されたメモリセルがオンであ
るか、オフであるか、によってメモリセル中のデータが
読み出される。

【００１２】非選択なメモリセルの制御ゲート１３６は
論理“１”に設定する。これにより、非選択なメモリセ
ルは、その閾値電圧の正負にかかわらず、オン状態とな
る。図１８にＮＡＮＤ型のＥＥＰＲＯＭのメモリセルの
回路構成の一例を示す。メモリセルブロック１２７は、
メモリセル３１〜３４を、選択トランジスタ４と電流カ
ット用トランジスタ１との間に直列に接続して構成して
いる。そして、これらのメモリセル３１〜３４のうちの
非選択なメモリセルのゲートをＨレベル（オン状態）と
し、選択されたメモリセルのゲートをＬレベルとする。
この状態で、選択メモリセルがオンであるかオフである
かによって、つまり直列接続されたメモリセル３１〜３
４を通じて電流が流れるか流れないかによって、選択メ
モリセル中に記憶されたデータが読み出される。

【００１３】ところが、図１７に示すように、非選択メ
モリセルの全てをオン状態とするためには、非選択メモ
リセルの制御ゲートに閾値電圧Ｖｔｈ２以上の電圧を印
加する必要がある。そして、非選択メモリセルに与える
電圧が高ければ高いほど、メモリセルに流れる電流は多
くなる。このため、半導体メモリの読み出し速度を速く
することが可能となる。

【００１４】複数のメモリセルの閾値電圧は、先にも述
べたように、ある幅を持ってばらつき、この幅（Ｖｔｈ
２〜Ｖｔｈ１）は通常で１〜２Ｖもある。論理“１”の
データとしては、通常は電源電圧が、行線を介して、制
御ゲートに供給される。このため、電源が低電圧化され
た場合、閾値電圧Ｖｔｈ２と電源電圧との差が小さくな
って、データの読み出し速度が遅くなってしまう。

【００１５】これに対し、閾値電圧Ｖｔｈ２と電源電圧
との差を大きくするには、閾値電圧Ｖｔｈの値を小さく
すれば良いが、閾値電圧Ｖｔｈ１を正の値に保つ必要が
ある。つまり、閾値電圧Ｖｔｈ１を正の値に保ったま
ま、閾値電圧Ｖｔｈ２を小さくするには、閾値電圧Ｖｔ
ｈのばらつき幅（Ｖｔｈ２−Ｖｔｈ１）を小さくする必
要があるが、製造プロセス技術的に困難である。

【００１６】これに代わる方法として、例えば、集積回
路内部で、電源電圧を昇圧して、昇圧した電圧を非選択
なメモリセルの制御ゲートに与えることも考えられる。
しかしながら、このような昇圧回路は電流供給能力が小
さい。このため、行線を充電する時に、時間がかかって
しまうという欠点がある。

【００１７】図１９は、ＮＡＮＤ型ＥＥＰＲＯＭのメモ
リセルアレイと行デコーダの関係を示すブロック図であ
る。図１９に示すように、行デコーダ１３９によって選
択される行線Ｗに選択トランジスタ４のゲートと、電流
カット用トランジスタ１のゲートと、メモリセル３１，
３２，３３，…の制御ゲートがそれぞれ接続されてい
る。列線１２８とグランドとの間には、メモリセルブロ
ック１２７が、即ち、選択トランジスタ４、メモリセル
３１，３２，３３，…、電流カット用トランジスタ１の
直列回路であるメモリセルブロック１２７が接続されて
いる。そして、メモリセルブロック１２７の複数が、マ
トリクス状に配列されている。選択トランジスタ４の一
端、つまりメモリセルブロック１２７の一端は対応する
列毎に列線１２８に接続される。列線１２８は図示しな
い検知回路に接続されており、その検知回路により選択
されたメモリセルからのデータの読み出しが行われる。

【００１８】図１９の一部分の詳細が、図２０に示され
る。図２０では、メモリセルブロック１２７中のメモリ
セルが４個の場合を示している。

【００１９】図２０に示すように、行デコーダ１３９に
おいて、信号Ｂ１は、トランジスタ５１〜５４のゲート
に与えられ、インバータＩ１を介してトランジスタ６１
〜６４のゲートに与えられる。一方、信号Ｓ１〜Ｓ４
は、それぞれトランジスタ５１，６１；５２，６２；５
３，６３；５４，６４のソ−スに供給される。トランジ
スタ５１，６１のドレインは行線Ｗ１１を介してメモリ
セル３１のゲートに、トランジスタ５２，６２のドレイ
ンは行線Ｗ１２を介してメモリセル３２のゲートに、ト
ランジスタ５３，６３のドレインは行線Ｗ１３を介して
メモリセル３３のゲートに、トランジスタ５４，６４の
ドレインは行線Ｗ１４を介してメモリセル３４のゲート
に接続される。行線Ｗ１１〜Ｗ１４はそれぞれトランジ
スタ６〜９を介して接地される。トランジスタ６〜９の
ゲートには信号Ｂ１が供給される。メモリセルブロック
１２７（１）の選択トランジスタ４にはインバータＩ１
を介して信号／Ｂ１が供給され、電流カット用トランジ
スタ１には信号φが供給される。

【００２０】ここで、トランジスタ５１〜５４はＰチャ
ンネル型のＭＯＳトランジスタであり、トランジスタ６
１〜６４はＮチャンネル型のＭＯＳトランジスタであ
る。

【００２１】同様に、行デコーダ１３９において、信号
Ｂ２は、トランジスタ５１〜５４のゲートに与えられ、
インバータＩ２を介してトランジスタ６１〜６４のゲー
トに与えられる。一方、信号Ｓ１〜Ｓ４はそれぞれトラ
ンジスタ５１，６１；５２，６２；５３，６３；５４，
６４のソ−スに供給される。トランジスタ５１，６１の
ドレインは行線Ｗ２１を介してメモリセル３１のゲート
に、トランジスタ５２，６２のドレインは行線Ｗ２２を
介してメモリセル３２のゲートに、トランジスタ５３，
６３のドレインは行線Ｗ２３を介してメモリセル３３の
ゲートに、トランジスタ５４，６４のドレインは行線Ｗ
２４を介してメモリセル３４のゲートに供給される。行
線Ｗ２１〜Ｗ２４はそれぞれトランジスタ６〜９を介し
て接地される。トランジスタ６〜９のゲートには信号Ｂ
２が供給される。メモリセルブロック１２７（２）の選
択トランジスタ４にはインバータＩ２を介して信号／Ｂ
２が供給され、電流カット用トランジスタ１には信号φ
が供給される。

【００２２】図２０の構成において、各ノードの電圧波
形を図２１に示す。同図において、（Ａ）は信号Ｓ１、
（Ｂ）は信号Ｓ２、（Ｃ）は信号Ｓ３、（Ｄ）は信号Ｓ
４、（Ｅ）は信号Ｂ１、（Ｆ）は信号Ｂ２、（Ｇ）は行
線Ｗ１１、（Ｈ）は行線Ｗ１２、（Ｉ）は行線Ｗ１３、
（Ｊ）は行線Ｗ１４、（Ｋ）は行線Ｗ２１、（Ｌ）は行
線Ｗ２２、（Ｍ）は行線Ｗ２３、（Ｎ）は行線Ｗ２４の
電圧波形をそれぞれ示すものである。

【００２３】電流カット用トランジスタ１は信号φによ
り制御される。即ち、データの読み出し時に導通状態に
設定され、データの書き込み時には、メモリセル３１〜
３４を通じて電流が流れないようにするために、非導通
状態に設定される。

【００２４】メモリセルブロック１２７は、複数のメモ
リセル３１〜３４と選択トランジスタ４と電流カット用
トランジスタ１の直列回路で構成される。このメモリセ
ルブロック１２７の選択、つまり、列線１２８への接続
は選択トランジスタ４によって行われる。

【００２５】選択トランジスタ４は行線ＷＬ１０，ＷＬ
２０に接続され、それらの行線上の信号／Ｂ１，／Ｂ２
により制御される。例えば、メモリセルブロック１２７
（１）が選択される場合には、信号Ｂ１が論理“０”と
なる。

【００２６】データの読み出しに当たっては、図２１
（Ａ）〜（Ｄ）に示すように、信号Ｓ１〜Ｓ４のうちの
いずれか１つが論理“０”、その他のものが論理“１”
となるように制御される。

【００２７】今、図２１（Ｅ）に示すように、信号Ｂ１
が論理“０”となると、これに対応するメモリセルブロ
ック１２７（１）が選択され且つトランジスタ５１〜５
４，６１〜６４が全てオンとなる。

【００２８】この時、信号Ｂ２は図２１（Ｆ）に示すよ
うに、論理“１”である。したがって、これに対応する
メモリセルブロック１２７（２）は非選択であり且つト
ランジスタ５１〜５４，６１〜６４が全てオフとなる。

【００２９】このとき、図２１（Ｇ）、（Ｈ）、
（Ｉ）、（Ｊ）に示すように、行線Ｗ１１〜Ｗ１４は、
対応する信号Ｓ１〜Ｓ４に基づいて、いずれか１つが論
理“０”、その他のものが論理“１”となるように制御
される。これらの信号はメモリセル３１〜３４の各制御
ゲートに与えられる。

【００３０】一方、行線Ｗ２１〜Ｗ２４は、信号Ｂ２に
よってトランジスタ６〜９が全てオンすることから、図
２１（Ｋ）、（Ｌ）、（Ｍ）、（Ｎ）に示すように、全
てが接地電位に対応する論理“０”となる。

【００３１】これに対して、図２１（Ｆ）に示すよう
に、時刻ｔ１の時点で、信号Ｂ２が論理“０”になる
と、これに対応するメモリセルブロック１２７（２）が
選択状態になる。この時、信号Ｂ１は図２１（Ｅ）に示
すように、論理“１”に変化し、これに対応するメモリ
セルブロック１２７（１）は非選択となる。

【００３２】この場合、図２１（Ｋ）、（Ｌ）、
（Ｍ）、（Ｎ）に示すように、行線Ｗ２１〜Ｗ２４は、
信号Ｓ１〜Ｓ４に対応していずれか１つが論理“０”の
ままとされ、その他のものは論理“１”となるように充
電される。これらの信号はメモリセル３１〜３４の制御
ゲートに与えられる。

【００３３】一方、行線Ｗ１１〜Ｗ１４は、信号Ｂ１に
よりトランジスタ６〜９が全てオンすることから、図２
１（Ｇ）、（Ｈ）、（Ｉ）、（Ｊ）に示すように、全て
が論理“０”となる。

【００３４】以上のようにして、選択したメモリセルブ
ロック１２７中のメモリセル３１〜３４のうちの１つの
ゲートを選択的に論理“０”にすることにより、メモリ
セルブロック１２７のデータを列線１２８に読み出すこ
とができる。

【００３５】

【発明が解決しようとする課題】図２０において、上記
した、選択メモリセルブロック１２７中のメモリセル３
１〜３４のうちの１つからのデータの読み出しを行う場
合を考える。この場合には、選択されたメモリセルにつ
ながる行線以外の全ての行線を充電しなければならな
い。この充電は、行デコーダ１３９の配線を通じて行わ
れる。このため、その充電は大きな容量の充電となる。
つまり、短時間でそれらの行線の充電を完了するために
は、大きな電流供給能力が必要となる。

【００３６】図２０の例では、１つのメモリセルブロッ
ク１２７にメモリセル３１〜３４を４個接続した構成を
例示した。しかし、実際には、チップサイズを縮小して
コストを下げるという観点から、１つのメモリセルブロ
ック１２７はメモリセルの８個あるいは１６個を有する
構成が一般的である。例えば、１６個のメモリセルを有
するメモリセルブロック１２７の場合、信号Ｓ１，Ｓ
２，…も１６個必要となり、大きな容量を充電する必要
が出てくる。

【００３７】したがって、集積回路自体を低電圧で駆動
し、行線のみを昇圧回路によって電源電圧以上に充電し
ようとする場合には、大きな容量を、電流供給能力の比
較的小さな内部昇圧回路を用いて充電することになる。
このため、行線の充電に多くの時間を必要とする。つま
り、データの読み出し速度が遅くなるという欠点があ
る。更に、メモリセルブロック１２７が選択状態から非
選択状態に移行した場合、行線中の全ての電荷を放電す
ることになる。このことは、先に蓄えた充電電荷を捨て
ることになり、省電力という観点からも得策ではない。

【００３８】本発明は、上記に鑑みてなされたもので、
その目的は、内部昇圧回路を用いた場合においても、短
時間で行線を充電できるようにして、読み出し速度の高
速化を図ることにある。

【００３９】また、選択トランジスタ４に直列に複数の
メモリセル３１、３２、…が接続された形式は、メモリ
セルサイズを小さくできるのでＮＡＮＤ型ＥＥＰＲＯＭ
に限らずＲＯＭ等では良く使用される構成である。とこ
ろが、１つのメモリセルブロック１２７のメモリセルの
個数を多くした場合は、行線のピッチはほぼ一つのメモ
リセルの大きさになってしまうので、メモリセルを選択
するための行デコーダもメモリセルトランジスタの大き
さと等しいピッチで作らなければならないために、デコ
ーダのトランジスタ数を減らし占有面積の小さなデコー
ド回路とするために、図２０のような構成のデコーダが
使用されている。

【００４０】本願発明の他の目的は、従来よりも更にデ
コーダを構成するトランジスタ数を減らし、更に小さな
占有面積となる、デコーダを提供する事にある。

【００４１】

【課題を解決するための手段】本発明の半導体メモリ装
置は、第１の行線と、前記第１の行線によって駆動され
る選択用トランジスタと、第２の行線と、前記第２の行
線によって駆動されると共に、前記選択用トランジスタ
に直列に接続されるメモリセルと、前記第１の行線を選
択するための第１の選択手段と、前記第２の行線を選択
するための第２の選択手段と、前記選択用トランジスタ
に接続された列線と、前記列線に接続され、前記メモリ
セルに記憶されたデータを検知するためのデータ検知手
段と、前記第２の選択手段と前記第２の行線との間に接
続され、前記第２の選択手段によって制御されて前記第
２の行線を選択する、第１のスイッチング手段と、所定
の電位を供給するための電位供給端と、前記第２の行線
との間に接続される、第２のスイッチング手段と、を備
えるものとして構成される。

【００４２】

【作用】第１の行線に接続される選択用トランジスタと
第２の行線に接続されるメモリセルを選択用トランジス
タを介して列線側のデータ検知手段からアクセスするに
当たり、第１のスイッチング手段により第２の行線を制
御すると共に第２のスイッチング手段により第２の行線
に所定の電位を供給するための電位供給端を選択的に接
続することにより、第２の行線の充放電にかかわる速度
を速くする。

【００４３】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図１は本発明の一実施例にかかる半導体メ
モリ装置の回路図である。図１に示すように、列線（Ｂ
Ｌ１〜ＢＬｎ）１２８は複数のメモリセルブロック１２
７に接続される。各メモリセルブロック１２７は、選択
トランジスタ４と、メモリセル３１〜３４と、電流カッ
ト用トランジスタ１の直列回路で構成されている。これ
らのブロック１２７はマトリクス状に配置される。マト
リクス状の配列位置に応じて、メモリセルブロック１２
７のメモリセル３１〜３４を、それぞれＭ１１〜Ｍ４１
またはＭ１ｎ〜Ｍ４ｎまたはｍ１１〜ｍ４１またはｍ１
ｎ〜ｍ４ｎと表記する。図１において、信号Ｓ１および
信号Ｓ２は、図２０における信号／Ｂ１，／Ｂ２にそれ
ぞれ対応するものである。

【００４４】本実施例の各メモリセルブロック１２７に
おいて、選択トランジスタ４に接続される第１の行線Ｗ
Ｌ１０，ＷＬ２０とメモリセル３１〜３４の制御ゲート
である第２の行線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ
２４を、信号Ｓ１，Ｓ２を利用して制御するようにして
いる。このため、行デコーダを通しての配線による充放
電が不要となり、データの読み出し時に昇圧された信号
を供給する容量の値も従来に比して小さくすることがで
きる。

【００４５】信号Ｒ１〜Ｒ４及びＲ１Ｂ〜Ｒ４Ｂは、行
線ＷＬ１１〜ＷＬ１４及び行線ＷＬ２１〜ＷＬ２４を選
択するための信号である。これらの信号は、行線ＷＬ１
１〜ＷＬ１４及び行線ＷＬ２１〜ＷＬ２４と信号Ｓ１，
Ｓ２…との間に接続されたトランジスタ５１〜５４及び
６１〜６４のゲートに供給される。

【００４６】信号Ｒ１Ｂ〜Ｒ４Ｂはトランジスタ２１〜
２４の各ゲートおよびトランジスタ２５〜２８の各ゲー
トにも供給される。トランジスタ２１〜２４は所定電位
を供給する電位供給端子ＶＡに対してトランジスタ２９
を介して接続されている。電位供給端子ＶＡはトランジ
スタ２１〜２４のオンにより行線ＷＬ１１〜ＷＬ１４に
接続される。トランジスタ２９のオン／オフは信号Ｓ１
により制御される。

【００４７】一方、トランジスタ２５〜２８は、所定の
電位を供給する電位供給端子ＶＡに対してトランジスタ
３０を介して接続されている。電位供給端子ＶＡは、ト
ランジスタ２５〜２８のオンにより行線ＷＬ２１〜ＷＬ
２４に接続される。トランジスタ３０は信号Ｓ２により
制御される。

【００４８】以上述べたような構成において、次にその
動作を図２の電圧波形図に従って説明する。図２はメモ
リセル３１〜３４の浮遊ゲートに電子を注入する時の各
ノードの電圧波形図を示すものであり、（Ａ）は信号Ｓ
１、（Ｂ）は信号Ｓ２、（Ｃ）は信号Ｒ１、（Ｄ）は信
号Ｒ１Ｂ、（Ｅ）は信号Ｒ２、（Ｆ）は信号Ｒ２Ｂ、
（Ｇ）は信号Ｒ３、（Ｈ）は信号Ｒ３Ｂ、（Ｉ）は信号
Ｒ４、（Ｊ）は信号Ｒ４Ｂ、（Ｋ）は行線ＷＬ１１、
（Ｌ）は行線ＷＬ１２、（Ｍ）は行線ＷＬ１３、（Ｎ）
は行線ＷＬ１４、（Ｏ）は行線ＷＬ２１、（Ｐ）は行線
ＷＬ２２、（Ｑ）は行線ＷＬ２３、（Ｒ）は行線ＷＬ２
４、（Ｓ）は列線ＢＬ１、（Ｔ）は列線ＢＬｎ、（Ｕ）
は電位供給端子ＶＡ、（Ｖ）は信号φをそれぞれ示すも
のである。

【００４９】さて、メモリセル３１〜３４の浮遊ゲート
に電子を注入する場合は、その前に、全てのメモリセル
３１〜３４の浮遊ゲートから電子を放出させる。すなわ
ち、全てのメモリセル３１〜３４中の記憶データを、２
進データの内の一方の値に初期化する。例えば、メモリ
セル３１〜３４はＮチャンネル型ＭＯＳトランジスタで
あり、半導体基板中のＰウェル内に周辺回路から分離し
て配置される。電子の放出を行わせる場合は、メモリセ
ル３１〜３４の制御ゲート、すなわち行線ＷＬ１１〜Ｗ
Ｌ１４または行線ＷＬ２１〜ＷＬ２４を０Ｖに設定し、
メモリセル３１〜３４の作られているＰウェルに高電圧
を印加する。そして、メモリセル３１〜３４の浮遊ゲー
トからＰウェルに電子を放出させる。これにより、メモ
リセル３１〜３４の閾値電圧は負の値となる。

【００５０】行線ＷＬ１１〜ＷＬ１４または行線ＷＬ２
１〜ＷＬ２４を０Ｖに設定する方法としては、いくつか
が考えられる。例えば、信号Ｓ１，Ｓ２…を論理“１”
に、信号Ｒ１〜Ｒ４を論理“０”に、信号Ｒ１Ｂ〜Ｒ４
Ｂを論理“１”に、電位供給端子ＶＡを０Ｖにそれぞれ
設定し、この状態でトランジスタ２１〜２４またはトラ
ンジスタ２５〜２８を通じて電位供給端子ＶＡの０Ｖを
供給する方法である。あるいは、信号Ｓ１，Ｓ２…を論
理“０”、すなわち０Ｖにし、信号Ｒ１〜Ｒ４を論理
“１”にし、これによりトランジスタ５１〜５４を通じ
て、０Ｖの信号Ｓ１，Ｓ２を、行線ＷＬ１１〜ＷＬ１４
または行線ＷＬ２１〜ＷＬ２４に供給する方法である。

【００５１】一方、浮遊ゲートに電子を注入する時は、
信号φは所定の電位となる。これにより、メモリセル３
１〜３４と基準電位との間に接続されている電流カット
用トランジスタ１は、オフする。

【００５２】ここで、信号Ｓ１に対応する複数のメモリ
セルブロック１２７（１ａ）〜１２７（１ｎ）が選択さ
れ、それらのブロック１２７（１ａ）〜１２７（１ｎ）
のうちのあるブロック１２７（１ａ）中のメモリセル
（Ｍ１１）３１の浮遊ゲートに電子を注入し、他のブロ
ック１２７（１ｂ）〜１２７（１ｎ）中のメモリセル
（Ｍ１ｎ）３１の浮遊ゲートは電子が放出されたままの
状態にしておく場合の動作について説明する。

【００５３】なお、信号Ｓ１以外の信号、例えば信号Ｓ
２に対応するメモリセルブロック１２７（２ａ）〜１２
７（２ｎ）のメモリセル３１〜３４は非選択である。メ
モリセルブロック１２７（１ａ）が選択される時は、対
応する信号Ｓ１は論理“１”に設定される。メモリセル
３１〜３４のゲートに、選択的に、電子注入用の高電圧
を供給する必要がある。このため、浮遊ゲートに電子を
注入する時のこの論理“１”は、データの読み出しの時
の論理“１”よりも、高い電圧値（例えば２０Ｖ程度）
とされる。一方、他のメモリセルブロック１２７（２）
を非選択とするために、対応する信号Ｓ２は論理
“０”、例えば０Ｖにされる。

【００５４】行線ＷＬ１１に接続されるメモリセル（Ｍ
１１）３１を選択する時は、信号Ｒ１を論理“１”に、
信号Ｒ１Ｂを論理“０”に設定する。非選択な行線に対
応する信号Ｒ２、Ｒ３、Ｒ４はいずれも論理“０”に、
信号Ｒ２Ｂ、Ｒ３Ｂ、Ｒ４Ｂはいずれも論理“１”に設
定される。この場合の論理“１”も読み出し時の電圧よ
りも高い電圧である。

【００５５】信号Ｒ１が論理“１”であるため、Ｎチャ
ンネルＭＯＳトランジスタであるトランジスタ５１
（１）はオンする。信号Ｒ１Ｂが論理“０”であるの
で、ＰチャンネルＭＯＳトランジスタであるトランジス
タ６１（１）もオンする。このため、論理“１”の信号
Ｓ１の高電圧が、トランジスタ５１（１），６１（１）
を通じて、行線ＷＬ１１に供給される。一方、信号Ｒ
２，Ｒ３，Ｒ４は論理“０”、信号Ｒ２Ｂ，Ｒ３Ｂ，Ｒ
４Ｂは論理“１”である。このため、これらの信号がゲ
ートに供給されるトランジスタ５２（１），６２
（１），５３（１），６３（１），５４（１），６４
（１）は、全て、オフ状態となる。従って、信号Ｓ１
は、非選択である行線ＷＬ１２，ＷＬ１３，ＷＬ１４に
は供給されない。

【００５６】また、行線ＷＬ１２〜ＷＬ１４は、信号Ｓ
１によりゲート制御されるトランジスタ２９と、それぞ
れのゲートが信号Ｒ２Ｂ〜Ｒ４Ｂで制御されるトランジ
スタ２２〜２４を介して、所定の電位供給端子ＶＡに接
続される。

【００５７】行線ＷＬ１１は、ゲートが信号Ｒ１Ｂによ
り制御されるトランジスタ２１がオフしているため、所
定の電位供給端子ＶＡに接続されない。行線ＷＬ１２
は、ゲートが信号Ｒ２Ｂにより制御されるトランジスタ
２２とゲートが信号Ｓ１により制御されるトランジスタ
２９を通じて、所定の電位供給端子ＶＡに接続される。
同様に、行線ＷＬ１３は、ゲートが信号Ｒ３Ｂにより制
御されるトランジスタ２３とゲートが信号Ｓ１により制
御されるトランジスタ２９を通じて、所定の電位供給端
子ＶＡに接続される。同様に、行線ＷＬ１４は、ゲート
が信号Ｒ４Ｂにより制御されるトランジスタ２４とゲー
トが信号Ｓ１により制御されるトランジスタ２９を通じ
て、所定の電位供給端子ＶＡに接続される。

【００５８】一方、信号Ｓ２は論理“０”であるため
に、第１の行線ＷＬ２０も論理“０”となり、この第１
の行線ＷＬ２０に接続されている選択トランジスタ４及
びトランジスタ３０はオフする。また、トランジスタ５
１及び６１はオンしているので、このトランジスタ５１
及び６１を通して信号Ｓ２が第２の行線ＷＬ２１に供給
され、ゲートが信号Ｒ１Ｂによって制御されるトランジ
スタ２５はオフしているため、第２の行線ＷＬ２１も論
理“０”となる。トランジスタ５２〜５４、トランジス
タ６２〜６４はオフしており、ゲートが信号Ｒ２Ｂ、Ｒ
３Ｂ、Ｒ４Ｂによってそれぞれ制御されるトランジスタ
２６、２７、２８はオンしているので、これらトランジ
スタ２６、２７、２８を通して第２の行線ＷＬ２２、Ｗ
Ｌ２３、ＷＬ２４はお互いに接続される事になるが、ト
ランジスタ５２〜５４、トランジスタ６２〜６４はオフ
のため、第２の行線ＷＬ２２、ＷＬ２３、ＷＬ２４は電
気的に浮遊状態になる。一般的には、Ｐ−Ｎ接合のリー
ク電流等により、第２の行線ＷＬ２２、ＷＬ２３、ＷＬ
２４は半導体基板と等しい電位、すなわち０Ｖ程度の電
位となる。このため非選択なメモリセルブロック１２７
（２）では、メモリセルへの電子の注入は起こらない。

【００５９】上記のように非選択の信号Ｒ２Ｂ、Ｒ３
Ｂ、Ｒ４Ｂは共に論理“１”となっているため、トラン
ジスタ２２、２３、２４は導通状態となり、論理“１”
の信号Ｓ１で制御されるトランジスタ２９もオンするた
め、所定の電位供給端子ＶＡが非選択な行線ＷＬ１２、
ＷＬ１３、ＷＬ１４に供給される。この時、所定の電位
供給端子ＶＡは非選択なメモリセル３２、３３、３４の
制御ゲートに供給されるので、非選択なメモリセル３
２、３３、３４の浮遊ゲートへの電子の注入が起こらな
いような適当な低い値に設定される。

【００６０】図２に示すように、選択されたＭ１１に対
応するメモリセル３１に電子を注入する時は、列線ＢＬ
１は論理“０”、例えば０Ｖに設定されており、この０
Ｖが選択トランジスタ４を通じてメモリセル３１のチャ
ンネル領域まで伝達されている。このため、メモリセル
３１の制御ゲートに供給された高電圧信号Ｓ１とチャン
ネル領域との間の電圧差が、チャンネル領域から浮遊ゲ
ートへ電子を注入するのに十分な値となり、メモリセル
３１の浮遊ゲートに電子が注入される。

【００６１】非選択なＭ２１，Ｍ３１，Ｍ４１に対応す
るメモリセル３２，３３，３４のチャンネル領域の電位
も０Ｖであるが、その制御ゲートに供給されている電圧
は所定の電位供給端子ＶＡの電圧である。このため、制
御ゲートとチャンネルとの間の電圧差が浮遊ゲートに電
子を注入するのに足りる値には至らないため、非選択な
メモリセル３２，３３，３４の浮遊ゲートには電子の注
入は起こらない。

【００６２】一方、Ｍ１ｎに対応するメモリセル３１に
おいては、その浮遊ゲートに電子の注入は行わずに、メ
モリセル３１の閾値電圧を負のままにしておきたい。こ
のため、列線１２８のＢＬｎには所定の電圧が与えられ
る。すなわち、選択されたＭ１ｎに対応するメモリセル
３１の制御ゲートには高電圧が供給されているが、チャ
ンネル領域には、先にも述べたように、所定の電位が与
えられている。このため、制御ゲートとチャンネル領域
との間の電圧差が、浮遊ゲートに電子を注入できる程度
の大きさにならない。このため、このメモリセル３１の
浮遊ゲートには電子は注入されず、その閾値電圧は負の
ままに保持される。

【００６３】非選択なＭ２ｎ，Ｍ３ｎ，Ｍ４ｎに対応す
るメモリセル３２，３３，３４においても、制御ゲート
とチャンネルとの間の電圧の差が、浮遊ゲートに電子を
注入できる程度には大きくない。このため、これらのメ
モリセル３２，３３，３４はそのままの状態に保持され
る。

【００６４】ここで、非選択なメモリセルの行線を所定
の電位供給端子ＶＡの電圧に設定しているのは、次の理
由による。即ち、例えば、図１のＭ４ｎに対応するメモ
リセル３４の浮遊ゲートに電子を注入したい時には、Ｍ
１ｎ、Ｍ２ｎ、Ｍ３ｎに対応するメモリセル３１、３
２、３３を通じて列線１２８の０Ｖの電位をＭ４ｎに対
応するメモリセル３４まで伝達しなければならない。こ
のため、非選択なメモリセルでの電子の注入が起こら
ず、しかも浮遊ゲートに電子が注入されているメモリセ
ルがオンするような電圧に電位供給端子ＶＡを設定し
て、選択されたメモリセルまで０Ｖの電圧が伝達できる
ようにしている。

【００６５】時刻ｔ５までの間は信号Ｓ１を論理“１”
にし、信号Ｓ２を論理“０”にしてメモリセルブロック
１２７（１）を選択し、時刻ｔ５以降は、信号Ｓ１を論
理“０”にし、信号Ｓ２を論理“１”にして、メモリセ
ルブロック１２７（２）を選択する場合である。また、
時刻ｔ２までの間と、時刻ｔ５と時刻ｔ６の間は信号Ｒ
１を論理“１”にし、第２の行線ＷＬ１１あるいはＷＬ
２１を選択する場合である。一方、時刻ｔ２と時刻ｔ３
の間と、時刻ｔ６と時刻ｔ７の間は信号Ｒ２を論理
“１”にし、第２の行線ＷＬ１２あるいはＷＬ２２を選
択する場合である。更に、時刻ｔ３と時刻ｔ４の間と、
時刻ｔ７と時刻ｔ８の間は信号Ｒ３を論理“１”にし、
第２の行線ＷＬ１３あるいはＷＬ２３を選択する場合で
ある。そして、時刻ｔ４と時刻ｔ５の間と、時刻ｔ８以
降は信号Ｒ４を論理“１”にし、第２の行線ＷＬ１４あ
るいはＷＬ２４を選択する場合である。

【００６６】全期間を通じて、電位供給端子ＶＡは所定
の電位に設定し、信号φは論理“０”としておく。

【００６７】図２からわかるように、行線ＷＬ１１は、
時刻ｔ１〜時刻ｔ２の間は論理“１”、時刻ｔ２〜時刻
ｔ５の間は所定の電位、時刻ｔ５〜時刻ｔ６の間は論理
“０”、時刻ｔ６以降は電気的浮遊状態となる。また、
行線ＷＬ１２は、時刻ｔ１〜時刻ｔ２の間は所定の電
位、時刻ｔ２〜時刻ｔ３は論理“１”、時刻ｔ３〜時刻
ｔ５は所定の電位、時刻ｔ５〜時刻ｔ６の間は電気的浮
遊状態、時刻ｔ６〜時刻ｔ７は論理“０”、時刻ｔ７以
降は電気的浮遊状態となる。また、行線ＷＬ１３は、時
刻ｔ１〜時刻ｔ３の間は所定の電位、時刻ｔ３〜時刻ｔ
４の間は論理“１”、時刻ｔ４〜時刻ｔ５の間は所定の
電位、時刻ｔ５〜時刻ｔ７の間は電気的浮遊状態、時刻
ｔ７〜時刻ｔ８の間は論理“０”、時刻ｔ８以降は電気
的浮遊状態となる。また、行線ＷＬ１４は、時刻ｔ１〜
時刻ｔ４の間は所定の電位、時刻ｔ４〜時刻ｔ５の間は
論理“１”、時刻ｔ５〜時刻ｔ８の間は電気的浮遊状
態、時刻ｔ８以降は論理“０”となる。

【００６８】一方、行線ＷＬ２１は、時刻ｔ１〜時刻ｔ
２の間は論理“０”、時刻ｔ２〜時刻ｔ５の間は電気的
浮遊状態、時刻ｔ５〜時刻ｔ６の間は論理“１”、時刻
ｔ６以降は所定の電位となる。また、行線ＷＬ２２は、
時刻ｔ１〜時刻ｔ２の間は電気的浮遊状態、時刻ｔ２〜
時刻ｔ３の間は論理“０”、時刻ｔ３〜時刻ｔ５の間は
電気的浮遊状態、時刻ｔ５〜時刻ｔ６の間は所定の電
位、時刻ｔ６〜時刻ｔ７の間は論理“１”、時刻ｔ７以
降は所定の電位となる。また、行線ＷＬ２３は、時刻ｔ
１〜時刻ｔ３の間は電気的浮遊状態、時刻ｔ３〜時刻４
の間は論理“０”、時刻ｔ４〜時刻ｔ５の間は電気的浮
遊状態、時刻ｔ５〜時刻ｔ７の間は所定の電位、時刻ｔ
７〜時刻ｔ８の間は論理“１”、時刻ｔ８以降は所定の
電位となる。さらに、行線ＷＬ２４は、時刻ｔ１〜時刻
ｔ４の間は電気的浮遊状態、時刻ｔ４〜時刻ｔ５の間は
論理“０”、時刻ｔ５〜時刻ｔ８の間は所定の電位、時
刻ｔ８以降は論理“１”となる。

【００６９】列線１２８のＢＬ１は、時刻ｔ３までの間
は論理“０”、時刻ｔ３と時刻ｔ５の間は所定の電位、
時刻ｔ５から時刻ｔ７の間は論理“０”、時刻ｔ７以降
は所定の電位というように変化する。

【００７０】一方、列線１２８のＢＬｎは、時刻ｔ３ま
での間は所定の電位、時刻ｔ３と時刻ｔ５の間は論理
“０”、時刻ｔ５から時刻ｔ７の間は所定の電位、時刻
ｔ７以降は論理“０”というように変化する。

【００７１】以上のような動作に基づき、時刻ｔ１と時
刻ｔ２の間は、Ｍ１１に対応するメモリセル３１に電子
注入、Ｍ１ｎに対応するメモリセル３１は変化しない。

【００７２】時刻ｔ２と時刻ｔ３の間は、Ｍ２１に対応
するメモリセル３２に電子注入、Ｍ２ｎに対応するメモ
リセル３２は変化せずとなる。また、時刻ｔ３と時刻ｔ
４の間は、Ｍ３１に対応するメモリセル３３は変化せ
ず、Ｍ３ｎに対応するメモリセル３３は電子注入とな
る。更に、時刻ｔ４と時刻ｔ５の間は、Ｍ４１に対応す
るメモリセル３４は変化せず、Ｍ４ｎに対応するメモリ
セル３４は電子注入となる。また、時刻ｔ５と時刻ｔ６
の間は、ｍ１１に対応するメモリセル３１に電子注入、
ｍ１ｎに対応するメモリセル３１は変化せずとなる。更
に、時刻ｔ６と時刻ｔ７の間は、ｍ２１に対応するメモ
リセル３２に電子注入、ｍ２ｎに対応するメモリセル３
２は変化せずとなる。そして、時刻ｔ７と時刻ｔ８の間
は、ｍ３１に対応するメモリセル３３は変化せず、ｍ３
ｎに対応するメモリセル３３は電子注入となる。また、
時刻ｔ８以降はｍ４１に対応するメモリセル３４は変化
せず、ｍ４ｎに対応するメモリセル３４は電子注入とな
る。

【００７３】以上のように、メモリセルが選択される時
には、制御ゲートに高電圧を印加し、メモリセルのチャ
ンネル領域を０Ｖにするか、所定の電位にするかで、浮
遊ゲートへ電子を注入するか否かを決定する。この時
に、高電圧を供給するのは、選択トランジスタ４と選択
されたメモリセル３１〜３４の制御ゲートであり、従来
のように行デコーダ中の配線への高電圧の供給はない。
このため、従来よりも高電圧を供給する対象の容量は少
なくて済む。このため、例えば、集積回路内部のチャー
ジポンプ回路などで高電圧を発生する場合は、所定の高
電圧に達するまでの時間を短くすることができる。これ
により、電子の注入に要する時間を短くすることができ
る。

【００７４】ちなみに、行線の選択を切り替える場合
は、前に選択されていた時の電位が残り、次のメモリセ
ルを選択した場合に、誤動作するおそれがある。このた
め、選択の切替時には、一度初期状態に戻してから次の
選択動作に入るのが望ましい。

【００７５】次に、図３の波形図に基づいて、メモリセ
ルからデータの読み出しを行う場合の動作について説明
する。図３は、メモリセル３１〜３４からデータを読み
出す時の各ノードの電圧波形図を示すものであり、
（Ａ）は信号Ｓ１、（Ｂ）は信号Ｓ２、（Ｃ）は信号Ｒ
１、（Ｄ）は信号Ｒ１Ｂ、（Ｅ）は信号Ｒ２、（Ｆ）は
信号Ｒ２Ｂ、（Ｇ）は信号Ｒ３、（Ｈ）は信号Ｒ３Ｂ、
（Ｉ）は信号Ｒ４、（Ｊ）は信号Ｒ４Ｂ、（Ｋ）は行線
ＷＬ１１、（Ｌ）は行線ＷＬ１２、（Ｍ）は行線ＷＬ１
３、（Ｎ）は行線ＷＬ１４、（Ｏ）は行線ＷＬ２１、
（Ｐ）は行線ＷＬ２２、（Ｑ）は行線ＷＬ２３、（Ｒ）
は行線ＷＬ２４、（Ｓ）は電位供給端子ＶＡ、（Ｔ）は
信号φをそれぞれ示すものである。

【００７６】メモリセルブロック１２７を構成するメモ
リセル３１〜３４からデータを読み出す場合は、所定の
電位供給端子ＶＡは論理“０”、例えば０Ｖに設定され
る。また、信号φは論理“１”で、電流カット用トラン
ジスタ１はオン状態にされる。

【００７７】行線ＷＬ１１が選択されＭ１１，Ｍ１ｎに
対応するメモリセル３１からデータが読み出される場
合、選択される行線に対応するＳ１は論理“１”にさ
れ、非選択側の行線に対応する信号Ｓ２は論理“０”に
される。行線ＷＬ１１を選択する場合は、信号Ｒ１を論
理“０”に、信号Ｒ１Ｂを論理“１”に設定する。この
時、他の信号Ｒ２，Ｒ３，Ｒ４は論理“１”、信号Ｒ２
Ｂ，Ｒ３Ｂ，Ｒ４Ｂは論理“０”に設定される。このた
め、トランジスタ５１，６１はオフし、トランジスタ５
２〜５４，６２〜６４はオンする。更に、トランジスタ
２１はオンし、トランジスタ２２，２３，２４はオフす
る。一方、トランジスタ２９は、そのゲートに論理
“１”の信号Ｓ１が供給されているので、オンする。こ
のため、行線ＷＬ１１には、トランジスタ２９，２１を
通じて、所定の電位供給端子ＶＡの電圧が与えられる。
従って、行線ＷＬ１１は論理“０”となる。

【００７８】一方、行線ＷＬ１２，ＷＬ１３，ＷＬ１４
には、それぞれオンしているトランジスタ５２，５３，
５４とトランジスタ６２，６３，６４を通じて、信号Ｓ
１が与えられる。このため、これらの行線ＷＬ１２，Ｗ
Ｌ１３，ＷＬ１４は論理“１”に設定される。このよう
に、選択されるメモリセル３１が含まれるメモリセルブ
ロック１２７に関しては、選択される行線ＷＬ１１は論
理“０”に、非選択の行線ＷＬ１２，ＷＬ１３，ＷＬ１
４は論理“１”に設定される。

【００７９】本実施例においては、この論理“１”は、
選択トランジスタ４を制御する信号Ｓ１として与えられ
る。選択されるメモリセルが含まれないメモリセルブロ
ック１２７に関しては、例えば信号Ｓ２が論理“０”で
あるため、行線ｍ２１，ｍ３１，ｍ４１にはトランジス
タ５２，６２，５３，６３，５４，６４を通じて信号Ｓ
２が与えられる。このため、行線ｍ２１，ｍ３１，ｍ４
１は論理“０”となる。また、信号Ｓ２が論理“０”で
あることからトランジスタ３０はオフしている。このた
め、行線ＷＬ２１は電気的に浮遊状態となる。しかしな
がら、信号Ｓ２は論理“０”で、トランジスタ４はオフ
している。このため、特に問題とはならない。もし、こ
の電気的な浮遊状態を避けようとすると、トランジスタ
２９あるいは３０に並列に、データの読み出し時にオン
状態となるトランジスタを接続すればよい。

【００８０】ところで、信号Ｓ１は論理“１”であるた
めに、選択トランジスタ４はオンする。また、非選択な
メモリセルも、そのゲートに論理“１”の信号が与えら
れているため、オン状態に設定される。選択されたメモ
リセルにおいては、ゲートが論理“０”である。このた
めに、選択メモリセルは、その浮遊ゲートへの電子の注
入によりその閾値電圧が正の値に設定されている時に
は、オフとなる。これにより、あらかじめプリチャージ
されている列線１２８の電位は、放電経路が存在しない
ために、充電されたままの状態である。従って、この充
電状態を、列線１２８を介してセンス増幅器で検知する
ことにより、データの読み出しが行われる。メモリセル
の浮遊ゲートから電子が放出されている時は、その閾値
電圧は負の値となっている。このため、このときにはメ
モリセルは、その制御ゲートが論理“０”であってもオ
ンする。従って、あらかじめプリチャージされている列
線１２８の電位はメモリセルを通じて放電される。この
放電状態をセンス増幅器で検知する。

【００８１】時刻ｔ５までの間は信号Ｓ１を論理
“１”、信号Ｓ２を論理“０”にしたメモリセルブロッ
ク１２７（１）を選択する場合であり、時刻ｔ５以降
は、信号Ｓ１を論理“０”、信号Ｓ２を論理“１”にし
たメモリセルブロック１２７（２）を選択する場合であ
る。時刻ｔ１と時刻ｔ２の間は信号Ｒ１を論理“０”と
し、信号Ｒ２〜Ｒ４を論理“１”とした第２の行線ＷＬ
１１を選択する場合を示し、時刻ｔ２と時刻ｔ３の間は
信号Ｒ２を論理“０”とし、信号Ｒ１、Ｒ３、Ｒ４を論
理“１”とした第２の行線ＷＬ１２を選択する場合を示
す。時刻ｔ３と時刻ｔ４の間は信号Ｒ３を論理“０”と
し、信号Ｒ１、Ｒ２、Ｒ４を論理“１”とした第２の行
線ＷＬ１３を選択する場合を示し、更に、時刻ｔ４と時
刻ｔ５の間は信号Ｒ４を論理“０”とし、信号Ｒ１、Ｒ
２、Ｒ３を論理“１”とした第２の行線ＷＬ１４を選択
する場合を示す。また時刻ｔ５と時刻ｔ６の間は信号Ｒ
１を論理“０”とし、信号Ｒ２〜Ｒ４を論理“１”とし
た第２の行線ＷＬ２１を選択する場合を示し、時刻ｔ６
と時刻ｔ７の間は信号Ｒ２を論理“０”とし、信号Ｒ
１、Ｒ３、Ｒ４を論理“１”とした第２の行線ＷＬ２２
を選択する場合を示す。時刻ｔ７と時刻ｔ８の間は信号
Ｒ３を論理“０”とし、信号Ｒ１、Ｒ２、Ｒ４を論理
“１”とした第２の行線ＷＬ２３を選択する場合を示
し、更に、時刻ｔ８と時刻ｔ９の間は信号Ｒ４を論理
“０”とし、信号Ｒ１、Ｒ２、Ｒ３を論理“１”とした
第２の行線ＷＬ２４を選択する場合を示す。

【００８２】全期間を通じて、電位供給端子ＶＡは０Ｖ
に設定し、信号φは論理“１”としておく。

【００８３】図３に示すように、行線ＷＬ１１は、時刻
ｔ１から時刻ｔ２の間と、時刻ｔ６以降に論理“０”に
なり、時刻ｔ５から時刻ｔ６の間に電気的浮遊状態とな
り、その他の期間は論理“１”となる。一方、行線ＷＬ
１２は、時刻ｔ２までの間と、時刻ｔ３から時刻ｔ５の
間に論理“１”、時刻ｔ６と時刻ｔ７の間に電気的浮遊
状態となり、その他の期間は論理“０”となる。また、
行線ＷＬ１３は、時刻ｔ３までの間と、時刻ｔ４から時
刻ｔ５の間に論理“１”となり、時刻ｔ７と時刻ｔ８の
間に電気的浮遊状態となり、その他の期間は論理“０”
となる。そして、行線ＷＬ１４は、時刻ｔ４までの間に
論理“１”となり、時刻ｔ８以降に電気的浮遊状態とな
り、その他の期間は論理“０”となる。

【００８４】一方、行線ＷＬ２１は、時刻ｔ２までの間
は電気的に浮遊状態となり、時刻ｔ６以降は論理“１”
になり、その他の期間は論理“０”となる。一方、行線
ＷＬ２２は、時刻ｔ２から時刻ｔ３までの間に電気的に
浮遊状態となり、時刻ｔ５と時刻ｔ６の間と時刻ｔ７以
降に論理“１”となり、その他の期間は論理“０”とな
る。また、行線ＷＬ２３は、時刻ｔ３と時刻ｔ４の間に
電気的浮遊状態となり、時刻ｔ５から時刻ｔ７の間と、
時刻ｔ８以降に論理“１”となり、その他の期間は論理
“０”となる。そして、行線ＷＬ２４は、時刻ｔ４から
時刻ｔ５の間に電気的浮遊状態となり、時刻ｔ５と時刻
ｔ８の間に論理“１”となり、その他の期間は論理
“０”となる。

【００８５】以上のような動作に基づき、時刻ｔ１と時
刻ｔ２の間は、Ｍ１１，Ｍ１ｎに対応するメモリセル３
１からデータの読み出しが行われる。一方、時刻ｔ２と
時刻ｔ３の間は、Ｍ２１，Ｍ２ｎに対応するメモリセル
３２からデータの読み出しが行われる。また、時刻ｔ３
と時刻ｔ４の間は、Ｍ３１，Ｍ３ｎに対応するメモリセ
ル３３からデータの読み出しが行われる。更に、時刻ｔ
４と時刻ｔ５の間は、Ｍ４１，Ｍ４ｎに対応するメモリ
セル３４からデータの読み出しが行われる。また、時刻
ｔ５と時刻ｔ６の間は、ｍ１１，ｍ１ｎに対応するメモ
リセル３１からデータの読み出しが行われる。更に、時
刻ｔ６と時刻ｔ７の間は、ｍ２１，ｍ２ｎに対応するメ
モリセル３２からデータの読み出しが行われる。そし
て、時刻ｔ７と時刻ｔ８の間は、ｍ３１，ｍ３ｎに対応
するメモリセル３３からデータの読み出しが行われる。
また、時刻ｔ８から時刻ｔ９の間は、ｍ４１，ｍ４ｎに
対応するメモリセル３４からデータの読み出しが行われ
る。

【００８６】図４は図１の構成において、選択トランジ
スタ４を駆動するための信号Ｓ１，Ｓ２などを出力する
ための回路の一例を示す。図４に示すように、チャージ
ポンプ回路７０からは昇圧電位ＶＰが出力される。アド
レス信号Ａ０，／Ａ０は、ＰチャンネルＭＯＳトランジ
スタ７３とＮチャンネルＭＯＳトランジスタ７６のペア
に、所定の組み合わせで入力される。一方、アドレス信
号Ａ１，／Ａ１は、ＰチャンネルＭＯＳトランジスタ７
２とＮチャンネルＭＯＳトランジスタ７５のペアに、所
定の組み合わせで入力される。また、アドレス信号Ａ
２，／Ａ２は、ＰチャンネルＭＯＳトランジスタ７１と
ＮチャンネルＭＯＳトランジスタ７４のペアに、所定の
組み合わせで入力される。アドレス信号の組み合わせ
は、対応する設定アドレスにより異なる。トランジスタ
７１〜７６はナンド回路を構成している。これらのトラ
ンジスタの出力は、ＰチャンネルＭＯＳトランジスタ７
７とＮチャンネルＭＯＳトランジスタ７８で構成される
インバータ、ＰチャンネルＭＯＳトランジスタ７９とＮ
チャンネルＭＯＳトランジスタ８０で構成されるインバ
ータを介して、取り出される。この出力は、Ｎチャンネ
ルＭＯＳトランジスタ８１を介して、ＰチャンネルＭＯ
Ｓトランジスタ８３とＮチャンネルＭＯＳトランジスタ
８４のゲートに入力される。トランジスタ８３，８４は
ＣＭＯＳ構成となっており、その出力はＰチャンネルＭ
ＯＳトランジスタ８２のゲートに加えられる。トランジ
スタ８２のドレインはトランジスタ８３，８４のゲート
に接続される。トランジスタ７１，７２，７３，７７，
７９のソ−スおよびトランジスタ８１のゲートには、外
部からの電源電圧ＶＣが接続されている。トランジスタ
８２，８３のソ−スには、チャージポンプ回路７０によ
り電源電圧ＶＣを昇圧した電圧ＶＰが接続される。ま
た、トランジスタ７６，７８，８０，８４のソ−スは接
地電位に接続される。

【００８７】以上のような構成において、チャージポン
プ回路７０は、外部から供給される電圧ＶＣを昇圧し
て、昇圧電位ＶＰを発生する。この昇圧電位ＶＰは、デ
ータの書き込み時にはメモリセルの浮遊ゲートに電子を
注入できるように、高電圧に昇圧され、データの読み出
し時には、この高電圧よりも低い電圧にされる。なお、
データの読み出し時には、この昇圧電位ＶＰは電源電圧
ＶＣと同じ電圧でもよい。

【００８８】なお、図４の例では、外部から入力される
アドレスＡ０，Ａ１，Ａ２と、この反転信号／Ａ０，／
Ａ１，／Ａ２の組み合わせに基づいて信号Ｓ１，Ｓ２…
の８種類の信号を発生する。この場合の出力電圧はチャ
ージポンプ回路７０の出力電圧である昇圧電位ＶＰに依
存する。

【００８９】図５は、信号Ｒ１〜Ｒ４、信号Ｒ１Ｂ〜Ｒ
４Ｂを出力する回路の例を示す。図５に示すように、ア
ドレス信号Ａ３，Ａ４とその反転信号／Ａ３，／Ａ４
は、ＰチャンネルＭＯＳトランジスタ８６，８８とＮチ
ャンネルＭＯＳトランジスタ８５，８７から構成される
ナンド論理回路に入力される。このナンド論理回路の出
力は、ＮチャンネルＭＯＳトランジスタ８９とＰチャン
ネルＭＯＳトランジスタ９０のペアで構成される第１の
ゲート回路に与えられると共に、ＰチャンネルＭＯＳト
ランジスタ９１とＮチャンネルＭＯＳトランジスタ９２
で構成されるインバータに入力される。トランジスタ９
１，９２の出力は、ＮチャンネルＭＯＳトランジスタ９
３とＰチャンネルＭＯＳトランジスタ９４のペアで構成
される第２のゲート回路に与えられる。第１、第２のゲ
ート回路の出力は、ＰチャンネルＭＯＳトランジスタ９
５とＮチャンネルＭＯＳトランジスタ９６のゲートに接
続される。なお、トランジスタ９５のソ−スは、Ｐチャ
ンネルＭＯＳトランジスタ９７を介して、電源ＶＣに接
続される。トランジスタ９５，９６のドレインからは、
信号Ｒ１が導出される。この信号Ｒ１は、Ｐチャンネル
ＭＯＳトランジスタ９９とＮチャンネルＭＯＳトランジ
スタ１００から構成されるインバータによって反転さ
れ、信号Ｒ１Ｂとして出力される。なお、トランジスタ
９５，９６のドレイン、つまりトランジスタ９９，１０
０のゲートは、ＮチャンネルＭＯＳトランジスタ９８を
介して、接地電位に接続される。トランジスタ９７，９
８のゲートには信号Ｅが入力される。また、トランジス
タ９０，９３のゲートには信号Ｒ・／Ｗが、トランジス
タ８９，９４のゲートには信号／Ｒ・Ｗが入力される。
信号Ｒ・／Ｗはデータ読み出し時に論理“１”、データ
書き込み時に論理“０”となる信号であり、信号／Ｒ・
Ｗはデータの読み出し時に論理“０”、データ書き込み
時に論理“１”となる信号である。また、信号Ｅはデー
タ消去時に論理“１”となる信号である。

【００９０】以上のような構成において、データの消去
時、すなわち浮遊ゲートから電子を放出する時は、信号
Ｅは論理“１”となる。その結果、信号Ｒ１は論理
“０”となり、信号Ｒ１Ｂは論理“１”となる。図４に
おける信号Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２
のすべてを論理“１”になるようにしておけば、信号Ｓ
２，Ｓ２，…もすべて論理“１”となり、この時、所定
の電位供給端子ＶＡの電圧は０Ｖに設定されているため
に、行線は全て０Ｖに設定される。

【００９１】一方、アドレス信号Ａ３，Ａ４とその反転
信号／Ａ３，／Ａ４のＮＡＮＤ論理により、信号Ｒ１と
信号Ｒ１Ｂが決まる。信号Ｒ・／Ｗと／Ｒ・Ｗによって
第１のゲート回路と第２のゲート回路を切り替えること
によって信号伝達経路においてトランジスタ９１，９２
で構成されるインバータを経由するか否かを切り替え、
データの書き込み時と、データの読み出し時とで、入力
信号に対応する出力信号の論理レベルを異ならせる。例
えば、図２の波形図に示すデータの書き込み時には、信
号Ｒ１は選択された時に論理“１”であるのに対して、
図３の波形図に示すデータの読み出し時は、信号Ｒ１は
選択された時に論理“０”となる。

【００９２】なおデータの書き込み時は、図５の回路に
供給される電源は、ＶＣに代えて、昇圧電位Ｖｐを用い
る。昇圧された信号Ｓ１あるいはＳ２が、データの読み
出し時、選択された第１の行線及びこの第１の行線に関
する非選択な第２の行線に供給される。今、図１の第２
の行線ＷＬ２１が選択され０Ｖになっているとすると、
信号Ｓ２の電位が、トランジスタ６１のゲート電圧にそ
の閾値電圧の絶対値を加えた値よりも高くなると、トラ
ンジスタ６１がオンしてＳ２の電圧がＷＬ２１の０Ｖに
放電されるので、非選択な第２の行線ＷＬ２２〜ＷＬ２
４の電位は、（Ｒ１Ｂの電位＋トランジスタ６１の閾値
電圧の絶対値）の値に制限される。

【００９３】なお、図５の構成では、信号Ｒ１や信号Ｒ
１Ｂだけでなく、信号Ｒ１〜Ｒ４、信号Ｒ１Ｂ〜Ｒ４Ｂ
を出力する。

【００９４】図６は信号Ｓ１，Ｓ２…の出力回路の他の
例を示す回路図である。この回路は図４の回路に信号遅
延部と容量１０１を追加したものである。以下図４と異
なる部分を説明する。図６に示すように、トランジスタ
７７，７８からなるインバータの出力は、Ｐチャンネル
ＭＯＳトランジスタ１０２とＮチャンネルＭＯＳトラン
ジスタ１０３からなるインバータ、同様にトランジスタ
１０４と１０５からなるインバータ、同様にトランジス
タ１０６と１０７からなるインバータ、更に同様にトラ
ンジスタ１０８と１０９からなるインバータの直列回
路、つまり信号遅延部を介してノードＮ１に接続され
る。このノードＮ１は、容量１０１を介して、トランジ
スタ８３，８４のドレインに接続される。

【００９５】以上のような構成は、データの読み出し時
に、電圧ＶＣを昇圧して昇圧電位ＶＰとなし、この昇圧
電位ＶＣを信号Ｓ１，Ｓ２…として出力するものに適し
ている。つまり、一般に、集積回路内部でチャージポン
プ回路を通じて昇圧電位ＶＰを作るような場合、チャー
ジポンプ回路の電流供給能力はそれほど大きくないの
で、大きな容量を持つノードを充電する場合は、充電に
かかる時間が長くなるという問題がある。

【００９６】これに対して、図６の構成では、例えば出
力信号Ｓ１とノードＮ１の間に容量１０１を設け、この
容量を利用して出力信号Ｓ１を昇圧するようにしてい
る。このため、信号Ｓ１の昇圧を速やかに行わせること
ができる。これは、図に示した、電圧波形図に示すとお
りである。即ち、信号Ｓ１がある程度上昇したところ
で、信号遅延部で発生する遅延時間により、信号Ｓ１よ
りも遅延時間分だけ遅れてノードＮ１の信号が出力され
る。このノードＮ１の信号により、容量１０１に基づく
容量結合により、信号Ｓ１の電位を持ち上げる。その後
に、昇圧電位ＶＰによって、その電位を保持する。この
ために、信号Ｓ１として、素早くしかも確実に昇圧され
た昇圧電位ＶＰの出力を行わせることができる。

【００９７】図７は信号Ｒ１〜Ｒ４、信号Ｒ１Ｂ〜Ｒ４
Ｂを出力する回路の他の例を示す回路図であり、図８は
信号Ｓ１，Ｓ２…の出力回路の更に他の例を示す回路図
である。図７の構成が図５の構成と異なる点は、トラン
ジスタ９７，９８のゲートに信号Ｅを与える代わりに、
信号Ｅ・Ｒを与えるようにした点にある。一方、図８の
構成の図６の構成と異なる点は、トランジスタ７７，７
８のゲートを、ＰチャンネルＭＯＳトランジスタ１１１
を介して、電源ＶＣに接続すると共に、トランジスタ７
６のソ−スを、ＮチャンネルＭＯＳトランジスタ１１０
を介して、接地電位に接続するようにした点にある。ト
ランジスタ１１０，１１１のゲートには信号Ｅ・／ＲＤ
を与える。

【００９８】以上のような構成において、次にその動作
を図９の波形図に従って説明する。図９（Ａ）はアドレ
ス信号Ａ０〜Ａ４、同図（Ｂ）は信号Ｅ・Ｒ、同図
（Ｃ）は信号Ｅ・／ＲＤをそれぞれ示すものである。な
お、アドレス信号は、時刻ｔ１、時刻ｔ５で変化する。
信号Ｅ・Ｒは、時刻ｔ２で論理“１”となり、時刻ｔ３
で論理“０”となり、時刻ｔ５で論理“１”となる。ま
た、信号Ｅ・／ＲＤは、時刻ｔ２までは論理“１”、時
刻ｔ２と時刻ｔ４の間は論理“０”、時刻ｔ４に論理
“１”になる。なお、時刻ｔ３と時刻ｔ４の間は、時間
ｔの時間差がある。時刻ｔ５以前はデータ読み出しであ
り、時刻ｔ５以降はデータ消去の場合を示してある。

【００９９】さて、図７、図８に示すように、アドレス
信号が変化して新しくメモリセルが選択される時に、ま
ず信号Ｒ１が変化し、その後信号Ｓ１が変化するよう
に、タイミング設定している。読み出し時およびデータ
の消去時は、所定の電位供給端子ＶＡの電位は、０Ｖに
設定されている。信号Ｅ・／Ｒが論理“１”の時は、信
号Ｒ１〜Ｒ４は論理“０”、信号Ｒ１Ｂ〜Ｒ４Ｂは論理
“１”となる。

【０１００】図８に示した信号Ｓ１を供給するための回
路は、基本的には図６の構成と同様であるが、信号Ｅ・
／ＲＤによって制御される。ここで、信号Ｅ・／ＲＤが
論理“０”の時は、アドレス信号に関係なく信号Ｓ１は
論理“０”にされる。例えば、図１の構成において、信
号Ｓ１に関するメモリセルの１つが選択されたとする。
この場合、アドレス信号が変化すると、信号Ｅ／Ｒは論
理“１”にされ、信号Ｒ１〜Ｒ４は論理“０”に、信号
Ｒ１Ｂ〜Ｒ４Ｂは論理“１”にされる。

【０１０１】この後に、信号Ｅ／Ｒが論理“０”にな
り、信号Ｒ１〜Ｒ４の所定の非選択となる３つの信号が
論理“１”となる。この後に、時間ｔが経過して信号Ｅ
・／ＲＤが論理“１”となり、信号Ｓ１が選択され論理
“１”となる。この論理“１”の電圧レベルは、昇圧さ
れたレベルとなる。

【０１０２】図７、図８の構成においては、信号Ｒ１〜
Ｒ４、信号Ｒ１Ｂ〜Ｒ４Ｂが確定した後に、信号Ｓ１を
出力している。このため、図８の容量１０１により昇圧
された電圧が、そのまま行線に伝達される。このため、
効率良く昇圧電位を伝えることができる。

【０１０３】なお、この場合に重要なのは、信号Ｒ１〜
Ｒ４、信号Ｒ１Ｂ〜Ｒ４Ｂが確定した後に、信号Ｓ１を
出力するにある。従って、この順番で信号を出力できれ
ば、特に信号Ｅ／Ｒを用いなくても良い。

【０１０４】図１０は本発明の第２の実施例に係る半導
体メモリ装置の回路図である。同図の構成が図１の構成
と異なる点は、ＮチャンネルＭＯＳトランジスタ５１〜
５４を省略して、ＰチャンネルＭＯＳトランジスタ６１
〜６４のみとした点にある。

【０１０５】以上のような構成において、行線ＷＬ１１
〜ＷＬ１４，ＷＬ２１〜ＷＬ２４は信号Ｓ１，Ｓ２によ
り充電される。トランジスタサイズとして図１の構成と
同じものを用いると、行線の充電が遅くなってしまうも
のの、トランジスタの数を減らすことができると共に信
号の配線数を半分に低減できるという利点を有する。

【０１０６】図１１は本発明の第３の実施例に係る半導
体メモリ装置の回路図である。図１１が図１０と異なる
点は、電位供給端子ＶＡに接続されるトランジスタ２１
〜３０を列線１２８を挟んで反対側に移動し、トランジ
スタ６１〜６４に隣接して配置するようにした点にあ
る。

【０１０７】以上のような構成において、信号Ｒ１Ｂ〜
Ｒ４Ｂはトランジスタ５１〜５４のゲートとトランジス
タ２１〜２８のゲートに与えられる。ここにおいて、信
号Ｒ１Ｂ〜Ｒ４Ｂの配線を共用できると共に配線長が短
くて済むという利点がある。

【０１０８】図１２は本発明の第４の実施例に係る半導
体メモリ装置の回路図である。図１２の構成が図１１の
構成と異なる点は、列線１２８の右側にも、信号Ｒ１Ｂ
〜Ｒ４Ｂがゲート入力されるトランジスタ６１１〜６４
１を、信号Ｓ１，Ｓ２…と行線ＷＬ１１〜ＷＬ１４，Ｗ
Ｌ２１〜ＷＬ２４に対応して設けると共に、電位供給端
子ＶＡに接続されるトランジスタ２１１，２２１，２３
１，２４１，２５１，２６１，２７１，２８１，２９
１，３０１をトランジスタ６１１〜６４１に隣接して配
置するようにしたことにある。なお、この場合、信号Ｓ
１，Ｓ２は、列線１２８を構成する１層目のアルミニウ
ム配線と異なる層に配置される２層目のアルミニウム配
線１０２によっても伝達される。つまり、デコーダ部同
士はアルミニウム配線１０２を通じて接続され、メモリ
セルアレイの両側に配置される。

【０１０９】一般に、行線と列線は直交するように配置
されるために、異なる層の配線材料で作られる。行線は
トランジスタのゲートに接続されるため、ゲート材料と
同じ材料であるポリシリコンで形成され、行線とメモリ
セルのトランジスタとは共用される。すなわち、メモリ
セル３１〜３４あるいは選択トランジスタ４のゲートで
ある行線はポリシリコンで形成される。これと直交する
列線１２８はアルミニウムで形成される。

【０１１０】周知のように、ポリシリコンの抵抗値はア
ルミニウム等と比べると大きい。この抵抗のために、行
線の充電には時間がかかる。つまり、ポリシリコンの抵
抗値がデータの読み出し速度を遅くする大きな要因の１
つとなっている。

【０１１１】これに対して、図１２の実施例では、行線
の抵抗に起因する充電の遅れを少なくし、読み出し速度
を早くすることを可能にしている。つまり、メモリセル
アレイに隣接する両側にデコーダ部を配置して、行線を
その両側から充電あるいは放電するようにして、実質的
な行線の抵抗を、片方から行線を充放電する場合の半分
にし、充放電の速度を速めるようにしている。

【０１１２】このために、本実施例では、列線１２８を
形成する第１層目のアルミニウム配線に加えて２層目の
アルミニウム配線１０２を配置し、このアルミニウム配
線１０２により、メモリセルアレイの左側から供給され
る信号Ｓ１，Ｓ２…をメモリセルの右側に伝達するよう
にしている。その結果、信号Ｓ１，Ｓ２はメモリセルア
レイの両側にほぼ同時に供給されることになり、充放電
の速度を短縮することができる。

【０１１３】また、信号Ｓ１，Ｓ２…を作る回路はメモ
リセルアレイの一方に配置されるが、それ以外の回路
は、図２に示すように、メモリセルアレイの両側に配置
される。このため、行線ＷＬ１１〜ＷＬ１４，ＷＬ２１
〜ＷＬ２４は、メモリセルアレイの両側から充放電され
るようになり、充放電速度が速くなり、読み出し速度が
改善される。

【０１１４】もちろん、図１２の構成において、信号Ｓ
１，Ｓ２…を、それぞれデコーダ部の両側で作るように
してもよいが、回路の占有面積が大きくなるという問題
点がある。しかし、この場合は、２層目のアルミニウム
配線１０２が不要になるので、プロセスが簡単になると
いう利点がある。

【０１１５】このように、上記の実施例によれば、デコ
ーダを構成する素子の数を減らすことができ、半導体メ
モリ装置のコストが安くなるという利点がある。また、
２層目のアルミニウム配線１０２によって行線の両側を
接続することにより、行線の充放電の速度を早くするこ
とができ、データの読み出し速度を高速化できるという
利点がある。また、選択トランジスタ４を駆動する信号
によってメモリセル３１〜３４も駆動するような構成に
しているので、選択トランジスタ４およびこれに直列に
接続された複数のメモリセル３１〜３４に対して２層目
のアルミニウム配線１０２で済ますことができるように
なるので、行線と同じ方向に配列されるところの２層目
のアルミニウム配線１０２同士の感覚を広く取ることが
できる。このため、２層目のアルミニウム配線１０２を
使用することによるプロセス的な困難さが低減されると
いう利点も有する。

【０１１６】上記のような構成を有するデコーダ回路
は、ＮＡＮＤ型ＥＥＰＲＯＭに限らずＲＯＭ等にも用い
て良い事は言うまでもない。メモリセル部がＮＡＮＤ構
成をしたマスクＲＯＭでは、電流カット用トランジスタ
１が不要である。本願発明の第５の実施例の、このよう
なマクスＲＯＭに適用したものを、図１３に示す。この
第５の実施例が、図１１に示した第３の実施例と事なる
のは、メモリセルがマスクＲＯＭ用のメモリセルに置き
換えられ、このため電流カット用トランジスタ１が省略
されている点と、電位供給端子ＶＡ及びトランジスタ２
９、３０が省略され、トランジスタ２９あるいは３０を
通してトランジスタ２１〜３０に供給されていたＶＡの
代わりに信号Ｓ１あるいはＳ２の反転信号／Ｓ１あるい
は／Ｓ２が供給されている点である。図１３に示すよう
に、信号Ｓ１あるいはＳ２は、インバータＩ１によっ
て、このインバータＩ１に入力される信号／Ｓ１あるい
は／Ｓ２を反転して得ている。この時のインバータＩ１
としては、図１４（ａ）に示すような、Ｐチャネル型ト
ランジスタとＮチャネル型トランジスタとからなる通常
のＣＭＯＳ構成のインバータを使用できる。

【０１１７】第２の行線ＷＬ１１が選択されメモリセル
Ｍ１１からデータが読み出される時を説明する。選択さ
れる第１の行線すなわちＳ１は論理“１”にされ、非選
択な第１の行線、すなわちＳ２は論理“０”にされる。
第２の行線ＷＬ１１を選択するときには、信号Ｒ１Ｂを
論理“１”に設定する。他の信号Ｒ２Ｂ，Ｒ３Ｂ，Ｒ４
Ｂはそれぞれ論理“０”に設定する。このために、トラ
ンジスタ２２、２３、２４及びトランジスタ６１はオフ
し、トランジスタ２１、６２、６３、６４はオンする。
よって行線ＷＬ１１には、トランジスタ２１を通して信
号Ｓ１の反転信号である信号／Ｓ１が与えられるため
に、ＷＬ１１は論理“０”になる。行線ＷＬ１２，ＷＬ
１３，ＷＬ１４はそれぞれオンしているトランジスタ６
２〜６４を通して信号Ｓ１が与えられるため、論理
“１”に設定される。このように選択されるメモリセル
が含まれるブロックに関しては、選択される第２の行線
は論理“０”に、非選択な第２の行線は論理“１”に、
設定される。第５の実施例においても、この論理“１”
は、選択トランジスタ４を制御する信号Ｓ１が与えられ
る。選択されるメモリセルが含まれないブロックに関し
ては、例えば信号Ｓ２は、論理“０”であるため、信号
Ｓ２が供給される選択トランジスタ４はオフしているた
め、この信号Ｓ２に関係する第２の行線ＷＬ２１，ＷＬ
２２，ＷＬ２３，ＷＬ２４の電位がどの様なものでも、
特に問題とはならない。

【０１１８】以上の実施例では、選択トランジスタ４に
接続されるメモリーセルに於いて、このメモリーセルが
お互いに直列に接続されている例を示したが、例えば、
選択トランジスタに接続される複数のメモリーセルが、
お互いに並列に接続されているような場合には、第２の
行線が選択されるときは選択された第２の行線は論理
“１”に、第２の行線が非選択の時は論理“０”にしな
ければならないが、この時は、上記実施例に対して、信
号Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂ，Ｒ４Ｂ、の論理レベルを反
対にすれば良い。例えば、ＷＬ１１が選択されるときに
は、信号Ｓ１を論理“１”に、信号Ｓ２を論理“０”
に、信号Ｒ１Ｂを論理“０”に、信号Ｒ２Ｂ，Ｒ３Ｂ，
Ｒ４Ｂを論理“１”にすれば良い。

【０１１９】また、メモリーセルが、浮遊ゲートを有す
るＭＯＳトランジスタであり、浮遊ゲートに電子を注入
してデータを記憶する上記に示したＮＡＮＤ型ＥＥＰＲ
ＯＭのようなものでは、データをプログラムする浮遊ゲ
ートに電子を注入するときに、制御ゲートに高電圧を印
加しなければならないが、この時は、図１３のインバー
タＩ１、すなわち図１４（ａ）に示したインバータＩ１
に換えて、図１４（ｂ）に示した回路を用いると良い。
図１５は、図１４（ｂ）の主要ノードの電圧波形を示
す。この電圧波形に示すように、図１４（ｂ）の信号／
Ｐ、Ｐはそれぞれ浮遊ゲートに電子を注入するときには
論理“０”、論理“１”に、データの読み出しの時には
それぞれ論理“１”及び論理“０”にされる。データの
読み出しの時には、信号／Ｐ，Ｐはそれぞれ論理“１”
及び論理“０”であるのでＮチャネル型トランジスタ３
２０及びＰチャネル型トランジスタ３２１はオンし、Ｎ
チャネル型トランジスタ３２２、Ｐチャネル型トランジ
スタ３２３はオフするので、信号／Ｓ１はインバータＩ
２で反転され、トランジスタ３２０、３２１を通して信
号Ｓ１として出力される。信号／Ｐ、Ｐはそれぞれ浮遊
ゲートに電子を注入するときには論理“０”及び論理
“１”に設定されるのでメモリセルの浮遊ゲートに電子
を注入するデータの書き込みの時は、トランジスタ３２
０、３２１はオフし、トランジスタ３２２、３２３はオ
ンする。よって信号／Ｓ１はトランジスタ３２２、３２
３を通して信号Ｓ１として出力され、この時、すなわち
データの書き込みの時は信号／Ｓ１と信号Ｓ１とは同相
の信号となる。図１でも説明したように、データの書き
込み時には、選択されたメモリーセルの制御ゲートは論
理“１”、例えば２０Ｖ程度の高電圧が供給され、この
時浮遊ゲートに電子を注入したい場合はチャネル領域を
０Ｖにすると、チャネル領域から電子がゲート絶縁膜を
通して浮遊ゲートに注入される。電子を注入したくない
場合は、チャネル領域に選択トランジスタを通して所定
の電圧、例えば１０Ｖ程度の電圧を供給する。この場合
は、たとえ制御ゲートの電圧が２０Ｖであったとして
も、チャネル領域の電圧が１０Ｖであるため、浮遊ゲー
トとチャネル領域との電位差が、電子を注入できるほど
大きくはないので浮遊ゲートには電子が注入されず元の
消去状態のままである。選択されたメモリセルの制御ゲ
ートには２０Ｖ程度の高電圧が供給されるが、非選択の
メモリセルの制御ゲートは所定の電圧、例えば１０Ｖ程
度の電圧にされるのでチャネル領域が０Ｖであったとし
ても浮遊ゲートとチャネル領域の電位差は電子を注入す
るほど大きくはならないので、電子の注入は起こらな
い。データの書き込み時、信号Ｓ１が選択されるときに
は信号／Ｓ１を１０Ｖ程度に設定する。信号／Ｓ１は、
トランジスタ３２４を介してインバータＩ２のゲートに
供給される。トランジスタ３２４のゲートはＶＣ、例え
ば５Ｖに設定されているので、トランジスタ３２４はオ
フする。トランジスタ３２４を通して供給された信号／
Ｓ１によって、インバータＩ２の出力は０Ｖになるの
で、トランジスタ３２５によってインバータＩ２のゲー
トが高電圧ＶＰ（例えば２０Ｖ）に充電されトランジス
タ３２２、３２３を通して信号Ｓ１が２０Ｖの高電圧と
なる。ここで電圧ＶＣは５Ｖ程度の低電圧で、電圧ＶＰ
はデータをプログラムするときは上記のように２０Ｖ程
度の高電圧に、データを読み出すときは５Ｖ程度に設定
される。第２の行線ＷＬ１１が選択されるときには信号
Ｒ１Ｂを０Ｖに、他の信号Ｒ２Ｂ、Ｒ３Ｂ、Ｒ４Ｂを例
えば２０Ｖ程度の高電圧にする。この時図１３のトラン
ジスタ２１はオフしトランジスタ６１がオンするので、
第２の行線ＷＬ１１がトランジスタ６１を通して信号Ｓ
１と接続されるので、２０Ｖ程度の高電圧が供給され
る。一方トランジスタ２２、２３、２４はオンし、トラ
ンジスタ６２、６３、６４はオフするので、非選択な第
２の行線ＷＬ１２，ＷＬ１３，ＷＬ１４には信号／Ｓ１
の電位が供給されこの信号／Ｓ１を１０Ｖ程度に設定す
れば非選択な第２の行線には、１０Ｖ程度の電位が供給
されることになる。

【０１２０】信号Ｓ１が非選択の場合は信号／Ｓ１を０
Ｖにする。この時は、トランジスタ３２２、３２３、３
２４を通して信号Ｓ１が信号／Ｓ１に放電されて信号Ｓ
１は信号／Ｓ１と同じ０Ｖにされる。信号Ｒ１Ｂが０Ｖ
に、他の信号Ｒ２Ｂ、Ｒ３Ｂ、Ｒ４Ｂが２０Ｖ程度の高
電圧に設定されているとすると、する。トランジスタ２
１はオフしトランジスタ６１がオンするので、第２の行
線ＷＬ１１がトランジスタ６１を通して信号Ｓ１と接続
されるので、信号Ｓ１に向かって放電されＰチャネルト
ランジスタ５の閾電圧になったところで放電は止まる。
一方トランジスタ２２、２３、２４はオンし、トランジ
スタ６２、６３、６４はオフするので、非選択な第２の
行線ＷＬ１２，ＷＬ１３，ＷＬ１４には信号／Ｓ１の電
位が供給され０Ｖの電位が供給されることになる。

【０１２１】以上説明したように、本願発明によればマ
スクＲＯＭのようなものに対してもメモリーセルを選択
するためのデコード回路を、より簡単に構成する事がで
きるので、占有面積を小さくしたデコード回路を提供で
きるという利点を有する。

【０１２２】

【発明の効果】以上述べたように、本発明の半導体メモ
リ装置によれば、メモリセルの選択トランジスタを制御
するための信号を行線に伝達するようにしてメモリセル
の制御ゲートを制御するように構成したので、メモリセ
ルの制御ゲートを昇圧した電圧で制御してデータを読み
出すような場合においても、充電すべき容量を小さくす
ることが可能であり、短時間で昇圧電圧を供給して、デ
ータの読み出し速度を速くできるという。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリ装置の回
路図である。

【図２】図１の構成において、浮遊ゲートに電子を注入
する時の各ノードの電圧波形図である。

【図３】図１の構成において、データを読み出す時の各
ノードの電圧波形図である。

【図４】図１の構成において、信号Ｓ１，Ｓ２…の出力
回路を例示する回路図である。

【図５】図１の構成において、信号Ｒ１，Ｒ１Ｂを出力
する回路の例を示す回路図である。

【図６】図１の構成において、信号Ｓ１，Ｓ２…の出力
回路の他の例を示す回路図である。

【図７】図１の構成において、信号Ｒ１，Ｒ１Ｂを出力
する回路の他の例を示す回路図である。

【図８】図１の構成において、信号Ｓ１，Ｓ２…の出力
回路の更に他の例を示す回路図である。

【図９】図７、図８の構成の動作を説明するための波形
図である。

【図１０】本発明の第２の実施例に係る半導体メモリ装
置の回路図である。

【図１１】本発明の第３の実施例に係る半導体メモリ装
置の回路図である。

【図１２】本発明の第４の実施例に係る半導体メモリ装
置の回路図である。

【図１３】本発明の第５の実施例に係る半導体メモリ装
置の回路図である。

【図１４】インバータ及びそれに代えて用いる回路。

【図１５】図１３の主要ノードの電圧波形図。

【図１６】浮遊ゲートを有するＭＯＳトランジスタの断
面図である。

【図１７】メモリセルの閾値電圧の分布説明図である。

【図１８】一般的な半導体メモリ装置のメモリセルブロ
ックの回路図である。

【図１９】一般的なＮＡＮＤ型のＥＥＰＲＯＭのブロッ
ク図である。

【図２０】従来の半導体メモリ装置、特にＥＥＰＲＯＭ
の回路図である。

【図２１】図２０の構成の、各ノードの波形図である。

【符号の説明】

１ 電流カット用トランジスタ ４ 選択トランジスタ ３１〜３４ メモリセル ７０ チャージポンプ回路 １０１ 容量 １０２ アルミニウム配線 １２７ メモリセルブロック １２８ 列線 １３１ Ｐ型半導体 １３２ ドレイン １３３ ソ−ス １３４ チャンネル領域 １３５ 浮遊ゲート １３６ 制御ゲート １３７ 第１の絶縁膜 １３８ 第２の絶縁膜 １３９ 行デコーダ

フロントページの続き (56)参考文献 特開 平２−226595（ＪＰ，Ａ) 特開 平３−88200（ＪＰ，Ａ) 特開 平４−137298（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】第１の行線と、 この第１の行線によって駆動される選択用トランジスタ
   と、 第２の行線と、 この第２の行線によって駆動されると共に、前記選択用
   トランジスタに直列に接続されるメモリセルと、 前記第１の行線を選択するための第１の選択手段と、 前記第２の行線を選択するための第２の選択手段と、 前記選択用トランジスタに接続された列線と、 前記列線に接続され、前記メモリセルに記憶されたデー
   タを検知するためのデータ検知手段と、 前記第１の選択手段と前記第２の行線との間に接続さ
   れ、前記第２の選択手段によって制御されて前記第２の
   行線を選択する、第１のスイッチング手段と、 所定の電位を供給するための電位供給端と、前記第２の
   行線との間に接続され前記第２の選択手段によって制御
   され、前記第２の行線を選択する、第２のスイッチング
   手段と、 を備えることを特徴とする半導体メモリ装置。
2. 【請求項２】第１の行線と、 この第１の行線に接続された選択用トランジスタと、 第２の行線と、 この第２の行線及び前記選択用トランジスタに接続さ
   れ、前記選択用トランジスタに対応して選択されるメモ
   リセルと、 前記第１の行線を選択するための第１の選択手段と、 前記第２の行線を選択するための第２の選択手段と、 前記第２の行線を選択するために前記第２の選択手段か
   らの信号によって制御され、前記第１の選択手段からの
   信号及び前記第２の選択手段からの信号に応答して、前
   記メモリセルを選択するように、前記第１の選択手段と
   前記第２の行線との間に挿入される電流経路を有するス
   イッチング手段とを具備し、 前記メモリセルからのデータの読み出しを行う際、前記
   第１の選択手段から所定論理の信号が出力されると前記
   選択用トランジスタをオンさせ、かつ前記所定論理の信
   号は、前記スイッチング手段を介して、非選択な前記メ
   モリセルが接続される前記第２の行線に供給されること
   を特徴とする半導体メモリ装置。
3. 【請求項３】選択用トランジスタと、この選択用トラン
   ジスタに接続された複数のメモリセルとから構成される
   メモリブロックを、行及び列方向にマトリックス状に配
   列してなるメモリアレイと、 同一行に配置される前記選択用トランジスタのゲートを
   共通に接続する第１の行線と、 同一行に配置される前記メモリセルのゲートを共通に接
   続する第２の行線と、 前記第１の行線を選択するための第１の選択手段と、 前記第２の行線を選択するための第２の選択手段と、 電流経路を有し、その一端が前記第１の選択手段に共通
   に接続されると共に、前記電流経路の他端がそれぞれ対
   応する前記第２の行線に接続されたスイッチング手段
   と、 前記第２の選択手段からの信号が供給され、前記複数の
   メモリブロックそれぞれのスイッチング手段の対応する
   もの同士を共通に接続する信号線とを具備し、 前記第２の選択手段からの信号により前記スイッチング
   手段を制御して、前記第１の選択手段からの信号及び前
   記第２の選択手段からの信号に応答して前記メモリセル
   を選択または非選択するようにし、かつ前記メモリセル
   からのデータの読み出しを行う際、前記第１の選択手段
   から所定論理の信号が出力されると前記選択用トランジ
   スタをオンさせ、かつ前記所定論理の信号は、前記スイ
   ッチング手段を介して、非選択な前記メモリセルが接続
   される前記第２の行線に供給されることを特徴とする半
   導体メモリ装置。
4. 【請求項４】第１の行線と、 この第１の行線によって駆動される選択用トランジスタ
   と、 第２の行線と、 それぞれがメモリセルを有し、各メモリセルは、いずれ
   かの前記選択用トランジスタに接続されるとともに、対
   応する前記第２の行線に接続されるメモリセルブロック
   と、 前記第１の行線を選択する第１の選択手段と、 前記第２の行線を選択するための第２の選択手段と、 前記第２の行線を選択するために前記第２の選択手段か
   らの信号によって制御され、前記第１の選択手段からの
   信号及び前記第２の選択手段からの信号に応答して、前
   記メモリセルを選択するように、前記第１の選択手段と
   前記第２の行線との間に挿入される電流経路を有するス
   イッチング手段と、を備え、 前記第１の選択手段により生成された信号は、前記スイ
   ッチング手段と前記第２の行線とを介して前記メモリセ
   ルに供給され、 前記メモリセルからのデータの読み出しを行う際、前記
   第１の選択手段から所定論理の信号が出力されると前記
   選択用トランジスタをオンさせ、かつ前記所定論理の信
   号は、前記スイッチング手段を介して、非選択な前記メ
   モリセルが接続される前記第２の行線に供給されること
   を特徴とする半導体メモリ装置。
5. 【請求項５】複数のメモリセルで構成されるメモリブロ
   ックが、行及び列方向にマトリックス状に配置され、各
   行はそれぞれ第１および第２の行線を有し、前記メモリ
   ブロックのそれぞれは、選択用トランジスタと、この選
   択用トランジスタに接続された複数のメモリセルとを有
   し、前記選択用トランジスタのそれぞれはゲートを有
   し、前記メモリセルのそれぞれはゲートを有し、同一行
   の前記選択用トランジスタのゲートは前記第１の行線に
   共通に接続され、同一行の前記メモリセルのゲートは前
   記第２の行線に共通に接続されるメモリアレイと、 前記第１の行線を選択するための第１の選択手段と、 前記第２の行線を選択するための第２の選択手段と、 電流経路を有し、その一端が前記第１の選択手段に共通
   に接続されると共に、前記電流経路の他端がそれぞれ対
   応する前記第２の行線に接続された複数のスイッチング
   手段と、 前記第２の選択手段からの信号が供給され、前記複数の
   メモリブロックそれぞれのスイッチング手段の対応する
   もの同士を共通に接続する信号線と、を具備し、 前記第２の選択手段からの信号により前記スイッチング
   手段を制御して、前記第２の選択手段からの信号に応答
   して前記第１の選択手段から前記スイッチング手段を介
   して供給された信号により前記メモリセルを選択し、 前記メモリセルからのデータの読み出しを行う際、前記
   第１の選択手段から所定論理の信号が出力されると前記
   選択用トランジスタをオンさせ、かつ前記所定論理の信
   号は、前記スイッチング手段を介して、非選択な前記メ
   モリセルが接続される前記第２の行線に供給されること
   を特徴とする半導体メモリ装置。
6. 【請求項６】前記第１の行線のそれぞれの両端は、前記
   第１の行線とは異なる配線層にある配線に接続されるこ
   とを特徴とする請求項４または５に記載の半導体メモリ
   装置。
7. 【請求項７】行及び列方向にマトリックス状に配置され
   各行が第１及び第２の行線を有する複数のメモリセルブ
   ロックと、 前記第１の行線を選択するための第１の選択手段と、 前記第２の行線を選択するための第２の選択手段と、を
   備え、 前記メモリセルブロックのそれぞれは、第１の端子に接
   続された前記メモリセルブロックを選択するための選択
   用トランジスタと、この選択用トランジスタ及び第２の
   端子間に接続されたメモリセルと、により構成され、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタはゲートを有し、 同一列の前記メモリセルブロックの前記第１の端子は共
   通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
   されて前記第１の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
   記第２の行線を形成し、 前記第２の選択手段は、デコーディング手段と複数の第
   １のスイッチング手段とを有し、前記第１のスイッチン
   グ手段は、第３および第４の端子間に電流経路を有し、
   前記第３の端子は、前記第１の選択手段に接続され、前
   記第４の端子は、前記第２の行線に接続され、前記デコ
   ーディング手段は、前記第１のスイッチング手段を制御
   するための信号を供給し、前記第１の選択手段から供給
   された信号は、前記デコーディング手段からの信号に応
   答して前記第１のスイッチング手段を介して前記第２の
   行線に供給され、 前記メモリセルからのデータの読み出しを行う際、前記
   第１の選択手段から所定論理の信号が出力されると前記
   選択用トランジスタをオンさせ、かつ前記所定論理の信
   号は、前記スイッチング手段を介して、非選択な前記メ
   モリセルが接続される前記第２の行線に供給されること
   を特徴とする半導体メモリ装置。
8. 【請求項８】前記第２の選択手段は、複数の第２のスイ
   ッチング手段を有し、 前記第２のスイッチング手段は、第２の行線と所定の電
   圧との間に接続され、 前記第２のスイッチング手段は、前記デコーディング手
   段から供給された信号によって制御されることを特徴と
   する請求項７に記載の半導体メモリ装置。
9. 【請求項９】行及び列方向にマトリックス状に配置され
   各行が第１及び第２の行線を有する複数のメモリセルブ
   ロックと、 行選択手段と、を備え、 前記メモリセルブロックのそれぞれは、第１の端子に接
   続された前記メモリセルブロックを選択するための選択
   用トランジスタと、この選択用トランジスタ及び第２の
   端子間に接続されたメモリセルと、を有し、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタのそれぞれはゲートを有し、 同一列の前記メモリセルブロックの前記第１の端子は共
   通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
   されて前記第１の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
   記第２の行線を形成し、 前記行選択手段は、第１の行線を選択するための第１の
   選択手段と、第２の行線を選択するための第２の選択手
   段と、を有し、 前記第１の選択手段は、前記第２の選択手段に接続さ
   れ、前記第１の選択手段から供給された信号は、前記第
   ２の行線を選択するために前記第２の選択手段から供給
   された信号に応答して、前記第２の行線に供給され、 前記メモリセルからのデータの読み出しを行う際、前記
   第１の選択手段から所定論理の信号が出力されると前記
   選択用トランジスタをオンさせ、かつ前記所定論理の信
   号は、非選択な前記メモリセルが接続される前記第２の
   行線に供給されることを特徴とする半導体メモリ装置。
10. 【請求項１０】行及び列方向にマトリックス状に配置さ
    れ各行が第１及び第２の行線を有する複数のメモリセル
    ブロックと、 行選択手段と、 スイッチング手段と、を備え、 前記メモリセルブロックのそれぞれは、第１の端子に接
    続された前記メモリセルブロックを選択するための選択
    用トランジスタと、この選択用トランジスタ及び第２の
    端子間に接続されたメモリセルと、を有し、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタのそれぞれはゲートを有し、 同一列の前記メモリセルブロックの前記第１の端子は共
    通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
    されて前記第１の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
    記第２の行線を形成し、 前記行選択手段は、行選択信号に応答して、前記第１の
    行線と前記第２の行線との選択状態を制御するための第
    １および第２の信号を生成し、前記第１の信号は、前記
    第１の行線に供給され、 前記スイッチング手段は、前記行選択手段と前記第２の
    行線との間に接続される電流経路を有し、 前記スイッチング手段は、前記第１の信号を受信して前
    記第２の信号により制御され、 前記スイッチング手段は、前記行選択手段からの前記第
    １および第２の信号に応答して、前記メモリセルの選択
    状態を制御するために前記第２の行線の電圧レベルを制
    御し、 前記第２の行線の電圧レベルは、前記スイッチング手段
    を介して供給される前記第１の信号により制御され、 前記メモリセルからのデータの読み出しを行う際、前記
    第１の選択手段から所定論理の前記第１の信号が出力さ
    れると前記選択用トランジスタをオンさせ、かつ前記所
    定論理の前記第１の信号は、前記スイッチング手段を介
    して、非選択な前記メモリセルが接続される前記第２の
    行線に供給されることを特徴とする半導体メモリ装置。
11. 【請求項１１】行及び列方向にマトリックス状に配置さ
    れ各行が第１および第２の行線を有する複数のメモリセ
    ルブロックと、 行選択手段と、 スイッチング手段と、を備え、 前記メモリセルブロックのそれぞれは、第１の端子に接
    続された前記メモリセルブロックを選択するための選択
    用トランジスタと、この選択用トランジスタ及び第２の
    端子間に接続されたメモリセルと、を有し、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタのそれぞれはゲートを有し、 同一列の前記メモリセルブロックの前記第１の端子は共
    通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
    されて前記第１の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
    記第２の行線を形成し、 前記行選択手段は、行選択信号に応答して、前記第１の
    行線と前記第２の行線との選択状態を制御するための第
    １および第２の信号を生成し、前記第１の信号は、前記
    第１の行線に供給され、 前記スイッチング手段は、前記行選択手段と前記第２の
    行線との間に接続される電流経路を有し、 前記スイッチング手段は、前記第１の信号を受信して前
    記第２の信号により制御され、 前記スイッチング手段は、前記メモリセルの選択状態を
    制御するために前記第２の行線を制御し、 前記メモリセルは、前記スイッチング手段を介して供給
    される前記第１の信号により制御され、 前記メモリセルからのデータの読み出しを行う際、前記
    第１の選択手段から所定論理の前記第１の信号が出力さ
    れると前記選択用トランジスタをオンさせ、かつ前記所
    定論理の前記第１の信号は、前記スイッチング手段を介
    して、非選択な前記メモリセルが接続される前記第２の
    行線に供給されることを特徴とする半導体メモリ装置。