JPH10275481A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】チャネルの充電電圧が低い場合、“１”書き込
みするメモリセルに誤書き込みが生じる。 【解決手段】メモリセルアレイ１Ａ、１Ｂのソース線に
はソース線バイアス回路９が接続されている。このソー
ス線バイアス回路９は、データの書き込み時に電源電圧
より高く消去電圧より低い電圧をソース線に供給するこ
とにより、メモリセルのチャネルの電圧を電源電圧より
高く予備充電した後、制御ゲートとの容量結合により昇
圧させる。このため、“１”書き込みするメモリセルの
誤書き込みを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＥＥＰＲＯ
Ｍのように、電気的に書換え可能な不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】近年、電気的書換え可能とした不揮発性
半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰＲＯ
Ｍが提案されている。このＮＡＮＤセル型ＥＥＰＲＯＭ
は、複数のメモリセルのソース、ドレインを隣接するも
の同士で共有して直列接続し、これを１単位としてビッ
ト線に接続するものである。各メモリセルは、電荷蓄積
層としての浮遊ゲートと、制御ゲートが積層されたｎチ
ャネルＭＯＳＦＥＴ構造とされている。

【０００３】図２６（ａ）（ｂ）はメモリセルアレイの
１つのＮＡＮＤセル部分の平面図と等価回路図である。
図２７（ａ）は図２６（ａ）に示す２７ａ−２７ａ線に
沿った断面図であり、図２７（ｂ）は図２６（ａ）に示
す２７ｂ−２７ｂ線に沿った断面図である。

【０００４】素子分離酸化膜７２で囲まれたｐ型シリコ
ン基板（又はｐ型ウエル）７１には、複数のＮＡＮＤセ
ルからなるメモリセルアレイが形成されている。この実
施例において、１つのＮＡＮＤセルは、８個のメモリセ
ルＭ１〜Ｍ８が直列接続されて構成されている。各メモ
リセルにおいて、浮遊ゲート７４（７４₁ 、７４₂ …７
４₈ ）は基板７１にゲート絶縁膜７３を介して形成され
ている。これらのメモリセルのソース、ドレインとして
のｎ型拡散層７９は、隣接するもの同士が直列接続され
ている。

【０００５】ＮＡＮＤセルのドレイン側、ソース側には
第１の選択ゲート７４₉ 、７６₉ 及び第２の選択ゲート
７４10、７６10が設けられている。各第１の選択ゲート
７４₉ 、７６₉ 及び第２の選択ゲート７４₁₀、７６₁₀は
メモリセルの浮遊ゲート７４（７４₁ …７４₈ ）、制御
ゲート７６（７６₁ …７６₈ ）と同時に形成される。な
お、第１の選択ゲート７４₉ 、７６₉ 及び第２の選択ゲ
ート７４₁₀、７６₁₀はともに、図示せぬ所望の部分で１
層目と２層目が導通接続されている。素子が形成された
基板はＣＶＤ酸化膜７７により覆われ、この上にビット
線７８が配設される。ＮＡＮＤセルの制御ゲート７
６₁ 、７６₂ …７６₈ （ＣＧ₁ 、ＣＧ₂ …ＣＧ₈ ）は、
ワード線とされ、選択ゲート７４₉ 、７６₉ 及び７
４₁₀、７６₁₀（ＳＧ₁ 、ＳＧ₂ ）はそれぞれ行方向に配
置され、選択ゲート線とされる。

【０００６】図２８は、上記構成のＮＡＮＤセルをマト
リクス状に配列したメモリセルアレイの等価回路を示し
ている。この例において、ソース線は例えば６４本のビ
ット線毎に１箇所、コンタクトを介してアルミニウム
や、ポリシリコン等からなる基準電位配線に接続され
る。この基準電位配線は周辺回路に接続される。メモリ
セルの制御ゲート及び第１、第２の選択ゲートは、行方
向に連続的に配設される。通常、制御ゲートが共通に接
続されたメモリセルの集合を１ページと呼び、ドレイン
側（第１の選択ゲート）とソース側（第２の選択ゲー
ト）の１組の選択ゲートの間に配置されたページの集合
を１ＮＡＮＤブロック、又は単に１ブロックと呼ぶ。１
ページは例えば２５６バイト（２５６×８）個のメモリ
セルから構成される。１ページ分のメモリセルはほぼ同
時に書き込みが行われる。１ブロックは例えば２０４８
バイト（２０４８×８）個のメモリセルから構成され
る。１ブロック分のメモリセルはほぼ同時に消去され
る。

【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の
通りである。１ＮＡＮＤセルのうち、データ書き込み
は、ビット線から遠い場所に位置するメモリセルから順
に行われる。ビット線にはデータに応じて０Ｖ、又は電
源電圧Ｖccを印加する。データ“０”を書込むことを
“０”書き込みと呼び、電源電圧Ｖccに相当するデータ
“１”を書込むことを“１”書き込みと呼ぶ。ＮＡＮＤ
セルをビット線に接続する選択ゲートには電源電圧Ｖcc
が供給され、ソース線に接続する選択ゲートには接地電
位０Ｖが供給される。このとき、“０”書き込みのセル
のチャネルにはビット線から０Ｖが伝達される。“１”
書き込みの場合、ビット線に接続された選択ゲートがオ
フとなるため、“１”書き込みをするメモリセルのチャ
ネルの電位はＶcc−Ｖthsg（Ｖthsgは選択ゲートの閾値
電圧）となり、フローティングになる。

【０００８】その後、選択されたメモリセルの制御ゲー
トには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程度）が
印加され、他の非選択メモリセルの制御ゲートには中間
電位Ｖpass（＝１０Ｖ程度）が印加される。その結果、
データ“０”の時は、チャネルの電位が０Ｖであるため
選択メモリセルの浮遊ゲートとチャネル間に高電圧が印
加される。このため、チャネルから浮遊ゲートに電子が
Ｆ−Ｎトンネリングにより注入され、選択メモリセルの
閾値電圧が正方向に移動する。データ“１”の時は、フ
ローティング状態のチャネルの電位は制御ゲートとの容
量結合によって６Ｖ程度となるため、チャネルから浮遊
ゲートに電子が注入されない。

【０００９】各メモリセルに記憶されたデータの消去
は、ブロック毎にほぼ同時に行われる。すなわち、例え
ばメモリセルがｎ型基板に設けられたｐ型ウエル内に形
成された場合、消去するブロックの全ての制御ゲート、
選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧
された電圧ＶppE （２０Ｖ程度）を印加する。このた
め、浮遊ゲートの電子はウエルに放出され、メモリセル
の閾値電圧は負方向に移動する。この時、消去を行わな
いブロックの制御ゲート、選択ゲートにはＶppE を印加
する。

【００１０】データの読み出し動作において、先ず、ビ
ット線をプリチャージした後、フローティングとする。
この状態において、選択されたメモリセルの制御ゲート
を０Ｖ、それ以外のメモリセルの制御ゲート、選択ゲー
トをそれぞれ例えば４．５Ｖ、ソース線を０Ｖとし、選
択されたメモリセルに電流が流れるか否かをビット線の
電位の変化として検出する。すなわち、メモリセルにデ
ータ “０”（メモリセルの閾値Ｖth＞０）が書込まれ
ている場合、メモリセルはオフしているため、ビット線
はプリチャージ電位を保つ。一方、データ“１”（メモ
リセルの閾値Ｖth＜０）が書込まれている場合、メモリ
セルはオンするためビット線はプリチャージ電位からΔ
Ｖだけ下がる。これらビット線電位の変化をセンスアン
プにより検出することによって、メモリセルのデータが
読み出される。

【００１１】

【発明が解決しようとする課題】ところで、従来の書き
込み方法において、“１”書き込み時に制御ゲートとチ
ャネルとの容量結合でチャネルの電位を中間電位にす
る。しかし、例えばメモリセルの拡散層（図２７のｎ+
の領域）の容量が大きい場合、例えば制御ゲートに電圧
１０Ｖを印加してもチャネルは３Ｖ程度しか上昇しな
い。この結果、選択された制御ゲートに書き込み用の高
電圧が供給された場合、この制御ゲートに接続された
“１”書き込みするメモリセルのチャネルと制御ゲート
間の電位差が大きくなり、“１”書き込みするメモリセ
ルに誤書き込みが生じるという問題がある。そこで、非
選択制御ゲートに印加する電圧を１０Ｖ以上に高くする
ことが考えられる。しかし、非選択制御ゲートに印加す
る電圧を単に高くした場合、非選択制御ゲートに接続さ
れ、チャネルの電位が０Ｖであるメモリセルの信頼性に
悪影響を与える。このため、非選択制御ゲートの電位を
上げることはできない。

【００１２】この発明は、上記課題を解決するものであ
り、その目的とするところは、メモリセルのチャネルが
フローティング状態となる前の予備充電電位を高くする
ことにより、ワード線との容量結合後の書き込み禁止電
圧を十分高めることが容易で、誤書き込みマージンを広
げることができ、信頼性を向上し得る不揮発性半導体記
憶装置を提供しようとするものである。

【００１３】

【課題を解決するための手段】この発明は、上記課題を
解決するため、少なくとも１つの不揮発性メモリセルを
含むメモリセル部と、前記メモリセル部の一端側に書き
込み非選択電位を供給し、この電位を前記メモリセル部
に供給した後、前記メモリセル部の他端側から書き込み
データを供給し、前記メモリセル部の選択された不揮発
性メモリセルに所望の書き込み状態を設定する制御回路
とを具備している。

【００１４】また、この発明は、少なくとも１つの不揮
発性メモリセルを含むメモリセル部と、前記メモリセル
部の一端に接続された第１の共通信号線と、前記メモリ
セル部の他端に接続された第２の共通信号線と、第２の
共通信号線に接続された第１の電圧供給回路と、前記第
１の電圧供給回路から前記第２の共通信号線を介して書
き込み非選択電位を前記メモリセル部に供給することに
より前記メモリセル部を書き込み非選択状態に設定した
後に、前記第１の共通信号線から前記メモリセル部に対
し所定の電圧を供給して、前記メモリセル部に所望の書
き込み状態を設定する制御回路とを具備している。

【００１５】さらに、この発明は、少なくとも１つの不
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続された第１の共通信号線と、前記メモ
リセル部の他端に接続された第２の共通信号線と、前記
第１の共通信号線と前記メモリセル部の間に配設された
第１の選択ゲートと、前記第２の共通信号線と前記メモ
リセル部の間に配設された第２の選択ゲートと、前記第
２の共通信号線に接続された第１の電圧供給回路と、前
記第１の選択ゲートをオフ状態、前記第２の選択ゲート
をオン状態として前記第１の電圧供給回路から前記第２
の共通信号線を介して書き込み非選択電位を前記メモリ
セル部に供給することにより前記メモリセル部を書き込
み非選択状態に設定した後に前記第２の選択ゲートをオ
フ状態とし、前記第１の共通信号線に供給される書き込
みデータに基づき、前記メモリセル部に所望の書き込み
状態を設定する制御回路とを具備している。

【００１６】前記制御回路は、データ書き込み時に前記
書き込み非選択電位を前記メモリセル部に供給する際、
前記第２の選択ゲートに対し、電源電圧より高い電圧を
供給する。

【００１７】前記制御回路は、データ書き込み時に前記
書き込み非選択電位を前記メモリセル部に供給する際、
前記第２の選択ゲートに対し、前記書き込み非選択電位
より少なくとも前記第２の選択ゲートの閾値電圧分高い
電圧を供給する。

【００１８】前記制御回路は、データ書き込み時に前記
書き込み非選択電位を前記メモリセル部に供給する際、
前記不揮発性メモリセルの制御ゲートに対し、電源電圧
より高い電圧を供給する。

【００１９】前記制御回路は、データ書き込み時に前記
書き込み非選択電位を前記メモリセル部に供給する際、
前記不揮発性メモリセルの制御ゲートに対し、前記書き
込み非選択電位より少なくとも前記不揮発性メモリセル
の閾値電圧分高い電圧を供給する。

【００２０】前記制御回路は、データ書き込み時に、前
記第１の電圧供給回路から書き込み非選択電位を前記第
２の共通信号線及び前記第２の選択ゲートに供給し、次
いで第２の電圧供給回路より前記不揮発性メモリセルの
制御ゲートに、前記不揮発性メモリセルのチャネルと前
記制御ゲートとの容量結合により昇圧された書き込み禁
止電圧を生成するための電圧を供給し、この後前記第２
の選択ゲートを接地電位として、前記第１の選択ゲート
に第１の選択ゲート電圧を供給する。

【００２１】前記制御回路は、データ書き込み時に、前
記第１の電圧供給回路から書き込み非選択電位を前記第
２の共通信号線及び前記第２の選択ゲートに供給し、次
いで第２の電圧供給回路より前記不揮発性メモリセルの
制御ゲートに、前記不揮発性メモリセルのチャネルと前
記制御ゲートとの容量結合により昇圧された書き込み禁
止電圧を生成するための電圧を供給し、この後前記第２
の選択ゲートを接地電位として、前記第１の選択ゲート
を第１に選択ゲート電圧とし、さらに、前記第２の共通
信号線を前記書き込み非選択電位から電源電圧に下げ
る。

【００２２】前記制御回路は、データ書き込み時に、前
記第１の電圧供給回路から書き込み非選択電位を前記第
２の共通信号線及び前記第２の選択ゲートに供給すると
ともに、第２の電圧供給回路より前記不揮発性メモリセ
ルの制御ゲートに前記書き込み非選択電位を供給し、次
いで前記第２の電圧供給回路より前記不揮発性メモリの
制御ゲートに前記不揮発性メモリセルのチャネルと前記
制御ゲートとの容量結合により昇圧された書き込み禁止
電圧を生成するための電圧を供給し、この後前記第２の
選択ゲートを接地電位として、前記第１の選択ゲートに
第１の選択ゲート電圧を供給する。

【００２３】また、この発明は、少なくとも１つの不揮
発性メモリセルを含むメモリセル部と、前記メモリセル
部の一端に接続された第１の共通信号線と、前記メモリ
セル部の他端に接続された第２の共通信号線と、前記メ
モリセル部の一端を前記第１の共通信号線に接続する第
１の選択ゲートと、前記メモリセル部の他端を前記第２
の共通信号線に接続する第２の選択ゲートと、前記第２
の共通信号線に接続され、書き込み非選択電位を前記第
２の共通信号線に供給する第１の電圧供給回路と、前記
第１、第２の選択ゲート、及び前記不揮発性メモリセル
の制御ゲートに所定の電圧を供給する第２の電圧供給回
路と、データ書き込み時に、前記第２の電圧供給回路よ
り前記第１の選択ゲートに対して接地電位を供給し、前
記不揮発性メモリセルの制御ゲートに対し前記書き込み
非選択電位より少なくとも前記不揮発性メモリセルの閾
値電圧分高い電圧を供給し、前記第２の選択ゲートに対
し前記書き込み非選択電位より少なくとも前記第２の選
択ゲートの閾値電圧分高い電圧を供給して、前記メモリ
セル部に前記書き込み非選択電位を供給し、前記第２の
選択ゲートに対して接地電位を供給することにより前記
メモリセル部を書き込み非選択状態に設定した後、前記
第１の選択ゲートに対し第１の選択ゲート電圧を供給し
て、前記メモリセル部に所望の書き込み状態を設定する
制御回路とを具備している。

【００２４】さらに、この発明は、少なくとも１つの不
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続された第１の共通信号線と、前記メモ
リセル部の他端に接続された第２の共通信号線と、前記
メモリセル部の一端を前記第１の共通信号線に接続する
第１の選択ゲートと、前記メモリセル部の他端を前記第
２の共通信号線に接続する第２の選択ゲートと、前記第
２の共通信号線及び第２の選択ゲートに接続され、書き
込み非選択電位を前記第２の共通信号線及び第２の選択
ゲートに供給する第１の電圧供給回路と、前記第１の選
択ゲート、及び前記不揮発性メモリセルの制御ゲートに
所定の電圧を供給する第２の電圧供給回路と、データ書
き込み時に、前記第２の電圧供給回路より前記第１の選
択ゲート及び前記不揮発性メモリセルの制御ゲートに対
して接地電位を供給し、前記第２の選択ゲート及び前記
第２の共通信号線に対し前記書き込み非選択電位を供給
して、前記メモリセル部を書き込み非選択状態に設定し
た後、前記第２の選択ゲートに対して接地電位を供給
し、さらに、前記第１の選択ゲートに対し第１の選択ゲ
ート電圧を供給して、前記メモリセル部に所望の書き込
み状態を設定する制御回路とを具備している。

【００２５】前記制御回路は、前記第１の電圧供給回路
から前記第２の選択ゲート及び第２の共通信号線に前記
書き込み非選択電位を供給した後、前記第２の電圧供給
回路から前記不揮発性メモリセルの制御ゲートに対し、
前記不揮発性メモリセルのチヤネルと前記制御ゲートと
の容量結合により昇圧された書き込み禁止電圧を生成す
るための電圧を供給する。

【００２６】前記制御回路は、前記第１の電圧供給回路
から前記メモリセル部に前記書き込み非選択電位を供給
した後、前記第２の電圧供給回路から前記不揮発性メモ
リセルの制御ゲートに対し、前記不揮発性メモリセルの
チヤネルと前記制御ゲートとの容量結合により昇圧され
た書き込み禁止電圧を生成するための電圧を供給する。

【００２７】前記第２の電圧供給回路は、前記不揮発性
メモリセルの制御ゲートに対し前記書き込み禁止電圧を
生成するための電圧を供給した後に、前記第１の選択ゲ
ートに対し前記第１の選択ゲート電圧を供給する。

【００２８】前記第２の電圧供給回路は、前記第１の選
択ゲートに対し第１の選択ゲート電圧を供給した後に、
前記不揮発性メモリセルの制御ゲートに対し前記書き込
み禁止電圧を生成するための電圧を供給する。

【００２９】前記メモリセル部の書き込み状態は、前記
第１の共通信号線に供給される書き込みデータに応じて
設定される。

【００３０】前記第１の共通信号線に第１の書き込みデ
ータが供給された場合に前記メモリセル部に設定された
書き込み非選択状態は書き込み選択状態にされ、前記第
１の共通信号線に前記第１の書き込みデータと異なる論
理レベルの第２の書き込みデータが供給された場合に
は、前記メモリセル部に設定された書き込み非選択状態
が保持される。

【００３１】前記第１の選択ゲートは、前記第１の共通
信号線に第１の書き込みデータが供給された場合にオン
状態となり、オン状態の前記第１の選択ゲートを介した
前記メモリセル部から前記第１の共通信号線への放電に
より前記メモリセル部に設定された書き込み非選択状態
が書き込み選択状態になり、前記第１の共通信号線に前
記第１の書き込みデータと異なる論理レベルの第２の書
き込みデータが供給された場合には、前記第１の選択ゲ
ートがオフ状態となり、前記メモリセル部に設定された
書き込み非選択状態が保持される。

【００３２】前記書き込み非選択電位は、電源電圧以上
の電圧である。

【００３３】前記第１の共通信号線には、前記不揮発性
メモリセルヘの書き込みデータをラッチするビット線制
御回路が接続される。

【００３４】前記第１の共通信号線はビット線であり、
前記第２の共通信号線はソース線であり、前記ソース線
がワード線に共通接続される複数のメモリセル部で共有
される。

【００３５】前記メモリセル部は直列接続された複数の
不揮発性メモリセルを含み、前記第１の共通信号線側の
不揮発性メモリセルから順次データの書き込みが行われ
る。

【００３６】前記データの読み出し時に前記不揮発性メ
モリセルの制御ゲートに供給される読み出し電圧を発生
する読み出し電圧発生回路をさらに具備する。

【００３７】前記第１の電圧供給回路は、前記読み出し
電圧発生回路から出力された読み出し電圧を、前記第２
の共通信号線に転送する。

【００３８】前記読み出し電圧発生回路は、昇圧回路
と、前記昇圧回路の出力電圧を所定の電圧に制限するリ
ミット回路を含み、前記リミット回路は、データ書き込
み時と読み出し時とで、前記出力電圧を異なる電位に設
定する。

【００３９】前記メモリセル部が前記書き込み非選択状
態から放電された書き込み選択状態、及び前記メモリセ
ル部に前記書き込み非選択状態が保持された状態が、そ
れぞれ第１、第２の書き込み状態を形成する。

【００４０】前記第１の選択ゲート電圧は電源電圧であ
る。

【００４１】前記第２の書き込みデータとしては電源電
圧より低い電圧が供給される。

【００４２】さらに、この発明は、少なくとも一つの不
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続された第１の共通信号線と、前記第１
の共通信号線に電源電圧よりも低い書き込みデータを供
給し、前記メモリセル部の選択された不揮発性メモリセ
ルに所望の書き込み状態を設定する制御回路とを具備し
ている。

【００４３】前記第１の共通信号線に接地電位が供給さ
れた場合には、前記メモリセル部は書き込み選択状態に
設定され、前記第１の共通信号線に接地電位よりも高く
電源電圧よりも低い電圧が供給された場合には、前記メ
モリセル部は書き込み非選択状態に設定される。

【００４４】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００４５】図１は、ＮＡＮＤセル型ＥＥＰＲＯＭの構
成を示すブロック図である。メモリセルアレイ１Ａ、１
Ｂには、それぞれ行方向、列方向にＮＡＮＤセルが配置
されている。これらメモリセルアレイ１Ａ、１Ｂはオー
プンビット線方式であるため、メモリセルアレイ１Ａ、
１Ｂの相互間にはデータの書き込み、読み出しを行うラ
ッチ手段を兼用するセンスアンプ回路２が配置されてい
る。このセンスアンプ回路２はメモリセルアレイ１Ａ、
１Ｂのビット線に接続されている。カラムデコーダ４は
センスアンプ回路２に接続され、ロウデコーダ３Ａ、３
Ｂは各メモリセルアレイ１Ａ、１Ｂに接続されている。

【００４６】アドレス信号Ａｄｄを保持するアドレスバ
ッファ５は前記カラムデコーダ４及び前記ロウデコーダ
３Ａ、３Ｂに接続されている。カラムデコーダ４はアド
レスバッファ５から供給されるアドレス信号に従ってビ
ット線を選択し、ロウデコーダ３Ａ、３Ｂはアドレスバ
ッファ５から供給されるアドレス信号に従ってワード線
や選択ゲートをそれぞれ選択する。

【００４７】前記センスアンプ回路２には入出力データ
を増幅するためのＩ／Ｏセンスアンプ６が接続され、こ
のＩ／Ｏセンスアンプ６にはチップ外部とデータの入出
力を行う入出力バッファ７が接続されている。さらに、
前記メモリセルアレイ１Ａ、１Ｂには基板電位を制御す
る基板電位制御回路８、及び後述するソース線に電位を
供給するソース線バイアス回路９が接続されている。こ
のソース線バイアス回路９はデータの読み出し時、ベリ
ファイ読み出し時にソース線を接地し、書き込み時にソ
ース線を書き込み非選択電位に設定する。

【００４８】前記ロウデコーダ３Ａ、３Ｂには、ワード
線に電位を供給するワード線バイアス回路１０、及び選
択ゲートに電位を供給する選択ゲートバイアス回路１１
が接続されている。これらワード線バイアス回路１０、
選択ゲートバイアス回路１１、及び前記ソース線バイア
ス回路９には読み出し昇圧回路１２が接続されている。
この読み出し昇圧回路１２は、データの読み出し時、ベ
リファイ読み出し時に選択ゲート、制御ゲートに印加す
る電源電圧Ｖccより高い昇圧電圧、例えば４．５Ｖ、６
Ｖを発生する。すなわち、データの読み出し時、ベリフ
ァイ読み出し時には、昇圧電圧はワード線バイアス回路
１０、選択ゲートバイアス回路１１、換言すれば、第１
の電圧供給回路に供給される。一方、書き込み時には、
読み出し昇圧回路１２の出力としての昇圧電位は第２の
電圧供給回路としてのソース線バイアス回路９に供給さ
れる。制御回路１３は、前記ソース線バイアス回路９、
選択ゲートバイアス回路１１、読み出し昇圧回路１２、
基板電圧制御回路８等を制御し、データの書き込み、読
み出し、ベリファイ、消去動作を実行する。

【００４９】図２は前記メモリセルアレイ１Ａの一例を
示している。メモリセルアレイ１Ａと１Ｂはほぼ同様の
構成である。例えば８個のメモリセルと第１、第２の選
択ゲートからなる複数のＮＡＮＤセル２１は、行方向、
列方向にマトリクス状に配設されている。各ＮＡＮＤセ
ルの第１の選択ゲートトランジスタＱ２１は、それぞれ
ビット線ＢＬ０Ａ、ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、Ｂ
Ｌ４Ａ…ＢＬ６３Ａに接続されている。各ＮＡＮＤセル
の第２の選択ゲートトランジスタＱ２２は、それぞれ行
方向に配置されたソース線ＳＬに接続され、このソース
線ＳＬは列方向に配置されたソースバイアス線ＳＢＬに
接続されている。ソース線ＳＬは例えば６４本のビット
線毎に１箇所、コンタクトを介してアルミニウムや、ポ
リシリコン等からなるソースバイアス線ＳＢＬに接続さ
れる。このソースバイアス線ＳＢＬは前記ソース線バイ
アス回路９に接続されている。

【００５０】１ページは例えば２５６バイト（２５６×
８）個のメモリセルから構成される。１ページ分のメモ
リセルはほぼ同時に書き込みが行われる。１ブロックは
例えば２０４８バイト（２０４８×８）個のメモリセル
から構成される。１ブロック分のメモリセルはほぼ同時
に消去される。

【００５１】図３は、図１に示すセンスアンプ回路２を
具体的に示すものであり、例えばメモリセルアレイ１Ａ
のビット線ＢＬ１Ａと、メモリセルアレイ１Ｂのビット
線ＢＬ１Ｂが接続されるセンスアンプＳＡ１、及びその
周辺回路を示している。このセンスアンプＳＡ１はデー
タラッチ回路を兼用している。このセンスアンプＳＡ１
はセンスアンプ活性化信号φ_N 、φ_P により活性化され
る。このセンスアンプＳＡ１のノードＮ₁ とデータ線／
ＩＯの相互間にはトランジスタＱ３１が接続され、ノー
ドＮ₂ とデータ線ＩＯの相互間にはトランジスタＱ３２
が接続されている。これらトランジスタＱ３１、Ｑ３２
は前記カラムデコーダ４から供給されるカラム選択信号
ＣＳＬ₁ によって制御される。

【００５２】前記センスアンプＳＡ１のノードＮ₁ とノ
ードＮ₂ との間にはイコライズ信号φ_E により制御され
るトランジスタＱ３３、Ｑ３４が接続されている。これ
らトランジスタＱ３３、Ｑ３４の相互接続点には電源Ｖ
cc／２が供給されている。イコライズ信号φ_E によりト
ランジスタＱ３３、Ｑ３４が導通されると、ノード
Ｎ₁ 、Ｎ₂ は電源Ｖcc／２にイコライズされる。

【００５３】ビット線ＢＬ１ＡとセンスアンプＳＡ１の
ノードＮ₁ との間にはビット線選択信号ＳＳ₁ により制
御されるトランジスタＱ３５と、センスアンプ選択信号
Ｓ_Aにより制御されるトランジスタＱ３６が接続されて
いる。また、ビット線ＢＬ１ＢとセンスアンプＳＡ１の
ノードＮ₂ との間にはビット線選択信号ＳＳ₁ により制
御されるトランジスタＱ３７と、センスアンプ選択信号
Ｓ_B により制御されるトランジスタＱ３８が接続されて
いる。前記トランジスタＱ３５とＱ３６の相互接続点と
電源端子３１との間にはプリチャージ信号ＰＲ_A1により
制御されるトランジスタＱ３９が接続されている。電源
端子３１にはプリチャージ電圧Ｖ_A1が供給されている。
トランジスタＱ３９はプリチャージ信号ＰＲ_A1に応じて
ビット線ＢＬ１Ａをプリチャージする。前記トランジス
タＱ３７とＱ３８の相互接続点と電源端子３２との間に
はプリチャージ信号ＰＲ_B1により制御されるトランジス
タＱ４０が接続されている。電源端子３２にはプリチャ
ージ電圧Ｖ_B1が供給されている。トランジスタＱ４０は
プリチャージ信号ＰＲ_B1に応じてビット線ＢＬ１Ｂをプ
リチャージする。

【００５４】前記トランジスタＱ３５とＱ３６の相互接
続点と電源端子３３との間にはトランジスタＱ４１、Ｑ
４２が接続されている。電源端子３３にはベリファイ電
圧Ｖ_rAが供給されている。トランジスタＱ４１のゲート
は前記ノードＮ₁ に接続され、トランジスタＱ４２のゲ
ートにはベリファイ信号ＶＲＦＹ_A が供給されている。
また、前記トランジスタＱ３７とＱ３８の相互接続点と
電源端子３４との間にはトランジスタＱ４３、Ｑ４４が
接続されている。電源端子３４にはベリファイ電圧Ｖ_rB
が供給されている。トランジスタＱ４３のゲートは前記
ノードＮ₂ に接続され、トランジスタＱ４４のゲートに
はベリファイ信号ＶＲＦＹ_B が供給されている。

【００５５】図４は、上記読み出し昇圧回路１２の一例
を示している。電源電圧Ｖccが入力される端子５１と出
力ノード５２の間には、ダイオード接続されたトランジ
スタＱ５１、Ｑ５２〜Ｑ５５が接続されている。これら
トランジスタＱ５１〜Ｑ５５の相互接続点には、それぞ
れキャパシタＣ５１〜Ｃ５４の一端が接続されている。
これらキャパシタＣ５１〜Ｃ５４の他端には、パルス発
生回路５３により発生される例えば図５に示すような、
駆動パルス信号φ₁ 、φ₂ が供給される。また、トラン
ジスタＱ５１のゲートには、制御信号φ_rdが供給されて
いる。読み出し昇圧回路１２を活性化する場合、制御信
号φ_rdがハイレベルとされ、この状態において、キャパ
シタＣ５１〜Ｃ５４に駆動パルス信号φ₁ 、φ₂ を供給
することにより、出力ノード５２から昇圧電圧Ｖ_out が
出力される。読み出し昇圧回路１２を非活性状態とする
場合、制御信号φ_rdがローレベルとされる。さらに、前
記出力ノード５２と接地間には、昇圧電圧Ｖ_out を所定
の電圧にリミットするリミット回路５４が接続されてい
る。

【００５６】図６は、ソース線バイアス回路９の一例を
示している。スイッチ回路６１は、データの書き込み時
に、前記読み出し昇圧回路１２から出力され、ソース線
に供給する電位、すなわち書き込み非選択電位としての
昇圧電圧Ｖ_out をソース線に供給する回路である。この
スイッチ回路６１はＮチャネルトランジスタＱ６１、Ｑ
６２、Ｑ６３、Ｑ６４、及びキャパシタＣ６１によって
構成されている。トランジスタＱ６１の電流通路の一端
には電圧Ｖ_atが供給され、ゲートには電源電圧Ｖccが供
給されている。このトランジスタＱ６１の電流通路の他
端はトランジスタＱ６２の電流通路の一端、トランジス
タＱ６３のゲート、トランジスタＱ６４のゲートに接続
されている。前記トランジスタＱ６２の電流通路の他端
は、トランジスタＱ６２のゲート、前記トランジスタＱ
６３の電流通路の一端、及びキャパシタＣ６１の一方電
極に接続されている。このキャパシタＣ６１の他方電極
には駆動パルス信号φ₃ が供給されている。

【００５７】前記トランジスタＱ６３の電流通路の他端
は前記トランジスタＱ６４の電流通路の一端に接続され
ている。この電流通路の一端には前記読み出し昇圧回路
１２から出力される昇圧電圧Ｖ_out が供給される。前記
トランジスタＱ６４の電流通路の他端はトランジスタＱ
６５を介して接地されるとともに、トランジスタＱ６６
を介して前記ソース線ＳＬに接続される。前記トランジ
スタＱ６５のゲートには電圧Ｖ_ssl が供給され、前記ト
ランジスタＱ６６のゲートには電圧Ｖ_abが供給されてい
る。トランジスタＱ６６は閾値電圧が−１Ｖのデプレシ
ョンタイプトランジスタであり、２０Ｖの電圧に耐え得
る高耐圧トランジスタである。このトランジスタＱ６６
は消去時にオフ状態とされ、ソース線に印加される消去
電圧２０ＶがトランジスタＱ６４、Ｑ６５に印加されな
いようにする。読み出し、あるいはベリファイ読み出し
時に電圧Ｖ_ssl はハイレベルとされ、前記トランジスタ
Ｑ６５はソース線を接地する。

【００５８】前記スイッチ回路６１は、書き込み時に信
号Ｖatがハイレベルとなり、図７に示す駆動パルス信号
φ₃ がキャパシタＣ６１に供給される。読み出し昇圧回
路１２から出力される昇圧電圧Ｖ_out が書き込み非選択
電位５Ｖである場合、トランジスタＱ６４のゲートとし
てのノードＮ_gtは６．５Ｖに昇圧される。このため、ト
ランジスタＱ６４は、昇圧電圧Ｖ_out （５Ｖ）をソース
線ＳＬに転送できる。尚、高速にソース線を充電するた
めにノードＮ_gtをより高電圧にする観点からトランジス
タＱ６２、Ｑ６３には閾値電圧の低いトランジスタを用
いることが望ましい。また、読み出し、ベリファイ読み
出し時において、信号Ｖ_atは０Ｖとなり、トランジスタ
Ｑ６４はオフ状態となる。

【００５９】一方、前記トランジスタＱ６６のゲートに
供給される電圧Ｖ_abを６Ｖ程度に昇圧してもよい。この
ようにした場合、書き込み時に昇圧電圧Ｖ_out をトラン
ジスタＱ６６の閾値分低下することなく高速にソース線
に供給できる。

【００６０】図８は、前記リミット回路５４を示してい
る。図４に示す読み出し昇圧回路１２の出力ノード５２
と接地間には、抵抗Ｒ₁ 、Ｒ₂ 、Ｒ₃ 、トランジスタＱ
８１が直列接続されている。差動増幅器８１を構成する
ＰチャネルトランジスタＱ８２、Ｑ８３の電流通路の一
端は電源端子８２に接続されている。トランジスタＱ８
２の電流通路の他端はトランジスタＱ８２、Ｑ８３のゲ
ートに接続されるとともに、ＮチャネルトランジスタＱ
８４の電流通路の一端に接続されている。このトランジ
スタＱ８４のゲートには基準電位Ｖ_bgr が供給されてい
る。この基準電位Ｖ_bgr は、例えば周知のバンド・ギャ
ップ・リファレンス(Band-gap reference)回路からなる
図示せぬ定電圧発生回路によって生成される例えば１．
５Ｖの電圧である。

【００６１】また、前記トランジスタＱ８３の電流通路
の他端は、ＮチャネルトランジスタＱ８５の電流通路の
一端に接続されている。このトランジスタＱ８５のゲー
トは前記抵抗Ｒ₁ とＲ₂ の相互接続点に接続されてい
る。前記トランジスタＱ８４、Ｑ８５の電流通路の他端
は、ＮチャネルトランジスタＱ８６を介して接地されて
いる。このトランジスタＱ８６と前記トランジスタＱ８
１のゲートには信号Ｖ_{cm l} が供給されている。

【００６２】さらに、前記抵抗Ｒ₃ には、Ｎチャネルト
ランジスタＱ８７が並列接続されている。このトランジ
スタＱ８７のゲートには信号Ｖ_pgが供給されている。さ
らに、前記トランジスタＱ８３とトランジスタＱ８５の
相互接続点から前記パルス発生回路５３の動作を制御す
るための信号Ｖ_act が出力される。この信号Ｖ_act は前
記読み出し昇圧回路１２の駆動パルス信号φ₁ 、φ₂ を
発生するパルス発生回路５３に供給される。

【００６３】上記構成において、信号Ｖ_cml は電圧リミ
ット回路を非活性化する場合、０Ｖに設定され、活性化
する場合、電源電圧Ｖccに設定される。電圧リミット回
路を活性化した状態において、書き込み時に信号Ｖ_pgを
ハイレベルに設定すると、読み出し昇圧回路１２から出
力される昇圧電圧Ｖ_out は（１）式で示すようになる。

【００６４】 Ｖ_out ＝Ｖ_bgr ×（Ｒ₁ ＋Ｒ₂ ）／Ｒ₂ …（１） また、昇圧電圧Ｖ_out が電源電圧Ｖccより小さい場合、
差動増幅器８１の出力信号Ｖ_act はハイレベルとなる。
このため、パルス発生回路５３から、図５に示す駆動パ
ルス信号φ₁ 、φ₂ が出力され、読み出し昇圧回路１２
から出力される昇圧電圧Ｖ_out が上昇される。

【００６５】一方、昇圧電圧Ｖ_out が電源電圧Ｖccより
大きい場合、差動増幅器８１の出力信号Ｖ_act はローレ
ベルとなる。このため、パルス発生回路５３の駆動パル
ス信号φ₁ 、φ₂ はそれぞれハイレベル、ローレベルに
固定される。したがって、読み出し昇圧回路１２は動作
が停止される。

【００６６】さらに、読み出し時に昇圧電圧Ｖ_out を
４．５Ｖの電圧とする場合、信号Ｖ_pgがローレベルに設
定される。この場合、読み出し昇圧回路１２から出力さ
れる昇圧電圧Ｖ_out は（２）式で示すようになる。

【００６７】 Ｖ_out ＝Ｖ_bgr ×（Ｒ₁ ＋Ｒ₂ ＋Ｒ₃ ）／（Ｒ₂ ＋Ｒ₃ ） …（２） 上記構成において、書き込み、及びベリファイ読み出し
動作について説明する。

【００６８】先ず、書き込み動作について説明する。

【００６９】図２に示すメモリセルＭＣ１に書き込みを
行う場合の動作について、図９を参照して説明する。

【００７０】図２に示すメモリセルＭＣ１に書き込むデ
ータは、図３に示すセンスアンプ回路ＳＡ₁ にラッチさ
れる。“０”書き込みの場合、センスアンプ回路ＳＡ₁
のノードＮ₁ は０Ｖ、ノードＮ₂ は３Ｖとなる。また、
“１”書き込みの場合、ノードＮ₁ は３Ｖ、ノードＮ₂
は０Ｖとなる。

【００７１】書き込み動作において、先ず、時刻ｔ１に
ソース線ＳＬ（ソースバイアス線ＳＢＬ）を電源電圧
（Ｖcc＝例えば３Ｖ）よりも高く消去電圧より低い書き
込み非選択電位としての電圧Ｖsl（例えば４．５Ｖ）と
し、第２の選択ゲート線ＳＧ２を電圧Ｖsl、第１の選択
ゲート線ＳＧ１を接地電位（Ｖss＝０Ｖ）とする。電圧
Ｖslは前述した読み出し昇圧回路１２から供給される。
その結果、ソース線側の第２の選択ゲート線ＳＧ２はオ
フし、フローティングとなる。この時、制御ゲート線Ｃ
Ｇ１〜ＣＧ８は電源電圧Ｖcc（３Ｖ）とされ、時刻ｔ２
に１０Ｖとされる。この結果、各メモリセルのチャネル
の電位はＶsl−Ｖthsg（Ｖthsgはソース線に接続される
選択ゲートの基板バイアス効果も含めた閾値電圧）から
制御ゲートとの間の容量結合により上昇する。従来例で
はメモリセルのチャネルの電位はＶcc−Ｖthsgから制御
ゲートとの間の容量結合により上昇していた。しかし、
本発明ではＶcc−Ｖthsgよりも高いＶsl−Ｖthsgから上
昇する。このため、メモリセルのチャネルの電位は従来
例よりも高い例えば８Ｖまで上昇する。

【００７２】また、この時、第２の選択ゲート線ＳＧ２
に電圧Ｖslよりも高い電圧、例えばＶsl＋Ｖthsg、ある
いはＶsl＋２Ｖthsgを印加し、メモリセルのチャネルの
電位をＶslとしても良い。さらに、第２の選択ゲート線
ＳＧ２を電圧Ｖslよりも高い電圧としてチャネルの電位
を電圧Ｖslとし、この後、第２の選択ゲート線ＳＧ２を
電圧Ｖslとすることにより第２の選択ゲート線ＳＧ２を
オフ状態とし、その後に制御ゲート線ＣＧ１〜ＣＧ８の
電圧を１０Ｖとしても良い。

【００７３】ビット線は、時刻ｔ２以前に、センスアン
プ回路ＳＡ１にラッチされたデータに応じて、電源電圧
Ｖccか接地電位Ｖssとされている。この状態において、
時刻ｔ３において、第２の選択ゲート線ＳＧ２が接地電
位Ｖssとされ、時刻ｔ４において、第１の選択ゲート線
ＳＧ１が電源電圧Ｖccとされる。“０”書き込みの場
合、第１の選択ゲートトランジスタＱ２１が導通するた
め、各メモリセルの充電電圧は第１の選択ゲートトラン
ジスタＱ２１を介してビット線に放電される。また、
“１”書き込みの場合、第１の選択ゲートトランジスタ
Ｑ２１は非導通であるため、各メモリセルのチャネルの
電圧は８Ｖに保持される。

【００７４】この後、時刻ｔ５において、選択された制
御ゲート線ＣＧ１に書き込み用の高電圧２０Ｖが供給さ
れる。この場合、“０”書き込みのメモリセルはチャネ
ルと制御ゲートの電位差がほぼ２０Ｖとなるため、浮遊
ゲートに電子が注入される。一方、“１”書き込みのメ
モリセルはチャネルが８Ｖに充電されているため、チャ
ネルと制御ゲートの電位差は小さく、浮遊ゲートに電子
が注入されることはない。

【００７５】書き込み終了後、制御ゲート、選択ゲー
ト、ビット線が順次放電され、書き込み動作が終了す
る。

【００７６】上記実施例によれば、データの書き込み時
にソース線ＳＬに電源電圧より高く書き込み電圧より低
い電圧を印加し、メモリセルのチャネルがフローティン
グ状態となる前の予備充電電位を電源電圧より高いレベ
ルに設定している。このため、メモリセルのチャネルは
制御ゲートの電位に応じて、さらに高い電位の書込み禁
止電圧にセルフブーストされる。したがって、選択され
た制御ゲートに書き込み用の高電圧が印加された場合、
“１”書き込みされるメモリセルの誤書き込みを確実に
防止できる。

【００７７】ところで、メモリセルのチャネルに電源電
圧Ｖccよりも高い電位を供給する場合、この高電位をビ
ット線側から印加することも考えられる。この場合、ビ
ット線に接続され、センスアンプ等の回路を構成するト
ランジスタに高電圧が印加される。このため、トランジ
スタの信頼性が悪化するという問題がある。そこで、こ
れらトランジスタを高耐圧のトランジスタに代えること
が考えられる。しかし、高耐圧トランジスタはサイズが
大きいため、センスアンプの面積が大きくなる。センス
アンプは１チップ内に例えば４０００個設けられるた
め、センスアンプの面積増加はチップサイズの大幅な増
大を招く。

【００７８】これに対して、上記実施例では、ソース線
から書き込み非選択電位を供給している。ソース線に関
する回路は複数のＮＡＮＤセルに対して共用されるた
め、センスアンプに比べて素子数が大幅に少ない。すな
わち、周辺回路部に１個から数個の回路を設けるだけで
よい。したがって、ビット線側から高電位を供給する場
合に比べて、チップサイズの増大を防止できる。尚、高
電圧の印加によるストレスの低減を考慮すると、この場
合でもソース線に供給される電圧を消去電圧（例えば２
０Ｖ）よりも低く設定することが望まれる。

【００７９】しかも、この実施例の場合、前記電圧Ｖsl
は、前記読み出し用昇圧回路１２が出力した昇圧電圧Ｖ
out を転送することにより供給している。読み出し用昇
圧回路１２は、通常読み出し時に選択ゲート及び制御ゲ
ートに例えば電圧４．５Ｖを印加するために用いられ、
書き込み時には動作していない。したがって、この読み
出し用昇圧回路１２を書き込み時に動作させ、昇圧電圧
Ｖout を発生することにより、チップ面積の増大を防止
できる。但し、前記昇圧電圧Ｖout を生成する回路は、
読み出し昇圧回路に限らず、新たな昇圧回路を設けても
よいし、消去電圧発生回路を用いてもよい。

【００８０】また、ＮＡＮＤセル型ＥＥＰＲＯＭでは消
去時にメモリセルのｐウエル、及びメモリセルのソース
線に２０Ｖを印加するように、ソース線には高電圧の供
給回路が設けられる場合がある。この時は、図６におい
て、ソース線ＳＬに２０Ｖが印加されることになるた
め、従来もソース線側には高耐圧トランジスタＱ６６が
設けられている。したがって、本発明のようにソース線
から電圧Ｖsl（例えば４．５Ｖ）を与える場合、ソース
線に接続された前記供給回路を用いても新たに設ける回
路素子数は少なくてよい。このため、ビット線側から高
電位を与える場合のように面積が増大しない。

【００８１】上記書き込み動作のタイミングは大いに任
意性を有している。すなわち、ソース線に電圧Ｖslを印
加するタイミングや、選択ゲートに電圧を印加するタイ
ミングは適宜変えることが可能である。

【００８２】すなわち、図１０に示すように、時刻ｔ１
において、ソース線ＳＬと、制御ゲート線ＣＧ１〜ＣＧ
８を同時に電圧Ｖsl（４．５Ｖ）としても良い。この場
合、ソース線の電位をメモリセルのチャネルに十分に伝
達することが可能であり、制御ゲート（ワード線）を高
速に昇圧できる。

【００８３】また、図１１に示すように、例えば書き込
みデータをロードしている間に、先ず、ソース線ＳＬを
電圧Ｖsl（４．５Ｖ）とし、この後、制御ゲート線ＣＧ
１〜ＣＧ８、第２の選択ゲート線ＳＧ２を電圧Ｖslとし
ても良い。この場合、ソース線を先に充電しているた
め、高速な書き込みが可能となる。

【００８４】図１２は、別の動作タイミングを示してい
る。

【００８５】書き込み動作が開始されると、先ず時刻ｔ
１にソース線ＳＬを電源電圧Ｖccよりも高いＶsl（例え
ば４．５Ｖ）、第２の選択ゲート線ＳＧ２を電圧Ｖas、
第１の選択ゲート線ＳＧ１を接地電位Ｖssとする。電圧
Ｖasはソース線の電圧Ｖslを選択ゲートの閾値電圧分だ
け低下することなく、メモリセルのチャネルに転送でき
る電圧であり、例えばＶsl＋Ｖthsgとすればよい。一
方、制御ゲート線ＣＧ１〜ＣＧ８には電圧Ｖasc を印加
する。電圧Ｖasc はソース線の電位Ｖslをメモリセルの
閾値電圧分だけ低下することなく、チャネルに転送でき
る電圧であり、例えばＶsl＋Ｖthcell（Ｖthcellは
“０”状態（書き込み状態）のメモリセルの基板バイア
ス効果も含めた閾値電圧）とすればよい。回路を簡易に
するために、電圧Ｖasと電圧Ｖasc を同電位としても良
い。

【００８６】メモリセルのチャネルを電圧Ｖslに充電し
た後、時刻ｔ１Ａ’において、第２の選択ゲート線ＳＧ
２を接地電位とし、この後、時刻ｔ１Ｂ’で第１の選択
ゲート線ＳＧ１を電源電圧Ｖcc（例えば３Ｖ）とする。
続いて、時刻ｔ２において、制御ゲート線ＣＧ１〜ＣＧ
８を電圧１０Ｖとする。この結果、メモリセルのチャネ
ルの電位はＶslから制御ゲートとの間の容量結合により
上昇する。

【００８７】この実施例によれば、メモリセルのチャネ
ルの電位はＶslから制御ゲートとの間の容量結合により
上昇する。このため、初期電圧が高く設定されているた
め、チャネルの電位は従来より一層高く上昇する。した
がって、誤書き込みを確実に防止できる。その後、時刻
ｔ５において、選択された制御ゲート線ＣＧ１が２０Ｖ
となり、選択されたメモリセルにデータが書込まれる。

【００８８】書き込み終了後、制御ゲート、選択ゲー
ト、ビット線が順次放電されて書き込み動作は終了す
る。

【００８９】図１３は、さらに他の例を示している。時
刻ｔ１に選択ゲートＳＧ２を電圧Ｖas（例えばＶsl＋Ｖ
thsgあるいはＶsl＋２Ｖthsg）に設定し、メモリセルの
チャネルをソース線の電圧Ｖslに設定した後、時刻ｔ１
Ａ’に選択ゲートＳＧ２を電圧Ｖslに設定する。これに
より選択ゲートＳＧ２はオフとなる。時刻ｔ２に制御ゲ
ートＣＧ１，ＣＧ２，…ＣＧ８が１０Ｖとなり、チャネ
ルが８Ｖ程度に昇圧される。その後、時刻ｔ２Ａに選択
ゲートＳＧ２が０Ｖ、時刻ｔ２Ｂに選択ゲートＳＧ１が
電源電圧Ｖccになることにより、ビット線の書き込みデ
ータがメモリセルに転送される。つまり、“１”書き込
み（書き込み非選択）の場合には選択ゲートＳＧ１がオ
フするため、メモりセルのチャネルは８Ｖを保持する。
また、“０”書き込みの場合には、選択ゲーとＳＧ１が
オンするため、メモリセルのチャネルは接地される。こ
の例によっても図１２を用いて説明した場合と同様に誤
書き込みを確実に防止可能な効果を得ることができる。

【００９０】或いは、図１４に示すようなタイミングで
もよい。すなわち、図１４に示すタイミングの場合、時
刻ｔ５に選択した制御ゲートＣＧ１が２０Ｖに昇圧され
た後、時刻ｔ５Ａで選択ゲートＳＧ２が０Ｖに接地され
る。この例によっても図１２を用いて説明した場合と同
様に誤書き込みを確実に防止可能な効果を得ることがで
きる。

【００９１】その後、書き込みが十分に行われたかを調
べるベリファイリードが行われる。図１５はベリファイ
読み出しのタイミングを示している。

【００９２】図１５において、先ずプリチャージ信号Ｐ
Ｒ_A1、ＰＲ_B1が接地電位Ｖssから電源電位Ｖccとなり
（時刻ｔｖ１）、ビット線ＢＬ１ＡがＶ_A1（例えば１．
７Ｖ）にビット線ＢＬ１Ｂ（ダミービット線）がＶ
_B1（例えば１．５Ｖ）にプリチャージされる（時刻ｔｖ
２）。

【００９３】プリチャージが終了すると、プリチャージ
信号ＰＲ_A1、ＰＲ_B1が電源電圧Ｖssとなり、ビット線Ｂ
Ｌ１Ａはフローティング状態となる。この後、ロウデコ
ーダ３Ａから選択ゲート、制御ゲートに所定の電圧が印
加される（時刻ｔｖ３）。すなわち、制御ゲート線ＣＧ
１に０．５Ｖ、制御ゲート線ＣＧ２〜ＣＧ８に電圧４．
５Ｖ、第１、第２の選択ゲートＳＧ１、ＳＧ２に４．５
Ｖがそれぞれ供給される。これら制御ゲート線、第１、
第２の選択ゲートに供給される４．５Ｖは、前記読み出
し昇圧回路１２によって電源電圧Ｖccから昇圧された電
圧であり、前記ワード線バイアス回路１０を介して制御
ゲート、第１、第２の選択ゲートに供給される。メモリ
セルＭＣ１が十分に“０”書き込みされている場合、メ
モリセルの閾値電圧は正であるためセル電流は流れな
い。このため、ビット線ＢＬ１Ａの電位は１．７Ｖのま
まである。また、メモリセルに“１”書き込みされた場
合、又は十分に“０”書き込みがなされていない場合、
メモリセルにセル電流が流れ、ビット線ＢＬ１Ａの電位
は下がり１．５Ｖ以下になる。この間、ビット線ＢＬ１
Ｂはプリチャージ電位１．５Ｖに保たれる。

【００９４】その後、時刻ｔｖ４において、ベリファイ
信号ＶＲＦＹ_A を電源電圧Ｖccとして“１”書き込みす
る場合のビット線ＢＬ１ＡをＶ_rA（１．７Ｖよりも大き
い電圧）に充電する。

【００９５】その後、時刻ｔｖ５に、センスアンプ活性
化信号φ_P が電源電圧Ｖcc、センスアンプ活性化信号φ
_N が接地電位となり、センスアンプＳＡ１が不活性化さ
れる。この後、時刻ｔｖ６に、イコライズ信号φ_E が電
源電圧Ｖccになると、センスアンプＳＡ１がイコライズ
され、ノードＮ１、Ｎ２がＶcc／２（例えば１．５Ｖ）
となる。時刻ｔｖ７に、センスアンプ選択信号Ｓ_A 、Ｓ
_B が電源電圧Ｖccになり、ビット線とセンスアンプが接
続された後、センスアンプ活性化信号φ_N が電源電圧Ｖ
cc、φ_P が接地電位となり、ビット線ＢＬ１Ａとダミー
ビット線ＢＬ１Ｂの電位差が増幅され、再書き込みデー
タがラッチされる（時刻ｔｖ８）。つまり“１”書き込
みの場合、又は“０”書き込みが十分に行われていれ
ば、センスアンプＳＡ１のノードＮ₁ は電源電圧，ノー
ドＮ₂ が接地電位となり、以降、“０”書き込みは行わ
れない。“０”書き込みが不十分の場合、ノードＮ₁ が
接地電位、ノードＮ₂ は電源電圧となり、追加書き込み
が行われる。

【００９６】全てのメモリセルに書き込みが十分に行わ
れると、ベリファイ読み出しの結果、ノードＮ₁ は電源
電圧Ｖccとなるため、ノードＮ₁ の電位をモニターする
ことにより、書き込み終了を検知できる。

【００９７】尚、上記実施例では、オープンビット線方
式の実施例について説明したが、この発明をフォールデ
ィッドビット線方式のメモリセルアレイあるいはシング
ルエンド型のメモリセルアレイに適用することも可能で
ある。

【００９８】ところで、従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭにおいて、書き込み非選択電位はビット線からメモ
リセルのチャネルに転送され、書き込み非選択電位が効
率よくビット線に転送されるよう、ソース線側に位置す
るメモリセルから順にデータが書込まれていた。例えば
図２に示す制御ゲート線ＣＧ１、ＣＧ２、…ＣＧ７、Ｃ
Ｇ８で選択されるメモリセルにデータを書込む場合、制
御ゲート線ＣＧ８に接続されたメモリセルに対して先ず
書き込みを行い、次に、制御ゲート線ＣＧ７，ＣＧ６，
ＣＧ５…ＣＧ２、ＣＧ１に接続されたメモリセルの順番
でデータが書込まれる。

【００９９】これに対して、本発明の場合、書き込み非
選択電位Ｖslはソース線からメモリセルのチャネルに転
送される。したがって、ソース線の電位Ｖslを閾値落ち
なくメモリセルのチャネルに転送するためには、ビット
線側に位置するメモリセルからデータを書込めばよい。
例えば図２に示す制御ゲート線ＣＧ１、ＣＧ２、…ＣＧ
７、ＣＧ８で選択されるメモリセルにデータを書込む場
合、制御ゲート線ＣＧ１に接続されたメモリセルに対し
て先ずデータを書込む。制御ゲート線ＣＧ１に接続され
たメモリセルにデータを書き込む場合、制御ゲート線Ｃ
Ｇ２、ＣＧ３、ＣＧ４…ＣＧ７、ＣＧ８に接続されたメ
モリセルは消去状態であるため、閾値電圧は負である。
したがって、ソース線の電位を転送する時、例えば図１
２に示す時刻ｔ１からｔ１Ａ’の間の制御ゲート線ＣＧ
１，ＣＧ２，ＣＧ３，ＣＧ４…ＣＧ７、ＣＧ８の電位Ｖ
asc （図１２参照）を例えばＶslとしても、ソース線の
電位Ｖslをメモリセルの閾値分低下することなく、チャ
ネルに転送できる。

【０１００】上記のように、ビット線側のメモリセルか
ら書き込みを行えばソース線の電位の転送時に、制御ゲ
ート線ＣＧ１、ＣＧ２…ＣＧ８の電位Ｖasc が上記実施
例のＶsl＋Ｖthcellよりも低めの電圧Ｖslであっても、
チャネルにＶslを転送できる。電位Ｖasc を低くできれ
ば、図１２に示す通り、時刻ｔ２以降に上昇する制御ゲ
ートの電圧の値ΔＶasc1、ΔＶasc2を大きくすることが
できる。このため、メモリセルのチャネル電位をより上
昇させることができ、メモリセルの信頼性を向上でき
る。制御ゲート線ＣＧ１に接続されるメモリセルにデー
タが書込まれた後、制御ゲート線ＣＧ２，ＣＧ３，ＣＧ
４…ＣＧ８に接続されるメモリセルの順番にデータが書
き込まれる。

【０１０１】ソース線の電位Ｖsl（例えば５Ｖ）を選択
した制御ゲート線のメモリセルに転送する際の制御ゲー
ト線ＣＧ１、ＣＧ２…ＣＧ８の電位Ｖasc （図１２参
照）は、ソース線の電位Ｖslを閾値分だけ低下すること
なく転送できる最小の電圧であることが望ましい。電位
Ｖasc が大き過ぎた場合、時刻ｔ２以降に上げる制御ゲ
ート電圧の値ΔＶasc1、ΔＶasc2が小さくなる。その結
果、チャネル電位が低くなり、誤書き込みが生じやすく
なる。したがって、ビット線側に位置するメモリセルか
ら書き込む場合、ソース線の電位Ｖslを転送するときの
制御ゲートの電圧Ｖasc を以下のように設定するのが最
適である。

【０１０２】例えば図２のメモリセルＭＣ１にデータを
書き込む場合、メモリセルＭＣ１、ＭＣ２…ＭＣ８は全
て閾値電圧が負であるため、制御ゲート線ＣＧ１、ＣＧ
２…ＣＧ８は電圧Ｖslとすればよい。あるいは、メモリ
セルＭＣ１、ＭＣ２…ＭＣ８は全て閾値電圧がＶdcell
（例えば−１Ｖ）以下であるため、Ｖsl−｜Ｖdcell｜
（例えば４Ｖ）でもよい。

【０１０３】また、メモリセルＭＣ２にデータを書き込
む場合、メモリセルＭＣ１のみ閾値電圧が正のことがあ
るため、制御ゲート線ＣＧ１はＶsl＋Ｖthcell、制御ゲ
ート線ＣＧ２、ＣＧ３…ＣＧ８は電圧Ｖsl、又はＶsl−
｜Ｖdcell ｜でもよい。ここで、Ｖthcellは“０”状態
のメモリセルの閾値電圧であり、例えば１Ｖである。こ
のため、制御ゲート線ＣＧ１は６Ｖとすればよい。

【０１０４】同様に、メモリセルＭＣ６にデータを書き
込む場合、制御ゲート線ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ
４、ＣＧ５はＶsl＋Ｖthcell、制御ゲート線ＣＧ７、Ｃ
Ｇ８は、電圧Ｖsl、又はＶsl−｜Ｖdcell ｜とすればよ
い。

【０１０５】メモリセルＭＣ８にデータを書き込む場
合、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ７はＶsl＋Ｖth
cell、制御ゲート線ＣＧ８は、電圧Ｖsl、又はＶsl−｜
Ｖdcell ｜とすればよい。

【０１０６】一方、いずれのメモリセルにデータを書き
込む場合でも、ソース線の電位Ｖslをチャネルに転送す
る間は、第１の選択ゲート線ＳＧ１は接地電位、第２の
選択ゲート線ＳＧ２はＶasとすればよい。ここで、Ｖas
はＶslを閾値分だけ低下することなく転送できる電圧で
あり、例えばＶsl＋Ｖthsg、あるいはＶsl＋２Ｖthsgで
よい。

【０１０７】図１６乃至図１８は、それぞれデータの書
き込み時における制御ゲート、選択ゲートの動作タイミ
ングの変形例を示している。

【０１０８】図１６は、図２のメモリセルＭＣ１にデー
タを書き込む場合を示している。時刻ｔ１ｑに、ソース
線ＳＬ、第２の選択ゲートＳＧ２が電源電圧より高く消
去電圧より低い書き込み非選択電位としての電圧Ｖslに
充電される。この後、時刻ｔ２ｑに、制御ゲート線ＣＧ
１が２０Ｖ、制御ゲート線ＣＧ２、３…８が１０Ｖに昇
圧される。その結果、メモリセルのチャネルは制御ゲー
トＣＧとの容量結合により８Ｖ程度に昇圧される。時刻
ｔ３ｑに、第２の選択ゲートＳＧ２が０Ｖとされた後、
時刻ｔ４ｑに、第１の選択ゲートＳＧ１が電源電圧Ｖcc
とされる。その結果、“０”書き込みのトランジスタの
チャネルは０Ｖに放電され、“１”書き込みのトランジ
スタのチャネルは８Ｖを保持する。

【０１０９】図１７において、時刻ｔ１ｑ…ｔ３ｑ迄の
動作は、図１６と同様である。図１７では、時刻ｔ３ｑ
に第２の選択ゲートＳＧ２を０Ｖにした後、ソース線Ｓ
Ｌを電源電圧Ｖccとしている。

【０１１０】図１８も、時刻ｔ１ｑ…ｔ３ｑ迄の動作
は、図１６と同様である。図１８では、時刻ｔ３ｑに第
２の選択ゲートＳＧ２を０Ｖにした後、ソース線ＳＬを
接地電位０Ｖとしている。

【０１１１】上記図１６乃至図１８に示す制御とした場
合、電圧Ｖasや電圧Ｖasc 等を必要としないため、動作
を単純且つ安定とすることができる。しかも、これら電
圧Ｖasや電圧Ｖasc を生成するための回路を必要としな
いため、回路の占有面積を縮小できるとともに、消費電
力を低減できる利点を有している。

【０１１２】図１９は、データの書き込み時における制
御ゲート、選択ゲートの動作タイミングのさらなる変形
例を示している。図１６に示す動作の場合、時刻ｔ１ｑ
からｔ２ｑの間に、制御ゲート線ＣＧ１、２…８を接地
電位０Ｖとしている。これに対して、図１９に示す動作
の場合、時刻ｔ１ｑからｔ２ｑの間に、制御ゲート線Ｃ
Ｇ１、２…８を書き込み非選択電位Ｖslに設定してい
る。このような動作制御の場合、時刻ｔ１ｑからｔ２ｑ
の間に、メモリセルのチャネルをソース線から充電する
ことができる。

【０１１３】さらに、本発明の書き込み方式では、
“１”書き込みのビット線の電位を電源電圧Ｖccよりも
低くすることができる。これについて、図２９を参照し
て説明する。図２９に示すタイミングチャートも図２の
メモリセルＭＣ１にデータを書き込む場合を示してい
る。時刻ｔ１ｐｇにソース線ＳＬ、第２の選択ゲート線
ＳＧ２が電圧Ｖslに充電され、その後、時刻ｔ２ｐｇに
制御ゲート線ＣＧ１が２０Ｖ、制御ゲート線ＣＧ２、３
…８が１０Ｖに昇圧される。その結果、メモリセルのチ
ャネル電位は制御ゲートＣＧとの間の容量結合により８
Ｖ程度に昇圧される。時刻ｔ３ｐｇに第２の選択ゲート
ＳＧ２が０Ｖにされた後、時刻ｔ４ｐｇに第１の選択ゲ
ートＳＧ１が１Ｖにされる。この間、“０”書き込みの
ビット線は０Ｖ、“１”書き込みのビット線は０．７Ｖ
に充電される。ビット線を０．７Ｖに充電する方法とし
ては、ビット線選択信号ＳＳ１を１．６Ｖとすればよ
い。その結果、“０”書き込みのチャネルは０Ｖに放電
される。

【０１１４】一方、“１”書き込みの場合、ビット線の
電位は０．７Ｖであり、第１の選択ゲートＳＧ１をゲー
ト電極とする選択トランジスタのゲートの閾値電圧は
０．６Ｖ程度であるため、第１の選択ゲートはオフす
る。その結果、“１”書き込みのメモリセルのチャネル
電位は８Ｖを保つ。時刻ｔ３ｐｇに第２の選択ゲートＳ
Ｇ２を０Ｖにした後、ソース線を電源電圧Ｖccにしても
よいし、０Ｖにしてもよい。

【０１１５】このように、本発明では“１”書き込みを
行うビット線の電位を従来のような外部からチップに供
給される電源電圧、あるいは外部から供給される電源電
圧から降圧されたチップ内電源電圧よりも低くすること
ができる。ＮＡＮＤ型フラッシュメモリにおいては、ビ
ット線の容量が大きいため、書き込み時の消費電流の半
分以上がビット線電位の充電に使用される。したがっ
て、“１”書き込みのビット線の電圧を電源電圧、例え
ば３．３Ｖから０．７Ｖに低くすることにより、消費電
流を大幅に低減することができる。

【０１１６】この発明において、データの読み出し動
作、及び消去動作は、例えば従来技術（T.Tanaka et. a
l.: IEEE J.Solid-State Circuit, vol.29, pp.1366-13
73, 1994）と同様である。このため、ここでは、データ
の読み出し動作についてのみ説明する。

【０１１７】図２０を参照して、例えば図２に示すメモ
リセルＭＣ１からデータを読み出す場合について説明す
る。

【０１１８】先ず、プリチャージ信号ＰＲ_A1、ＰＲ_B1が
接地電位から電源電圧となり（時刻ｔｒ１）、ビット線
ＢＬ１Ａが電圧Ｖ_A1（例えば１．７Ｖ）、ビット線ＢＬ
１Ｂが電圧Ｖ_B1（例えば１．５Ｖ）にプリチャージされ
る（時刻ｔｒ２）。プリチャージが終了すると、プリチ
ャージ信号ＰＲ_A1、ＰＲ_B1がともに接地電位となり、ビ
ット線ＢＬ１Ａはフローティング状態となる。この後、
ローデコーダ３Ａから選択ゲート、制御ゲートに所定の
電圧が印加される（時刻ｔｒ３）。制御ゲート線ＣＧ１
が０Ｖ、制御ゲート線ＣＧ２〜ＣＧ８は４．５Ｖ、第
１、第２の選択ゲート線ＳＧ１、ＳＧ２は４．５Ｖとな
る。制御ゲート線、選択ゲート線の電位は前記読み出し
昇圧回路１２によって電源電圧から昇圧された電位であ
り、ワード線バイアス回路１０を介して制御ゲートに供
給されるとともに、選択ゲートバイアス回路１１を介し
て選択ゲートに供給される。

【０１１９】前記メモリセルＭＣ１に記憶されているデ
ータが“０”の場合、メモリセルの閾値電圧は正である
ため、セル電流は流れない。このため、ビット線ＢＬ１
Ａの電位は１．７Ｖのままである。また、メモリセルＭ
Ｃ１に記憶されているデータが“１”の場合、メモリセ
ルにセル電流は流れる。このため、ビット線ＢＬ１Ａの
電位は１．５Ｖに低下する。この間、（ダミー）ビット
線ＢＬ１Ｂはプリチャージ電位１．５Ｖに保持される。

【０１２０】この後、時刻ｔｒ４において、センスアン
プ活性化信号φ_P が電源電圧、φ_Nが接地電位となり、
センスアンプＳＡ１が不活性化される。時刻ｔｒ５にお
いて、イコライズ信号φ_E が電源電圧Ｖccとなると、セ
ンスアンプＳＡ１がイコライズされ、ノードＮ１、Ｎ２
がＶcc／２（例えば１．５Ｖ）となる。時刻ｔｒ６にお
いて、センスアンプ選択信号Ｓ_A 、Ｓ_B が電源電圧とな
り、ビット線とセンスアンプが接続された後、センスア
ンプ活性化信号φ_N が電源電圧、φ_P が接地電位とな
り、ビット線ＢＬ１Ａとビット線ＢＬ１Ｂの電位差が増
幅され、センスアンプＳＡ１に読み出しデータがラッチ
される（時刻ｔｒ７）。

【０１２１】この後、カラム選択信号ＣＳＬ１がハイレ
ベルとなり、センスアンプＳＡ１にラッチされたデータ
がデータ線ＩＯ、／ＩＯを介して外部に出力される。

【０１２２】また、本発明は、図２１、図２２、図２３
に示すようなメモリセルアレイにも適用できる。図２
１、図２２、図２３に示すメモリセルアレイにおいて、
各ＮＡＮＤセルのソース側の選択ゲートは、ソース線に
接続されていず、共通信号線としてのビット線に接続さ
れている。図２１、図２２、図２３に示すメモリセルア
レイの相違は、１ＮＡＮＤセルに接続される選択ゲート
トランジスタの数である。図２１の場合、２個であり、
図２２の場合、４個であり、図２３の場合、３個であ
る。図中Ｅは、閾値電圧ＶthがＶth＞０に設定されたエ
ンハンスメント型のトランジスタ（Ｅタイプ）であり、
Ｄは閾値電圧ＶthがＶth＜０に設定されたデプレション
型トランジスタ（Ｄタイプ）である。ＩはＤタイプと同
様に閾値電圧が正に設定されたトランジスタである。Ｅ
´は、閾値電圧がＥタイプ、Ｄタイプのいずれか、又は
これらと異なった値、例えば０．７Ｖに設定されたトラ
ンジスタである。

【０１２３】上記各メモリセルアレイにおいて、各ＮＡ
ＮＤの両端にはそれぞれ共通信号線が接続されており、
これら共通信号線のうちの１本がビット線として動作す
る場合、残りの１本がソース線として動作する。例えば
図２１、図２２、図２３に示す共通信号線ＢＬ０１がビ
ット線として動作する時、書き込み非選択電位は共通信
号線ＢＬ１Ａを介してメモリセルのチャネルに供給され
る。このようなメモリセルアレイの場合、各共通信号線
ＢＬ０Ａ、ＢＬ１Ａ…の一端に、図２４に示すようにセ
ンスアンプを接続し、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ
…の他端に、図２５に示すようなソース線充電回路１９
１を設ければよい。ソース線バイアス回路９（図１に示
す）の出力である電圧Ｖslは、ソース線充電回路１９
１、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…を介してメモリ
セルに供給される。前記電圧Ｖslをトランジスタの閾値
電圧分低下することなく、メモリセルに供給するために
は、図２５に示す各トランジスタ１９１ａ、１９１ｂ、
１９１ｃのゲートに供給される電圧Ｖbiを６Ｖ程度に昇
圧すればよい。図２４に示すセンスアンプは図３に示す
回路とほぼ同様であるため、説明は省略する。

【０１２４】尚、上記実施例は、本発明をＮＡＮＤセル
型ＥＥＰＲＯＭに適用した場合について説明したが、こ
れに限定されるものではなく、例えばＮＯＲ型、ＡＮＤ
型（ A.Nozoe : ISSCC, Digest of Technichal Papers,
1995）、ＤＩＮＯＲ型（ S.Kobayashi : ISSCC, Digest
of Technichal Papers,1995）、Virtual Ground Array
型（ Lee, et al. : Symposium on VLSI Circuits, Dig
est of TechnichalPapers,1994 ）等のいかなるメモリ
セルアレイに適用することも可能で有る。さらに、フラ
ッシュメモリに限らずマスクＲＯＭ、ＥＰＲＯＭ等に適
用することも可能である。

【０１２５】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【０１２６】

【発明の効果】以上、詳述したようにこの発明によれ
ば、メモリセルのチャネルがフローティング状態となる
前の予備充電電位を高く設定することができる。したが
って、メモリセルのチャネルとワード線との容量結合後
の書き込み禁止電位をさらに高めることが可能であるた
め、誤書き込みマージンを広げることができ、不揮発性
半導体記憶装置の信頼性を向上できる。

【０１２７】また、メモリセル部のデータが供給される
側と反対側より書き込み非選択電位を供給しているた
め、回路の増大を防止でき、チップサイズの大型化を防
止できる。

【図面の簡単な説明】

【図１】本発明のＮＡＮＤ型ＥＥＰＲＯＭのブロック
図。

【図２】本発明のメモリセルアレイを示す図。

【図３】本発明のセンスアンプ回路を示す回路図。

【図４】図１に示す昇圧回路の一例を示す回路図。

【図５】図４に示す回路を駆動するパルス信号の一例を
示す波形図。

【図６】図１に示すソース線バイアス回路の一例を示す
回路図。

【図７】図６に示す回路を駆動するパルス信号の一例を
示す波形図。

【図８】図４に示すリミット回路の一例を示す回路図。

【図９】本発明に係わる書き込み動作を説明するために
示すタイミング図。

【図１０】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１１】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１２】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１３】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１４】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１５】本発明の書き込みベリファイ読み出し動作を
説明するために示すタイミング図。

【図１６】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１７】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１８】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図１９】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【図２０】この発明の読み出し動作を説明するために示
すタイミング図。

【図２１】本発明が適用されるメモリセルアレイの他の
例を示す図。

【図２２】本発明が適用されるメモリセルアレイの他の
例を示す図。

【図２３】本発明が適用されるメモリセルアレイの他の
例を示す図。

【図２４】図２１、図２２、図２３に示すメモリセルア
レイに適用されるセンスアンプ回路を示す図。

【図２５】図２１、図２２、図２３に示すメモリセルア
レイに適用されるソース線充電回路を示す図。

【図２６】図２６（ａ）はＮＡＮＤセル型ＥＥＰＲＯＭ
のセル構成を示す平面図、図２６（ｂ）は図２６（ａ）
の等価回路図。

【図２７】図２７（ａ）は図２６（ａ）に示す２７ａ−
２７ａ線に沿った断面図であり、図２７（ｂ）は図２６
（ａ）に示す２７ｂ−２７ｂ線に沿った断面図。

【図２８】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルア
レイを示す回路構成図。

【図２９】本発明に係わる書き込み動作の他の例を説明
するために示すタイミング図。

【符号の説明】

１Ａ、１Ｂ…メモリセルアレイ、 ２…センスアンプ回路、 ３Ａ、３Ｂ…ロウデコーダ、 ４…カラムデコーダ、 ９…ソース線バイアス回路、 １０…ワード線バイアス回路、 １１…選択ゲートバイアス回路、 １２…読み出し昇圧回路、 １３…制御回路、 ２１…ＮＡＮＤセル、 ５４…リミット回路、 ＢＬ１Ａ、ＢＬ１Ｂ…ビット線、 ＳＬ…ソース線、 ＳＢＬ…ソースバイアス線、 ＳＡ１…センスアンプ １９１…ソース線充電回路。

Claims (33)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの不揮発性メモリセルを
   含むメモリセル部と、 前記メモリセル部の一端側に書き込み非選択電位を供給
   し、この電位を前記メモリセル部に供給した後、前記メ
   モリセル部の他端側から書き込みデータを供給し、前記
   メモリセル部の選択された不揮発性メモリセルに所望の
   書き込み状態を設定する制御回路とを具備することを特
   徴とする不揮発性半導体記憶装置。
2. 【請求項２】 少なくとも１つの不揮発性メモリセルを
   含むメモリセル部と、 前記メモリセル部の一端に接続された第１の共通信号線
   と、 前記メモリセル部の他端に接続された第２の共通信号線
   と、 第２の共通信号線に接続された第１の電圧供給回路と、 前記第１の電圧供給回路から前記第２の共通信号線を介
   して書き込み非選択電位を前記メモリセル部に供給する
   ことにより前記メモリセル部を書き込み非選択状態に設
   定した後に、前記第１の共通信号線から前記メモリセル
   部に対し所定の電圧を供給して、前記メモリセル部に所
   望の書き込み状態を設定する制御回路とを具備すること
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 少なくとも１つの不揮発性メモリセルを
   含むメモリセル部と、 前記メモリセル部の一端に接続された第１の共通信号線
   と、 前記メモリセル部の他端に接続された第２の共通信号線
   と、 前記第１の共通信号線と前記メモリセル部の間に配設さ
   れた第１の選択ゲートと、 前記第２の共通信号線と前記メモリセル部の間に配設さ
   れた第２の選択ゲートと、 前記第２の共通信号線に接続された第１の電圧供給回路
   と、 前記第１の選択ゲートをオフ状態、前記第２の選択ゲー
   トをオン状態として前記第１の電圧供給回路から前記第
   ２の共通信号線を介して書き込み非選択電位を前記メモ
   リセル部に供給することにより前記メモリセル部を書き
   込み非選択状態に設定した後に前記第２の選択ゲートを
   オフ状態とし、前記第１の共通信号線に供給される書き
   込みデータに基づき、前記メモリセル部に所望の書き込
   み状態を設定する制御回路とを具備することを特徴とす
   る不揮発性半導体記憶装置。
4. 【請求項４】 前記制御回路は、データ書き込み時に前
   記書き込み非選択電位を前記メモリセル部に供給する
   際、前記第２の選択ゲートに対し、電源電圧より高い電
   圧を供給することを特徴とする請求項３記載の不揮発性
   半導体記憶装置。
5. 【請求項５】 前記制御回路は、データ書き込み時に前
   記書き込み非選択電位を前記メモリセル部に供給する
   際、前記第２の選択ゲートに対し、前記書き込み非選択
   電位より少なくとも前記第２の選択ゲートの閾値電圧分
   高い電圧を供給することを特徴とする請求項３記載の不
   揮発性半導体記憶装置。
6. 【請求項６】 前記制御回路は、データ書き込み時に前
   記書き込み非選択電位を前記メモリセル部に供給する
   際、前記不揮発性メモリセルの制御ゲートに対し、電源
   電圧より高い電圧を供給することを特徴とする請求項２
   又は３記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記制御回路は、データ書き込み時に前
   記書き込み非選択電位を前記メモリセル部に供給する
   際、前記不揮発性メモリセルの制御ゲートに対し、前記
   書き込み非選択電位より少なくとも前記不揮発性メモリ
   セルの閾値電圧分高い電圧を供給することを特徴とする
   請求項２又は３記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記制御回路は、データ書き込み時に、
   前記第１の電圧供給回路から書き込み非選択電位を前記
   第２の共通信号線及び前記第２の選択ゲートに供給し、
   次いで第２の電圧供給回路より前記不揮発性メモリセル
   の制御ゲートに、前記不揮発性メモリセルのチャネルと
   前記制御ゲートとの容量結合により昇圧された書き込み
   禁止電圧を生成するための電圧を供給し、この後前記第
   ２の選択ゲートを接地電位として、前記第１の選択ゲー
   トに第１の選択ゲート電圧を供給することを特徴とする
   請求項３記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記制御回路は、データ書き込み時に、
   前記第１の電圧供給回路から書き込み非選択電位を前記
   第２の共通信号線及び前記第２の選択ゲートに供給し、
   次いで第２の電圧供給回路より前記不揮発性メモリセル
   の制御ゲートに、前記不揮発性メモリセルのチャネルと
   前記制御ゲートとの容量結合により昇圧された書き込み
   禁止電圧を生成するための電圧を供給し、この後前記第
   ２の選択ゲートを接地電位として、前記第１の選択ゲー
   トを第１に選択ゲート電圧とし、さらに、前記第２の共
   通信号線を前記書き込み非選択電位から電源電圧に下げ
   ることを特徴とする請求項３記載の不揮発性半導体記憶
   装置。
10. 【請求項１０】 前記制御回路は、データ書き込み時
    に、前記第１の電圧供給回路から書き込み非選択電位を
    前記第２の共通信号線及び前記第２の選択ゲートに供給
    するとともに、第２の電圧供給回路より前記不揮発性メ
    モリセルの制御ゲートに前記書き込み非選択電位を供給
    し、次いで前記第２の電圧供給回路より前記不揮発性メ
    モリの制御ゲートに前記不揮発性メモリセルのチャネル
    と前記制御ゲートとの容量結合により昇圧された書き込
    み禁止電圧を生成するための電圧を供給し、この後前記
    第２の選択ゲートを接地電位として、前記第１の選択ゲ
    ートに第１の選択ゲート電圧を供給することを特徴とす
    る請求項３記載の不揮発性半導体記憶装置。
11. 【請求項１１】 少なくとも１つの不揮発性メモリセル
    を含むメモリセル部と、 前記メモリセル部の一端に接続された第１の共通信号線
    と、 前記メモリセル部の他端に接続された第２の共通信号線
    と、 前記メモリセル部の一端を前記第１の共通信号線に接続
    する第１の選択ゲートと、 前記メモリセル部の他端を前記第２の共通信号線に接続
    する第２の選択ゲートと、 前記第２の共通信号線に接続され、書き込み非選択電位
    を前記第２の共通信号線に供給する第１の電圧供給回路
    と、 前記第１、第２の選択ゲート、及び前記不揮発性メモリ
    セルの制御ゲートに所定の電圧を供給する第２の電圧供
    給回路と、 データ書き込み時に、前記第２の電圧供給回路より前記
    第１の選択ゲートに対して接地電位を供給し、前記不揮
    発性メモリセルの制御ゲートに対し前記書き込み非選択
    電位より少なくとも前記不揮発性メモリセルの閾値電圧
    分高い電圧を供給し、前記第２の選択ゲートに対し前記
    書き込み非選択電位より少なくとも前記第２の選択ゲー
    トの閾値電圧分高い電圧を供給して、前記メモリセル部
    に前記書き込み非選択電位を供給し、前記第２の選択ゲ
    ートに対して接地電位を供給することにより前記メモリ
    セル部を書き込み非選択状態に設定した後、前記第１の
    選択ゲートに対し第１の選択ゲート電圧を供給して、前
    記メモリセル部に所望の書き込み状態を設定する制御回
    路とを具備することを特徴とする不揮発性半導体記憶装
    置。
12. 【請求項１２】 前記制御回路は、前記第１の電圧供給
    回路から前記メモリセル部に前記書き込み非選択電位を
    供給した後、前記第２の電圧供給回路から前記不揮発性
    メモリセルの制御ゲートに対し、前記不揮発性メモリセ
    ルのチヤネルと前記制御ゲートとの容量結合により昇圧
    された書き込み禁止電圧を生成するための電圧を供給す
    ることを特徴とする請求項１１記載の不揮発性半導体記
    憶装置。
13. 【請求項１３】 少なくとも１つの不揮発性メモリセル
    を含むメモリセル部と、 前記メモリセル部の一端に接続された第１の共通信号線
    と、 前記メモリセル部の他端に接続された第２の共通信号線
    と、 前記メモリセル部の一端を前記第１の共通信号線に接続
    する第１の選択ゲートと、 前記メモリセル部の他端を前記第２の共通信号線に接続
    する第２の選択ゲートと、 前記第２の共通信号線及び第２の選択ゲートに接続さ
    れ、書き込み非選択電位を前記第２の共通信号線及び第
    ２の選択ゲートに供給する第１の電圧供給回路と、 前記第１の選択ゲート、及び前記不揮発性メモリセルの
    制御ゲートに所定の電圧を供給する第２の電圧供給回路
    と、 データ書き込み時に、前記第２の電圧供給回路より前記
    第１の選択ゲート及び前記不揮発性メモリセルの制御ゲ
    ートに対して接地電位を供給し、前記第２の選択ゲート
    及び前記第２の共通信号線に対し前記書き込み非選択電
    位を供給して、前記メモリセル部を書き込み非選択状態
    に設定した後、前記第２の選択ゲートに対して接地電位
    を供給し、さらに、前記第１の選択ゲートに対し第１の
    選択ゲート電圧を供給して、前記メモリセル部に所望の
    書き込み状態を設定する制御回路とを具備することを特
    徴とする不揮発性半導体記憶装置。
14. 【請求項１４】 前記制御回路は、前記第１の電圧供給
    回路から前記第２の選択ゲート及び第２の共通信号線に
    前記書き込み非選択電位を供給した後、前記第２の電圧
    供給回路から前記不揮発性メモリセルの制御ゲートに対
    し、前記不揮発性メモリセルのチヤネルと前記制御ゲー
    トとの容量結合により昇圧された書き込み禁止電圧を生
    成するための電圧を供給することを特徴とする請求項１
    ３記載の不揮発性半導体記憶装置。
15. 【請求項１５】 前記第２の電圧供給回路は、前記不揮
    発性メモリセルの制御ゲートに対し前記書き込み禁止電
    圧を生成するための電圧を供給した後に、前記第１の選
    択ゲートに対し前記第１の選択ゲート電圧を供給するこ
    とを特徴とする請求項１２、１４記載の不揮発性半導体
    記憶装置。
16. 【請求項１６】 前記第２の電圧供給回路は、前記第１
    の選択ゲートに対し第１の選択ゲート電圧を供給した後
    に、前記不揮発性メモリセルの制御ゲートに対し前記書
    き込み禁止電圧を生成するための電圧を供給することを
    特徴とする請求項１２、１４記載の不揮発性半導体記憶
    装置。
17. 【請求項１７】 前記メモリセル部の書き込み状態は、
    前記第１の共通信号線に供給される書き込みデータに応
    じて設定されることを特徴とする請求項２、３、１１、
    １３記載の不揮発性半導体記憶装置。
18. 【請求項１８】 前記第１の共通信号線に第１の書き込
    みデータが供給された場合に前記メモリセル部に設定さ
    れた書き込み非選択状態は書き込み選択状態にされ、前
    記第１の共通信号線に前記第１の書き込みデータと異な
    る論理レベルの第２の書き込みデータが供給された場合
    には、前記メモリセル部に設定された書き込み非選択状
    態が保持されることを特徴とする請求項１７記載の不揮
    発性半導体記憶装置。
19. 【請求項１９】 前記第１の選択ゲートは、前記第１の
    共通信号線に第１の書き込みデータが供給された場合に
    オン状態となり、オン状態の前記第１の選択ゲートを介
    した前記メモリセル部から前記第１の共通信号線への放
    電により前記メモリセル部に設定された書き込み非選択
    状態が書き込み選択状態になり、前記第１の共通信号線
    に前記第１の書き込みデータと異なる論理レベルの第２
    の書き込みデータが供給された場合には、前記第１の選
    択ゲートがオフ状態となり、前記メモリセル部に設定さ
    れた書き込み非選択状態が保持されることを特徴とする
    請求項１７記載の不揮発性半導体記憶装置。
20. 【請求項２０】 前記書き込み非選択電位は、電源電圧
    以上の電圧であることを特徴とする請求項１、２、３、
    １１、１３記載の不揮発性半導体記憶装置。
21. 【請求項２１】 前記第１の共通信号線には、前記不揮
    発性メモリセルヘの書き込みデータをラッチするビット
    線制御回路が接続されることを特徴とする請求項２、
    ３、１１、１３記載の不揮発性半導体記憶装置。
22. 【請求項２２】 前記第１の共通信号線はビット線であ
    り、前記第２の共通信号線はソース線であり、前記ソー
    ス線がワード線に共通接続される複数のメモリセル部で
    共有されることを特徴とする請求項２、３、１１、１３
    記載の不揮発性半導体記憶装置。
23. 【請求項２３】 前記メモリセル部は直列接続された複
    数の不揮発性メモリセルを含み、前記第１の共通信号線
    側の不揮発性メモリセルから順次データの書き込みが行
    われることを特徴とする請求項２、３、１１、１３記載
    の不揮発性半導体記憶装置。
24. 【請求項２４】 前記データの読み出し時に前記不揮発
    性メモリセルの制御ゲートに供給される読み出し電圧を
    発生する読み出し電圧発生回路をさらに具備することを
    特徴とする請求項２、３、１１、１３記載の不揮発性半
    導体記憶装置。
25. 【請求項２５】 前記第１の電圧供給回路は、前記読み
    出し電圧発生回路から出力された読み出し電圧を、前記
    第２の共通信号線に転送することを特徴とする請求項２
    ４記載の不揮発性半導体記憶装置。
26. 【請求項２６】 前記読み出し電圧発生回路は、昇圧回
    路と、 前記昇圧回路の出力電圧を所定の電圧に制限するリミッ
    ト回路を含み、 前記リミット回路は、データ書き込み時と読み出し時と
    で、前記出力電圧を異なる電位に設定することを特徴と
    する請求項２４記載の不揮発性半導体記憶装置。
27. 【請求項２７】 前記メモリセル部が前記書き込み非選
    択状態から放電された書き込み選択状態、及び前記メモ
    リセル部に前記書き込み非選択状態が保持された状態
    が、それぞれ第１、第２の書き込み状態を形成すること
    を特徴とする請求項２、３、１１、１３記載の不揮発性
    半導体記憶装置。
28. 【請求項２８】 前記第１の選択ゲート電圧は電源電圧
    であることを特徴とする請求項８、９、１０、１１、１
    ３記載の不揮発性半導体記憶装置。
29. 【請求項２９】 前記第２の書き込みデータとしては電
    源電圧より低い電圧が供給されることを特徴とする請求
    項１８、１９記載の不揮発性半導体記憶装置。
30. 【請求項３０】 少なくとも一つの不揮発性メモリセル
    を含むメモリセル部と、 前記メモリセル部の一端に接続された第１の共通信号線
    と、 前記第１の共通信号線に電源電圧よりも低い書き込みデ
    ータを供給し、前記メモリセル部の選択された不揮発性
    メモリセルに所望の書き込み状態を設定する制御回路と
    を具備することを特徴とする不揮発性半導体記憶装置。
31. 【請求項３１】 前記第１の共通信号線に接地電位が供
    給された場合には、前記メモリセル部は書き込み選択状
    態に設定され、前記第１の共通信号線に接地電位よりも
    高く電源電圧よりも低い電圧が供給された場合には、前
    記メモリセル部は書き込み非選択状態に設定されること
    を特徴とする請求項３０記載の不揮発性半導体記憶装
    置。
32. 【請求項３２】 前記第１の共通信号線はビット線であ
    ることを特徴とする請求項３０記載の不揮発性半導体記
    憶装置。
33. 【請求項３３】 前記メモリセル部は直列接続された複
    数の不揮発性メモリセルを含むことを特徴とする請求項
    ３０記載の不揮発性半導体記憶装置。