KR100908959B1

KR100908959B1 - 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 데이터 기입 방법

Info

Publication number: KR100908959B1
Application number: KR1020070094605A
Authority: KR
Inventors: 고지 호소노
Original assignee: 가부시끼가이샤 도시바
Priority date: 2006-09-19
Filing date: 2007-09-18
Publication date: 2009-07-22
Also published as: US20110044111A1; US20090262579A1; JP4960050B2; US7835182B2; US20080068892A1; KR20080026051A; US7561468B2; JP2008077702A; US8174891B2

Abstract

본 발명의 불휘발성 반도체 기억 장치는, 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖는다. 이 장치는, 비기입의 선택 메모리 셀 및 제1 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀의 범위의 제1 부스트 채널 영역과, 선택 메모리 셀보다 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀의 범위의 제2 부스트 채널 영역을 전기적으로 분리하여 부스트하는 데이터 기입 모드를 갖는다. 이 모드에서, 제2 선택 게이트 트랜지스터에 인접하는 비선택 메모리 셀에 인가하는 기입 비선택 전압은, NAND 셀 유닛 내의 다른 비선택 메모리 셀에 인가하는 기입 비선택 전압 Vm보다 낮은 전압 V1과, 이것보다 높은 전압 V2(V1<V2≤Vm)의 적어도 2단계의 절환이 행하여진다.

기입 비선택 전압, 비선택 메모리 셀, 선택 게이트 트랜지스터, NAND 셀 유닛, 부스트, 기입 모드

Description

불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 데이터 기입 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA WRITING METHOD THEREOF}

본 출원은, 일본 특허 출원 2006-252627(2006년 9월 19일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 NAND형 플래시 메모리의 데이터 기입 방법에 관한 것이다.

EEPROM의 하나로서, NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리는, 복수의 메모리 셀이 인접하는 것끼리 소스/드레인 확산층을 공유하여 직렬 접속되어, NAND 셀 유닛을 구성한다. 따라서, NOR형에 비하여 단위 셀 면적이 작아, 대용량화가 용이하다. 또한, 기입에는 FN 터널 전류를 이용하기 때문에 소비 전류가 적고, 따라서 동시 기입의 메모리 셀수를 많게 할 수 있어, 실질적으로 고속의 기입이 가능하다고 하는 이점을 갖는다.

NAND형 플래시 메모리에서는, 임계값을 변화시키지 않는 논리 데이터 "1"의 기입 시에 NAND 셀 채널을 효율적으로 부스트시켜, "1" 기입 셀(기입 금지 셀) 및 이것과 동시에 기입 전압이 인가되는 비선택 셀에서 전자 주입이 발생하지 않도록 제어하는 셀 부스트 방식이 이용된다. 예를 들면, 기입 전압 Vpgm이 인가되는 선택 메모리 셀의 소스선측에 있는 비선택 메모리 셀의 워드선에 채널 분리용 전압 0V를 인가하고, 나머지의 비선택 셀에는 기입 비선택 전압(중간 전압) Vm(Vm<Vpgm)을 인가한다. 이에 의해, "1" 데이터 기입 시(즉 비기입 시), 선택 셀 및 그것보다 비트선측에 있는 비선택 셀의 채널과, 소스선측에 있는 비선택 셀의 채널을 분리하여 승압할 수 있다.

기입 전압 Vpgm이 인가되는 선택 셀의 바로 옆의 비선택 메모리 셀에 채널 분리용 전압 0V를 인가하면, 그 0V가 인가된 비선택 셀의 드레인단에서 밴드간 채널 전류에 의한 리크가 발생하여 오기입이 생길 가능성이 있다. 이 때문에, Vpgm이 인가되는 선택 셀과 채널 분리용 전압 0v가 인가되는 비선택 셀 사이에, Va(0V<Va<Vm)가 인가되는 비선택 셀을 끼우는 것도 행하여진다.

그러나 종래 제안되어 있는 셀프 부스트 기입 방식에서는, 아직 비선택 셀에서의 기입 디스터브(오기입)의 위험성이 남겨져 있다. 예를 들면, 소스선측 선택 게이트 트랜지스터는, 기입 시 게이트 전압을 0V로 하여 오프로 되지만, 이 선택 게이트 트랜지스터의 엣지에서 GIDL(Gate Induced Drain Leakage) 전류가 흘러, 이에 의해 인접하는 비선택 메모리 셀에서 오기입이 생길 가능성이 있다(Jae-Duk Lee et al. "A NEW PROGRAMMING DISTURBANCE IN NAND FLASH MEMORY BY SOURCE/DRAIN HOT-ELECTRONS GENERATED BY GIDL CURRENT ", NVSMW 2006, P.31-33 참조). 선택 게이트 트랜지스터와 비트선에 인접하는 메모리 셀의 간격이 작아질수록, 또한 비선택 메모리 셀에 인가하는 기입 중간 전압 Vm이 높아질수록, 이 현상은 생기기 쉬워진다.

본 발명의 제1 양태는, 전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖는 불휘발성 반도체 기억 장치로서, 상기 NAND 셀 유닛 내의 비기입의 선택 메모리 셀 및 이 선택 메모리 셀보다 상기 제1 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제1 부스트 채널 영역과, 상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제2 부스트 채널 영역을 전기적으로 분리하여 부스트하는 데이터 기입 모드를 갖고, 또한, 상기 데이터 기입 모드에서, 상기 제2 선택 게이트 트랜지스터에 인접하는 비선택 메모리 셀에 인가하는 기입 비선택 전압은, 상기 선택 메모리 셀의 NAND 셀 유닛 내의 위치에 따라서, NAND 셀 유닛 내의 다른 비선택 메모리 셀에 인가하는 기입 비선택 전압 Vm보다 낮은 전압 V1과, 이것보다 높은 전압 V2(V1<V2≤Vm)의 적어도 2단계의 절환이 행하여진다.

본 발명의 제2 양태는, 전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖고, 또 한, NAND 셀 유닛의 제2 선택 게이트 트랜지스터에 인접하여 더미 셀이 삽입된 불휘발성 반도체 기억 장치로서, 상기 NAND 셀 유닛 내의 비기입의 선택 메모리 셀 및 이 선택 메모리 셀보다 상기 제1 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제1 부스트 채널 영역과, 상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제2 부스트 채널 영역을 전기적으로 분리하여 부스트하는 데이터 기입 모드를 갖고, 또한, 상기 데이터 기입 모드에서, 상기 더미 셀에 인가하는 기입 비선택 전압이, NAND 셀 유닛 내의 상기 선택 메모리 셀의 위치에 따라서 절환 설정된다.

실시예의 설명에 앞서서, 본 발명이 해결하고자 하고 있는 과제를 보다 구체적으로 설명한다. 도 1은, NAND형 플래시 메모리의 기입 펄스 인가 동작의 파형의 일례를 도시하고 있다. 선택 워드선 WLn에는, 기입 전압 Vpgm(약 20V 전후)이 소정의 타이밍에서 인가된다. 선택 워드선을 포함하는 NAND 셀 유닛(NAND 스트링) 내의 다른 비선택 워드선에는, 선택 워드선을 기준으로 하여 소정의 룰에 따른 전압이 인가된다. 즉, 선택 워드선 WLn에 대하여, 소스선 컨택트측(이하, 간단히 소스선측이라고 함)의 1개 옆의 비선택 워드선 WLn-1에는, 전압 Va(=약 3V), 2개 옆의 비선택 워드선 WLn-2에는 채널 분리용 전압 Vb(=0V), 이들 비선택 워드선 WLn-1, WLn-2를 제외한 다른 비선택 워드선에는, 기입 비선택 전압(중간 전압) Vm(=약 8V)이 인가된다. 도 2는, 이와 같은 기입 펄스가 인가되어 있는 모습을, NAND 셀 유닛의 단면도로 도시하고 있다. 여기서는 설명의 간략화를 위해, 8개의 메모리 셀 M0-M7이 직렬 접속되고, 그 양단에 선택 게이트 트랜지스터 SG1, SG2가 배치된 NAND 셀 유닛을 도시하고 있다.

도 2에서는, 메모리 셀 MC6(따라서 워드선 WL6)이 선택된 경우이며 또한, 비트선 BL에 Vdd를 인가하는 "1" 기입(비기입)에서의 전압 인가 상태를 도시하고 있다. 비선택 워드선 WL4에 채널 분리용 전압 0V가 인가되는 결과, NAND 셀 유닛 내의 채널 영역 및 소스/드레인 영역은, 전기적으로 2개로 분리되어 부스트된다. 즉, 채널 분리용 전압이 인가된 비선택 메모리 셀 MC4를 경계로, 파선으로 나타낸 바와 같이, 비트선 컨택트측(이하 간단히 비트선 BL측이라고 함)의 부스트 채널 영역 A와, 소스선 CELSRC측의 부스트 채널 영역 B가 분리된다. 비트선 BL측의 선택 게이트선 SGD에 인가하는 전압은 예를 들면, Vsgd=Vdd로 한다.

도 2에서는, 채널 영역 및 확산층 영역이 워드선과의 커플링으로 부스트될 때에, 소스선측의 선택 게이트 트랜지스터 SG2의 엣지에서 생기는 GIDL(Gate Induced Drain Leakage) 전류에 의해서, 그 옆의 비선택 메모리 셀 MC0에서 오기입이 발생하는 상태를 도시하고 있다.

선택 게이트 트랜지스터 SG2와 그 옆의 메모리 셀 MC0의 거리가 가까워져, 비선택 메모리 셀 M0의 워드선 WL0에 인가되는 전압 Vm이 높아지면, 이 현상은 점점 더 생기기 쉬워진다. 또한, 상술한 GIDL 전류에 의한 오기입은, NAND 셀 유닛 내의 워드선수가 증가하면 그것에 비례하여 발생한다.

본 발명에서는, 상술한 소스선측 선택 게이트 트랜지스터 SG2에 인접하는 비선택 메모리 셀에서의 GIDL 전류에 의한 오기입을 방지하는 것을 주된 과제로 한 다. 또한 그 때, 선택 셀 위치에 의해 생기는 다른 오기입의 가능성도 고려한다.

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

[실시예1]

도 3은, 실시예에 따른 NAND형 플래시 메모리의 전체 구성의 개략도를 도시한다. NAND형 플래시 메모리의 기본 단위인 NAND 셀 유닛(NAND 스트링)(100)은, 직렬 접속된 복수의 메모리 셀 MC0-MC31과 그 양단에 배치된 2개의 선택 트랜지스터 SG1과 SG2에 의해 구성되어 있다. 즉 NAND 셀 유닛(100)은, 그 일단이 선택 트랜지스터 SC1을 통하여 비트선 BL에 접속되고, 타단이 선택 트랜지스터 SG2를 통하여, 메모리 어레이(102) 내에서 공통의 소스선 CELSRC에 접속되어 있다.

1개의 메모리 셀은, 주지와 같이, 실리콘 기판의 P형 웰에 형성된 N형 소스/드레인 확산층을 갖고, 전하 축적층으로서의 부유 게이트과 제어 게이트의 적층 게이트 구조를 갖는다. 이 부유 게이트에 유지하는 전하량을 기입 동작, 소거 동작에서 변화시킴으로써, 메모리 셀의 임계값을 변화시켜, 1비트의 데이터, 혹은 다비트의 데이터를 기억시킨다.

NAND 셀 유닛(100) 내의 각 메모리 셀의 제어 게이트는 각각의 워드선 WL0-WL31에 접속되며, 선택 게이트 트랜지스터 SG1, SG2의 게이트는 각각 선택 게이트선 SGD, SGS에 접속된다.

워드선 WL0-WL31 및 선택 게이트선 SGD, SGS를 공유하는 NAND 셀 유닛의 집합은, 데이터 일괄 소거의 단위로 되는 블록(101)을 구성한다. 통상의 도시와 같이, 비트선의 방향으로 복수의 블록(101)이 배열된다.

NAND형 플래시 메모리는, 여러 가지의 동작을 커맨드 입력을 수반하여 실현하고 있다. 예를 들면, 기입 동작에서는, 데이터 로드 커맨드를 입출력 회로(1)로부터 커맨드 레지스터(2)에 래치하고, 기입처 어드레스를 입출력 회로(1)를 통하여 어드레스 레지스터(3)에 래치하고, 계속해서, 기입 데이터를 입출력 회로(1)를 통하여 센스 앰프 회로(겸 비기입 회로)(30)에 로드한다. 이 후, 기입 실행 커맨드를 입출력 회로(1)를 통하여 커맨드 레지스터(2)에 래치하면, 내부에서 자동적으로 기입 동작이 개시된다.

즉, 기입 실행 커맨드가 입력되면, 시퀀스 제어 회로(4)가 동작을 개시한다. 시퀀스 제어 회로(4)는, 기입 동작에서는, 기입 동작에 필요한 전압의 제어나, 기입 펄스 인가 동작이나 베리파이 읽어내기 동작의 타이밍 제어, 원하는 기입 동작이 종료될 때까지 기입 펄스 인가 동작과 베리파이 읽어내기 동작을 반복하는 제어 등을 행한다.

고전압 발생 회로(5)는, 시퀀스 제어 회로(4)에 제어되어, 기입 전압 Vpgm, 기입 중간 전압 Vm 그 밖에, 로우계의 신호 구동 회로(20)나 페이지 버퍼 제어 회로(6)에 필요한 고전압(승압 전압)을 발생한다.

로우계의 신호 구동 회로(20)는, 워드선 전압을 제어하는, NAND 셀 유닛 내의 워드선수와 동일한 수의 CG 디코더 드라이버(24)와, 드레인측 선택 게이트선 SGD를 제어하는 SGD 드라이버(22)와, 소스측 선택 게이트선 SGS를 제어하는 SGS 드라이버(23)와, 블록 디코더용의 승압 전원 전압 VRDEC를 출력하기 위한 VRDEC 드라이버(21)를 갖는다. 이들 드라이버(21-24)는, 복수의 블록에서 공유되고 있다.

NAND형 플래시 메모리에서는, 선택된 NAND 셀 유닛의 복수의 워드선에 대하여 복수의 전압을 이용하여 동작시키는 것이 필요하기 때문에, 로우 어드레스 중에서, NAND 셀 유닛 내의 워드선을 선택하는 페이지 어드레스가, CG 디코더(24)의 각각에 입력되어 있다.

메모리 셀 어레이(102)의 각 블록(101)의 워드선 단부에는, 블록 선택 기능을 갖는 협의의 로우 디코더(10)가 배치되어 있다. 로우 디코더(10)는, 어드레스 레지스터(3)로부터 블록 어드레스를 받아 이것을 디코드하는 블록 디코더(11)와, 이 블록 디코더(11)의 출력에 의해 공통으로 제어되어 기입, 소거 및 읽어내기에 필요한 전압을 선택 블록 내의 워드선이나 선택 게이트선에 전달하기 위한 전송 트랜지스터(12)를 갖는다. 블록 디코더(11)에는, 전송 트랜지스터(12)의 공통 게이트 TG에 원하는 전압을 출력하기 위한 레벨 시프트 회로가 포함된다.

전송 트랜지스터(12)의 각 일단은, 드라이버(21-24)의 출력에 접속되고, 타단은 셀 어레이 내의 워드선 및 선택 게이트선에 접속되어 있다. 예를 들면, 기입 펄스 인가 동작에서는, 선택 워드선에 기입 전압 Vpgm(20V 정도)을 인가할 필요가 있다. 이 때 전송 트랜지스터(12)의 공통 게이트 TG에는, VRDEC 드라이버(21)로부터 공급되는 Vpgm+Vt(Vt는 전송 트랜지스터(12)의 임계값 상당의 전압)가 인가된다.

NAND형 플래시 메모리는, 기입과 소거에 FN 터널 전류를 이용한다. 특히 기입 동작에서는, NOR형 메모리 셀과 달리, 1개의 메모리 셀의 임계값 시프트에 필요한 전류가 미소하기 때문에 동시에 다수의 메모리 셀을 기입할 수 있다. 따라서, 기입, 읽어내기의 일괄 처리 단위의 페이지 길이를, 2kByte나 4kByte로 크게 할 수 있다. 페이지 버퍼를 구성하는 센스 앰프 회로(30) 내의 센스 유닛(31)도, 페이지 길이와 동수 포함되어 있다.

컬럼 디코더(7)는, 예를 들면 기입 데이터를 로드하는 경우에는, 어드레스 레지스터(3)로부터 보내지는 컬럼 어드레스를 디코드하여, 입출력 회로(1)와 선택된 센스 유닛(31)을 접속하여, 컬럼, 어드레스마다의 기입 데이터를 센스 앰프 회로(30)에 세트한다. 읽어내기 동작에서는, 그 반대로, 일괄하여 페이지 버퍼(30)에 읽어낸 데이터를, 컬럼 어드레스에 따라서 선택된 센스 유닛(31)으로부터 입출력 회로(1)에 출력한다.

도 3에서는 생략하고 있지만, 실제로는 입출력 회로(1)와 페이지 버퍼(30) 사이에는, 소정의 사이클로 데이터의 입출력을 실현하기 위한 회로가 내장되어 있다.

도 4는, 4치 데이터 기억 방식을 적용한 경우의 메모리 셀의 임계값 상태와 데이터의 관계를 도시한다. 이 예에서는, 1개의 메모리 셀에 기억하는 2비트 데이터를, 2개의 로우 어드레스에 할당하고 있다. 즉, 하위 비트(Lower Bit)는, 하위 페이지가 선택된 경우에 읽어내어지는 데이터이다. 상위 비트(Upper Bit)는, 상위 페이지가 선택된 경우에 읽어내어지는 데이터이다.

임계값이 마이너스인 소거 상태가 데이터 "11"이고, 플러스의 임계값의 기입 상태인 데이터 "10", '00", "01"이 임계값의 순으로 정의된다.

이와 같은 데이터의 할당법에서의 기입 방법의 일례를 도 5와 도 6에 도시한 다. 도 5는, 하위 페이지 데이터 기입법을 도시한다. 데이터 "11"의 소거 상태에 있는 메모리 셀에 대하여, 선택적으로 "0" 기입을 행함으로써, 데이터 "10"의 임계값 분포를 얻는다. 이때 "1" 기입 셀은, 임계값이 시프트하지 않고, 데이터 "11" 상태를 유지한다.

도 6은, 상위 페이지 기입의 모습을 도시한다. 상위 페이지 데이터가, 데이터 "11"의 셀에 대한 "0" 기입인 경우에는, 데이터 "11"로부터 데이터 "01"까지 임계값을 시프트시킨다. 상위 페이지 데이터가, 데이터 "10"의 셀에 대한 "0" 기입인 경우, 데이터 "10"으로부터 데이터 "00"까지 임계값을 시프트시킨다. "1" 기입 데이터의 경우에는, 각각의 데이터 "11" 및 "10"의 임계값 분포를 유지한다.

이 4치 데이터 기억 방식에서는, 하위 페이지 기입을 상위 페이지 기입에 선행시키는 것이 필요로 된다.

4치 기억 기입에서는, 도 4에 도시하는 바와 같이, 3개의 기입 임계값 상태를 만들 필요가 있어, 2치 기억 방식에 비하여 높은 임계값 상태에의 기입이 필요하다. 따라서, 임계값을 시프트시키지 않는 "1" 기입 상태에서의 오기입을 충분히 억제하는 것이 요구된다.

도 7은, 이 실시예에서의 기입 펄스 인가 동작 시의 파형을, 도 1과 대응시켜 도시하고 있다. 선택 워드선 WLn에 소정 타이밍 T3에서 기입 전압 Vpgm이 인가되고, 그 소스선측의 2개 옆의 비선택 워드선 WLn-2에 채널 분리용 전압 Vb=0V가 인가되며, 1개 옆의 비선택 워드선 WLn-1에는, Va(약 3V)가 인가된다. 지금까지는, 도 1의 경우와 마찬가지이다.

지금까지의 선택 워드선을 기준으로 한 전압 인가법의 규칙은, 이 형태에 한정되는 것은 아니다. 예를 들면, 선택 워드선과 채널 분리용 전압 Vb가 인가되는 비선택 워드선 사이에, Vm이 인가되는 복수개의 비선택 워드선을 끼우거나, 혹은 Va, Vb, Vm 이외의 전압이 인가되는 워드선을 끼우도록 할 수도 있다.

도 7에서, VRDEC는, 도 3에서 설명한 블록 디코더(11)의 승압 전원이고, TG는, 전송 게이트 트랜지스터 어레이(12)의 공통 게이트이다. 선택 블록에서는, 공통 게이트 TG에 Vpgm+Vt가 인가되어, 블록 내의 선택 워드선에 기입 전압 Vpgm이 전송 가능하게 된다.

도 7에서 특징적인 것은, 소스선측 선택 게이트 트랜지스터 SG2에 인접하는 비선택 메모리 셀 MC0에 대하여, 기입 중간 전압 Vm 이하의 범위에서, 선택 메모리 셀 위치에 따라서 절환되는 기입 비선택 전압 V1, V2(V1<V2≤Vm)를 이용하고 있는 점이다. 이 점을 이하에 구체적으로 설명한다.

도 8은, 메모리 셀 MC6(따라서 워드선 WL6)이 선택된 "1" 기입(임계값을 변화시키지 않는 비기입)의 경우에 대하여, NAND 셀 유닛의 단면에서의 전압 인가 상태를, 도 2와 대응시켜 도시하고 있다. 원리적으로 도 2와 마찬가지로, 비트선측의 제1 부스트 채널 영역 A와 소스선측의 제2 부스트 채널 영역 B가 분리된다.

도 2와 다른 점은, 비선택 메모리 셀 중, 소스선측 선택 게이트 트랜지스터 SG2에 인접하는 비선택 메모리 셀 MC0에, 기입 중간 전압 Vm이 아니라, 그것보다 낮은 전압 V1(V1<Vm)을 인가하고 있는 것이다.

메모리 셀 M0에서의, 선택 게이트 트랜지스터 SG2의 드레인 엣지에서 생기는 GIDL 전류의 영향을 받는 방법은, 실제로는 2종류가 있다. 하나는, 메모리 셀 MC0(워드선 WL0)이 선택되고, 이것에 기입 전압 Vpgm이 인가되는 케이스이고, 다른 하나는, 다른 워드선이 선택되어 있는 도 8과 같은 케이스이다. 전자는, 워드선 WL0이 기입에서 선택되는 횟수가, 다치 동작에서는, 1 내지 2회인 것에 대하여, 후자는, 다른 워드선이 선택되어 있는 경우이므로, NAND 스트링 내의 셀수에 비례한 횟수로 된다.

이 실시예에서는, 후자에서의 영향을 작게 하는 것을 생각하고 있다. 그를 위해서는, 도 8과 같이, 워드선 WL0이 비선택일 때에 이것에, 기입 중간 전압 Vm보다 낮은 전압 V1을 인가하는 것이 유효하게 된다. 이에 의해, 선택 게이트 트랜지스터 SG2의 드레인에 전달되는 전압을 제한할 수 있어, 선택 게이트 트랜지스터 SG2에서의 GIDL 전류에 기인하는 비선택 메모리 셀 MC0에서의 오기입이 억제된다.

그러나, 워드선 WL0이 비선택인 경우에는, 언제라도 전압 V1이 좋다고는 할 수 없다. 예를 들면, 도 9에 도시하는 바와 같이, 도 8보다도 소스선측의 워드선 WL3(따라서 메모리 셀 MC3)이 선택되어 있는 경우에는, 다른 오기입의 우려가 생긴다.

이 경우에는, 워드선 WL2에 Va, 워드선 WL1에 채널 분리용 전압 0V가 인가되기 때문에, 그 0V가 인가되는 워드선 WL1보다 소스선측에는, 1개의 워드선 WL0만 남겨진다. 이 때, 부스트 채널 영역 B가, 전압 V1에서는 충분히 부스트되지 않아, 메모리 셀 MC1의 소스(즉 메모리 셀 MC0측의 확산층) 전위가 이 메모리 셀 MC1을 컷오프시키기에는 불충하게 된다. 그렇게 되면, 충분히 부스트가 걸리는 메모리 셀 MC2보다 비트선측의 채널 영역으로부터 메모리 셀 MC0측에 리크가 생긴다. 선택 워드선에 기입 전압 Vpgm을 인가할 때에 이 리크가 트리거로 되어 메모리 셀 MC2의 드레인단에서 핫 캐리어가 발생하면, 이것이 선택 메모리 셀 MC3의 부유 게이트에 주입되어, 오기입을 생기게 한다.

이와 같이, 채널 분리용 전압 0V를 인가하는 비선택 워드선 위치가 소스선측 선택 게이트선 SGS에 가까워지면(즉, 제2 부스트 채널 영역 B의 셀수가 적어지면), 소스선측 선택 게이트선의 옆의 워드선에 낮은 전압 V1을 인가하는 방식에서는, 소스선측의 채널 부스트가 불충분하게 되어, 무용의 전하 이동이 생긴다. 이 전하 이동을 방지하기 위해서는, 비선택 워드선 WL0에 전압 V1 대신에, 그것보다 높은 전압 V2(≤Vm)를 인가하면 된다.

도 10은, 도 9의 워드선 선택 상태에서, 선택 게이트선 SGS에 인접하는 비선택 워드선 WL0에 전압 V2(>V1)를 인가한 상태를 도시하고 있다. 도 11은, 선택 워드선이 도 10보다 1개 선택 게이트선 SGD로 이동한 경우, 즉 워드선 WL4가 선택된 경우이며, 이 경우에도, 워드선 WL0에는 전압 V2를 인가한다.

도 12는, 선택 워드선 위치가 더 비트선측의 선택 게이트선 SGD측으로 1개 이동한 경우이며, 이 경우에는, 비선택 워드선 WL0에는 전압 V1을 인가한다. 즉 채널 분리용 전압 0V가 인가되는 워드선 WL3의 소스선측에 3개의 비선택 워드선 WL0-WL2가 있으므로, 2개 WL1-WL2에 기입 중간 전압 Vm을 인가하고, 나머지 1개 WL0에 전압 V1을 인가한다.

이상과 같이, 채널 분리용 전압 Vb=0V가 인가되는 비선택 메모리 셀보다 소 스선측의 비선택 메모리 셀수가 소정 개수 이상(이 예에서는 3개 이상)으로 되면, 전압 V2를 전압 V1로 절환한다. 바꾸어 말하면, 선택 워드선보다 소스선측의 비선택 워드선수가 5 이상으로 되면, 전압 V2를 전압 V1로 절환한다.

이에 의해, 도 2에서 설명한 선택 게이트 트랜지스터 SG2에서의 GIDL 전류에 의한 오기입을 방지할 수 있을 뿐만 아니라, 선택 워드선이 소스선에 가까운 경우도 소스선측의 채널 부스트를 충분하게 하여, 도 9에서 설명한 핫 캐리어 주입에 의한 선택 셀의 오기입도 방지할 수 있다.

이 실시예에서, 선택 워드선 위치(소스선측으로부터 순서대로 붙인 워드선 번호)를 횡축으로 하고, 비선택 워드선 WL0의 인가 전압을 종축에 나타내면, 도 13과 같이 된다. 또한, 도 14는, 선택 워드선 위치와의 관계에서 각 워드선에 인가되는 전압을 통합하여 도시한 것이다.

선택 워드선이 WL2일 때에도 WL0에 V2를 인가하고 있는 것은, 도 9를 이용하여 설명한 오기입이 우려되기 때문이다. 또한, 선택 워드선이 WL1일 때에는, WL0에 V2를 인가해도 되지만 Va 상태 그대로 하고 있다. 이것은, 선택 워드선의 상하에 인접하는 비선택 워드선은, 선택 셀의 기입 특성에 영향을 주기 때문에, 선택 셀의 부유 게이트 전압을 대략 일정하게 유지하는 데에 있어서는 동일한 전압 인가 조건으로 하는 것이 바람직하다라고 하는 고려에 기초하고 있다.

바꾸어 말하면, 이 실시예에서는, 소스선측 선택 게이트 트랜지스터 SG2에 인접하는 비선택 메모리 셀에 인가하는 기입 비선택 전압은, 선택 메모리 셀 근처의 소스선측의 비선택 메모리 셀에 대하여 Vb, Va를 인가한다고 하는 전압 인가 규 칙과는 다른 규칙에 따라서, 선택 메모리 셀이 NAND 셀 유닛 내에서 비트선측 선택 게이트 트랜지스터 SG1측에 설정된 소정의 제1 영역 내에 있을 때 제1 전압 V1(Vb/V1<Vm)로 하고, 제1 영역보다 선택 게이트 트랜지스터 SG2측인 제2 영역에 있을 때 제2 전압 V2(Vb<V1<V2≤Vm)로 한다.

다시 바꾸어 말하면, 소스선측 선택 게이트선 SGS에 인접하는 셀에서의 오기입 방지를 위해 워드선 WL0이 비선택일 때에 이것에 인가하는 전압은, 선택 워드선이 선택 게이트선 SGS에 가까운 WL2-WL4의 범위일 때(즉 제2 부스트 채널 영역 B의 비선택 셀수가 0~2일 때) V2를, 선택 워드선이 보다 선택 게이트선 SGD에 가까운 WL5-WL7의 범위일 때(즉 제2 부스트 채널 영역 B의 비선택 셀수가 3 이상일 때) V1을 이용한다. 선택 워드선이 WL1일 때에는, 이것에 인접하는 소스선측 비선택 워드선 WL0에 전압 Va를 인가한다.

도 15는, 도 14와의 비교를 위해, 채널 분리용 전압 0V가 인가되는 워드선보다 소스선측의 비선택 워드선에 중간 기입 전압 Vm을 인가하는 종래 방식을 도시하고 있다.

도 16은, 도 14의 예에서, 워드선 WL1이 선택된 경우의 워드선 WL0의 전압을, Va 대신에 V2로 한 것이다. 실제로 선택 게이트선에 인접하는 워드선 WL0이나 WL31이 선택된 경우에는, 동일한 기입 전압 Vpgm을 이용해도 그 기입 특성이 다른 워드선이 선택된 경우와는 상이하다. 여기서, NAND형 플래시 메모리에서 중요한 것은, 선택하는 워드선에 의해서 기입 시간이 현저하게 변화되지 않도록 하는 것이다.

기입 동작은, 전술한 바와 같이 기입 펄스 인가 동작과 그 후의 기입 베리파이 동작이, 기입 대상의 셀이 모두 원하는 임계값 전압으로 될 때까지 반복된다. 기입을 반복하기 위해서는, 기입 전압을 소정의 눈금으로 증가시키는 스텝 업 기입 방식이 이용되고 있다. 기입 동작의 반복수는, 기입 루프수라고 불린다.

어느 워드선에 대해서도 기입 전압 Vpgm을 이용하여 기입하는 경우, 과기입을 방지하기 위해서는, 기입이 빠른 워드선에 맞춘 기입 전압을 선택하게 된다. 즉 기입이 느린 워드선의 셀에 대해서는, 기입 전압이 저하되는 것을 의미한다. 그리고 기입이 느린 워드선에 대해서는, 기입하기 어려운 상태로부터 기입 동작이 개시되므로, 기입 루프수가 증가하고, 기입 시간이 걸리게 된다.

이에 대해서는, 예를 들면 선택 워드선에 대하여, 그 기입 속도에 따라서 조정된 기입 전압을 인가하도록 하여, 어느 워드선에 대해서도 기입 루프수를 동일 정도로 하는 방법이 유효하게 된다. 이와 같은 기입 기술을 상정한 경우에는, 기입 전압 Vpgm이 인가되는 선택 워드선의 상하의 인접 워드선의 전압이, 다른 선택 워드선의 경우와 상이한 상태이어도 지장이 없다. 따라서, 도 16에 도시하는 바와 같이, 워드선 WL0에 인가하는 전압을, WL1-WL4가 선택된 경우에 V2로 해도 된다.

[실시예 2]

도 2에서 설명한, "1" 기입 시의 소스선측 선택 게이트 트랜지스터 SG2에서의 GIDL 전류에 의한 오기입 대책으로서, 선택 게이트 트랜지스터 SG2의 옆에 더미 셀 MCD(더미 워드선 WLD)를 넣는 것도 유효한 수단으로서 생각된다.

도 17은, 그와 같은 더미 셀 MCD가 삽입된 경우의 실시예에 대하여, 메모리 셀 MC3(워드선 WL3)이 선택된 경우의 기입 전압 인가 상태를 도시하고 있다. 여기서도 메모리 셀은, 앞의 실시예와 마찬가지로, 더미 셀 MCD를 제외하고 MC0-MC7의 8개이며, 각각의 제어 게이트에 워드선 WL0-WL7이 접속되는 경우를 도시하고 있다.

메모리 셀 MC3이 선택된 경우, 그 소스선측에 인접하는 비선택 메모리 셀 MC2에는 Va, 또한 그 소스선측에 인접하는 비선택 메모리 셀 MC1에는, 채널 분리용 전압 Vb(=0V)를 인가하며, 또한 그 소스선측에 인접하는 비선택 메모리 셀 MC0에 기입 중간 전압 Vm(<Vpgm)을 인가한다.

이 실시예에서는, 더미 셀 MCD에, 선택 게이트 트랜지스터 SG2에서의 GIDL 전류를 억제하는 데에 필요한 전압 V1 또는 V2를 인가한다. 도 17의 경우, 채널 분리용 메모리 셀 MC1의 소스선측에는 중간 기입 전압 Vm을 인가하는 비선택 메모리 셀이 1개뿐이므로, 소스선측의 부스트 채널 영역 B의 부스트를 충분하게 하기 위해, 더미 셀 MCD에는 비교적 높은 쪽의 전압 V2(Vb<V2≤Vm)를 인가한다.

이와 같이 더미 셀 MCD에 전압 V2를 인가하여 부스트 채널 영역 B의 부스트 전위를 높여, 메모리 셀 MC1의 컷오프 특성을 개선함으로써, 메모리 셀 MC1을 리크하는 전류가 트리거로 되어 생기는 오기입을 억제할 수 있다. 도 17의 경우에는, 채널 분리용 전압 Vb가 인가된 비선택 메모리 셀 MC1의 옆의 비선택 메모리 셀 MC0에 기입 중간 전압 Vm을 인가할 수 있기 때문에, 메모리 셀 MC1의 컷오프는 Vm 인가 셀이 포함되는 분만큼 바람직한 상태로 되어 있다.

도 18은, 이 실시예에서, 선택 워드선 위치와의 관계에서 각 워드선에 인가되는 전압을 통합하여 도시하고 있다. 또한 도 19는, 선택 워드선 위치와 더미 워 드선 전압의 관계를 도시하고 있다.

선택 워드선이 WL1-WL3의 범위인 경우(즉, 제2 부스트 채널 영역 B의 더미 셀을 포함시킨 비선택 셀수가 0∼2인 경우)에, 더미 워드선 WLD에 전압 V2를 인가함으로써, 도 9에서 설명한 선택 메모리 셀에서의 소스측으로부터의 핫 캐리어 주입에 의한 오기입을 방지할 수 있다.

선택 워드선이 WL0인 경우, 더미 워드선 WLD에는 Va를 인가한다. 선택 워드선이 WL4 또는 그것보다 비트선측인 경우(즉, 제2 부스트 채널 영역 B의 더미 셀을 포함시킨 비선택 셀수가 3 이상인 경우)에는, 더미 워드선 WLD에 인가하는 전압을 V2보다 낮은 V1로 한다.

바꾸어 말하면, 선택 워드선이 WL4 또는 그 이상 비트선에 가까운 경우에는, 채널 분리용 전압 Vb=0V가 인가되는 워드선보다 소스선측에서 중간 전압 Vm을 인가할 수 있는 비선택 워드선을 2개 이상 확보할 수 있다. 따라서, 더미 워드선에 인가하는 전압을 V2보다 낮게 V1로 설정한다. 이에 의해 채널 분리용 메모리 셀의 컷오프를 확실하게 할 수 있고, 게다가 보다 낮은 전압 V1을 이용함으로써, 더미 셀 자신의 GIDL에 의한 오기입이 보다 생기기 어려워진다.

도 20은, 도 18의 예에서, 워드선 WL0이 선택된 경우의 더미 워드선 DWL의 전압을, Va 대신에 V2로 한 것이다. 도 16에서 설명한 바와 같이, 선택 워드선의 상하에 인접하는 워드선에 인가하는 전압이 서로 달라도 기입 전압 Vpgm의 조정으로 기입 속도 제어를 할 수 있으면, 이와 같이 전압 V2의 적용 범위를, 선택 워드선이 WL0-WL3인 범위(즉, 제2 부스트 채널 영역 B의 비선택 셀수가 2 이하인 경우) 로 할 수 있다. 이 경우, 더미 워드선에 전압 Va를 인가할 필요가 없어져, 더미 워드선 전압 제어 회로가 간략화된다.

[실시예 3]

소스선측 선택 게이트선 SGS에 인접하는 워드선 WL0뿐만 아니라, 비트선측 선택 게이트선 SGD에 이접하는 워드선을 따른 메모리 셀에서도, GIDL에 의한 오기입의 우려가 있다.

도 21은, 이 점을 고려한 실시예에 대하여, 도 20의 변형예를 도시하고 있다. 여기서는, 선택 게이트선 SGD에 인접하는 워드선은 WL7이다. WL0-WL5의 범위의 워드선이 선택되는 경우에, 선택 게이트선 SGD에 인접하는 워드선 WL7에는, 기입 중간 전압 Vm이 아니라, 그것보다 낮은 전압 V3(V1≤V3<Vm)을 인가한다. V1≤V3으로 하는 것은, 선택 게이트 트랜지스터 SG1의 게이트에는 0V가 인가되어 있는 것에 대하여, 선택 게이트 트랜지스터 SG2의 게이트에는 Vsgd(예를 들면, Vdd 정도의 전압)가 인가되어 있으므로, GIDL의 발생의 용이함은, SG1쪽이 작은 경향에 있다고 생각되기 때문이다.

선택 워드선이 WL6인 경우에는, 선택 워드선의 상하에 인접하는 비선택 워드선의 전압을 다른 선택 워드선일 때와 가능한 한 동일하게 하기 위해, 선택 게이트선 SGD에 인접하는 워드선 WL7에 기입 중간 전압 Vm을 인가한다.

소스선측 선택 게이트선 SGS에 인접하여 삽입된 더미 워드선 WLDS에 대해서는, 도 20의 실시예와 마찬가지의 룰에 따라서 전압 V1, V2 또는 Va를 인가한다.

이에 의해, 실시예 2의 효과 외에, 비트선측 선택 게이트선 SGD에 인접하는 비선택 셀에서의 오기입의 방지를 도모할 수 있다.

[실시예 4]

실시예 2에 부가하여, 비트선측 선택 게이트선 SGD에 인접하여 더미 셀과 이것을 구동하는 더미 워드선 WLDD를 배치하는 것은, 더욱 유효하다.

도 22는, 그와 같은 구성으로 한 경우, 즉 소스선측 선택 게이트선 SGS에 인접하여 더미 워드선 WLDS를 삽입함과 함께, 비트선측 선택 게이트선 SGD에 인접하여 더미 워드선 WLDD를 삽입한 구성에 대하여, 도 21의 실시예 3과 대응시켜 기입 전압 인가법을 도시하고 있다.

WL0-WL6의 범위의 워드선이 선택된 경우에, 비트선측의 더미 워드선 WLDD에는, 기입 중간 전압 Vm보다 낮은 전압 V3을 인가한다. 소스선측의 더미 워드선 WLDS에 대해서는, 도 21의 실시예 3과 마찬가지의 룰에 따라서 전압 V1, V2 또는 Va를 인가한다.

이것은, 2개의 더미 워드선의 전압 제어에 의해, 데이터 재기입을 행하는 메모리 셀의 기입 시의 오기입을 최소한으로 억제하면서, 선택 워드선 위치에 의하지 않고 기입 특성의 균일화를 도모한 것이라고 할 수 있다. 즉 비트선측과 소스선측에 모두, 더미 셀 및 이것을 구동하는 더미 워드선을 삽입하여, 도 22와 같은 전압 인가법을 적용하면, 기입 전압 Vpgm이 인가되는 선택 워드선의 상하에 인접하는 비선택 워드선의 전압을, 어느 워드선이 선택된 경우에도 동일한 전압 상태로 하는 것이 가능하게 된다.

실제로는 워드선 및 메모리 셀의 가공 형상은 반드시 균일하게는 되지 않으 므로, 전술한 선택 워드선마다의 기입 전압의 조정이 불필요하게 된다고는 할 수 없다. 그러나, 선택 워드선 위치에 상관없이, 그 주위에 인가되는 전압과의 관계가 대략 일정하게 됨으로써, 기입 특성의 균일화가 용이하게 된다.

도 23은, 선택 워드선마다 기입 전압의 조정이 가능한 경우에 대하여, 도 22의 변형예의 전압 인가법을 도시하고 있다. 이 경우, 소스선측 더미 워드선 WLDS에는, 선택 셀 위치에 따라서, V2 또는 V1이 인가되고, 비트선측 더미 워드선 WLDD에는, V3(V1≤V3<Vm)이 인가된다.

이 경우, 워드선 WL7을 선택하였을 때의 그 상하의 워드선의 전위가, 다른 워드선이 선택되었을 때와는 상이하다. 그러나 이것은, 전술한 바와 같이 선택 워드선에 인가하는 기입 전압의 조정으로 보정할 수 있다. 워드선 WL0을 선택한 경우도 마찬가지이다.

이상과 같이, 소스선측의 더미 워드선 WLDS에는 V1과 V2를 선택 워드선 위치에 따라서 절환하여 인가함으로써, 소스선측의 비선택 셀에서 생기는 오기입을 억제할 수 있으며, 또한 비트선측의 더미 워드선 WLDD에는 V3을 인가함으로써, 비트선측의 비선택 셀에서 GIDL에 기인하는 오기입을 억제할 수 있다.

또한 도 24는, 도 23에서, 비트선측의 더미 워드선 WLDD에 인가하는 전압을, 선택 워드선 위치에 따라서 절환하여 설정하도록 한 예이다. 예를 들면, 더미 워드선 WLDD에 인가하는 전압은, WL0-WL5가 선택된 경우 V3으로 하고, WL6-WL7이 선택된 경우에는 그것보다 높은 전압 V4(V3<V4≤Vm)로 한다. 이에 의해, 비트선측의 비선택 워드선수가 적어진 경우에, 그들 영역 아래의 채널 부스트를 충분하게 할 수 있다.

비트선측에 더미 워드선이 없는 도 21의 예에서도, 비트선에 인접하는 비선택 워드선의 전압을, 선택 워드선 위치에 따라서 절환하도록 해도 된다.

또한 상기 각 실시예에서, "1" 기입 시, 소스선측 선택 게이트에 인접하는 워드선 또는 더미 워드선 WLDS에 인가하는 전압을, V2와 V1의 2단계로 절환하도록 하고 있지만, 예를 들면 NAND 셀 유닛 내의 셀수에 따라서, 이들 전압을 보다 다단계로 절환하도록 할 수도 있다. 도 24의 비트선측 더미 워드선 WLDD의 전압 V3, V4에 대해서도 마찬가지로, 3단계 이상으로 절환할 수도 있다.

또한, 실시예에서는 설명의 간략화를 위해, NAND 셀 유닛을 구성하는 셀수나 기입 전압의 인가 방법을 한정한 후에, 워드선 WL0, WL7, 더미 워드선 WLDS, WLDD에 인가할 전압 V1, V2, V3, V4의 설정 범위를 예시하였지만, 이것도 일례로서, 더욱 여러 가지의 변형이 가능하다.

도 1은 NAND형 플래시 메모리의 기입 펄스 인가 동작의 파형의 일례를 도시하는 도면.

도 2는 상술한 기입 펄스 인가 시의 NAND 셀 유닛의 단면도에서의 바이어스 관계를 도시하는 도면.

도 3은 실시예의 NAND형 플래시 메모리의 구성을 도시하는 도면.

도 4는 4치 데이터 기억을 행하는 경우의 데이터 임계값 분포를 도시하는 도면.

도 5는 하위 페이지 기입 동작을 설명하기 위한 도면.

도 6은 상위 페이지 기입 동작을 설명하기 위한 도면.

도 7은 본 실시예에서의 기입 펄스 인가 동작 시의 파형을 도시하는 도면.

도 8은 메모리 셀 MC6이 선택된 "1" 기입의 경우에 대하여, NAND 셀 유닛의 단면에서의 전압 인가 상태를, 도 2와 대응시켜 도시하는 도면.

도 9는 도 8의 바이어스 조건에서의 오기입의 위험을 도시하는 도면.

도 10은 상기 위험을 회피하는 바이어스 조건을 도시하는 도면.

도 11은 선택 게이트선 SGS에 인접하는 워드선 WL0에 전압 V2를 인가하는 케이스를 도시하는 도면.

도 12는 선택 게이트선 SGS에 인접하는 워드선 WL0에 전압 V1을 인가하는 케이스를 도시하는 도면.

도 13은 선택 워드선 위치에 따라서 전압 V1, V2를 선택하는 모습을 도시하 는 도면.

도 14는 동일하게 선택 워드선 위치에 따라서 전압 V1, V2를 선택하는 모습을 다른 워드선과의 관계에서 통합하여 도시하는 도면.

도 15는 종래의 바이어스 관계를 도 14와 비교하여 도시하는 도면.

도 16은 도 14의 전압 인가법을 변형한 실시예를 도시하는 도면.

도 17은 소스선측 선택 게이트선에 인접하는 더미 워드선을 갖는 실시예에서의 NAND 셀 유닛의 단면에서의 전압 인가 상태를 도시하는 도면.

도 18은 동 실시예에서 선택 워드선 위치에 따라서 전압 V1, V2를 선택하는 모습을 다른 워드선과의 관계에서 통합하여 도시하는 도면.

도 19는 동 실시예에서 선택 워드선 위치에 따라서 전압 V1, V2를 선택하는 모습을 도 13과 대응시켜 도시하는 도면.

도 20은 도 18의 전압 인가법을 변형한 실시예를 도시하는 도면.

도 21은 도 18의 실시예 외에, 비트선측 선택 게이트선에 인접하는 워드선에서의 오기입을 방지하도록 한 실시예의 전압 인가 상태를 도시하는 도면.

도 22는 도 21의 실시예 외에, 비트선측 선택 게이트선에 인접하는 더미 워드선을 갖는 실시예의 전압 인가 상태를 도시하는 도면.

도 23은 도 22의 실시예를 변형한 전압 인가 상태를 도시하는 도면.

도 24는 도 23의 실시예를 변형한 전압 인가 상태를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 입출력 회로

2 : 커맨드 레지스터

3 : 어드레스 레지스터

4 : 시퀀스 제어 회로

5 : 고전압 발생 회로

11 : 블록 디코더

12 : 전송 트랜지스터

20 : 로우계의 신호 구동 회로

21 : VRDEC 드라이버

22 : SGD 드라이버

23 : SGS 드라이버

24 : CG 디코더 드라이버

30 : 센스 앰프 회로

Claims

전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖는 불휘발성 반도체 기억 장치로서,

상기 NAND 셀 유닛 내의 비기입의 선택 메모리 셀 및 이 선택 메모리 셀보다 상기 제1 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제1 부스트 채널 영역과, 상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 범위의 제2 부스트 채널 영역을 전기적으로 분리하여 부스트하는 데이터 기입 모드를 갖고 또한,

상기 데이터 기입 모드에서, 상기 제2 선택 게이트 트랜지스터에 인접하는 비선택 메모리 셀에 인가하는 기입 비선택 전압은, 상기 선택 메모리 셀의 NAND 셀 유닛 내의 위치에 따라서, NAND 셀 유닛 내의 다른 비선택 메모리 셀에 인가하는 기입 비선택 전압 Vm보다 낮은 전압 V1과, 이것보다 높은 전압 V2(V1<V2≤Vm)의 적어도 2단계의 절환이 행하여지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 데이터 기입 모드에서,

상기 선택 메모리 셀에 기입 전압 Vpgm이, 상기 제1 부스트 채널 영역에 포 함되는 제1 비선택 메모리 셀에 기입 비선택 전압 Vm(<Vpgm)이, 상기 선택 메모리 셀의 상기 제2 선택 게이트 트랜지스터측에 있는 제2 비선택 메모리 셀에 채널 분리용 전압 Vb(<Vm)가, 제2 비선택 메모리 셀과 상기 선택 메모리 셀 사이의 제3 비선택 메모리 셀에 전압 Va(Vb<Va<Vm)가 각각 인가되며, 또한,

상기 제2 선택 게이트 트랜지스터에 인접하는 제4 비선택 메모리 셀에 인가하는 기입 비선택 전압은, 상기 선택 메모리 셀이 NAND 셀 유닛 내의 상기 제1 선택 게이트 트랜지스터측에 설정된 제1 셀 영역 내에 있을 때 제1 전압 V1(Vb<V1<Vm)로 되고, 상기 선택 메모리 셀이 상기 제1 셀 영역보다 상기 제2 선택 게이트 트랜지스터측인 제2 셀 영역 내에 있을 때 제2 전압 V2(Vb<V1<V2≤Vm)로 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀 중, 상기 제2 비선택 메모리 셀, 상기 제3 비선택 메모리 셀, 상기 제4 비선택 메모리 셀을 제외한 비선택 메모리 셀은, 상기 기입 비선택 전압 Vm을 인가받는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 제4 비선택 메모리 셀에 인접하는 메모리 셀이 선택된 경우에, 상기 제4 비선택 메모리 셀에는 상기 전압 Va가 인가되는 불휘발성 반도체 기억 장치.
삭제
전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖고 또한, NAND 셀 유닛의 제2 선택 게이트 트랜지스터에 인접하여 더미 셀이 삽입된 불휘발성 반도체 기억 장치로서,

상기 NAND 셀 유닛 내의 비기입의 선택 메모리 셀 및 이 선택 메모리 셀보다 상기 제1 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제1 부스트 채널 영역과, 상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀이 포함되는 제2 부스트 채널 영역을 전기적으로 분리하여 부스트하는 데이터 기입 모드를 갖고, 또한,

상기 데이터 기입 모드에서, 상기 더미 셀에 인가하는 기입 비선택 전압이, NAND 셀 유닛 내의 상기 선택 메모리 셀의 위치에 따라서 절환 설정되고,

상기 데이터 기입 모드에서,

상기 선택 메모리 셀에 기입 전압 Vpgm이, 상기 제1 부스트 채널 영역에 포함되는 제1 비선택 메모리 셀에 기입 비선택 전압 Vm(<Vpgm)이, 상기 선택 메모리 셀의 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀인 제2 비선택 메모리 셀에 채널 분리용 전압 Vb(<Vm)가, 제2 비선택 메모리 셀과 상기 선택 메모리 셀 사이의 제3 비선택 메모리 셀에 전압 Va(Vb<Va<Vm)가 각각 인가되며, 또한,

상기 더미 셀에 인가하는 기입 비선택 전압은, 상기 선택 메모리 셀이 NAND 셀 유닛 내에서 상기 제1 선택 게이트 트랜지스터측에 설정된 제1 셀 영역 내에 있을 때 제1 전압 V1(Vb<V1<Vm)로 되고, 상기 선택 메모리 셀이 상기 제1 셀 영역보다 상기 제2 선택 게이트 트랜지스터측인 제2 셀 영역 내에 있을 때 제2 전압 V2(Vb<V1<V2≤Vm)로 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀 중, 상기 제2 비선택 메모리 셀, 상기 제3 비선택 메모리 셀을 제외한 비선택 메모리 셀은, 상기 기입 비선택 전압 Vm을 인가받는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 더미 셀에 인접하는 메모리 셀이 선택된 경우에, 상기 더미 셀에는 상기 전압 Va가 인가되는 불휘발성 반도체 기억 장치.
제6항에 있어서,

NAND 셀 유닛의 상기 제2 선택 게이트 트랜지스터에 인접하여 제1 더미 셀 이, 상기 제1 선택 게이트 트랜지스터에 인접하여 제2 더미 셀이 삽입되고,

상기 데이터 기입 모드에서, 상기 제1 더미 셀에 인가하는 기입 비선택 전압은,

상기 선택 메모리 셀이 NAND 셀 유닛 내에서 상기 제1 선택 게이트 트랜지스터측에 설정된 제1 셀 영역 내에 있을 때 제1 전압 V1(Vb<V1<Vm)(단, Vb는 상기 선택 메모리 셀을 기준으로 하여 설정되는 채널 분리용 비선택 메모리 셀에 인가하는 채널 분리용 전압, Vm은 다른 비선택 메모리 셀에 인가하는 기입 비선택 전압)로 되고,

상기 선택 메모리 셀이 상기 제1 영역보다 상기 제2 선택 게이트 트랜지스터측인 제2 셀 영역에 있을 때 제2 전압 V2(Vb<V1<V2≤Vm)로 되며,

상기 제2 더미 셀에 인가하는 기입 비선택 전압은, 제3 전압 V3(V1≤V3<Vm)으로 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서,

상기 선택 메모리 셀보다 상기 제2 선택 게이트 트랜지스터측에 있는 비선택 메모리 셀 중, 상기 제2 비선택 메모리 셀, 상기 제3 비선택 메모리 셀을 제외한 비선택 메모리 셀은, 상기 기입 비선택 전압 Vm을 인가받는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서,

상기 제1 더미 셀에 인접하는 메모리 셀이 선택된 경우에, 상기 제1 더미 셀에는 상기 전압 Va가 인가되는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 제2 더미 셀에 인접하는 메모리 셀이 선택된 경우에, 상기 제2 더미 셀에는 상기 전압 Vm이 인가되는 불휘발성 반도체 기억 장치.
전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖는 불휘발성 반도체 기억 장치의 데이터 기입 방법으로서,

선택 메모리 셀을 기준으로 한 소정의 채널 분리용 메모리 셀을 경계로 하여, NAND 셀 유닛 내를 전기적으로 2개의 부스트 채널 영역으로 분리하여 부스트하고, 또한,

상기 제2 선택 게이트 트랜지스터에 인접하는 비선택 메모리 셀에 대하여, 상기 선택 메모리 셀의 상기 NAND 셀 유닛 내의 위치에 따라서, 상기 NAND 셀 유닛 내의 다른 비선택 메모리 셀에 인가하는 기입 비선택 전압 Vm보다 낮은 전압 V1과 이것보다 높은 전압 V2(V1<V2≤Vm)의 적어도 2단계로 절환되는 기입 비선택 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제13항에 있어서,

상기 제1 선택 게이트 트랜지스터에 인접하는 비선택 메모리 셀에 대하여, 상기 선택 메모리 셀의 상기 NAND 셀 유닛 내의 위치에 따라서, 기입 비선택 전압 Vm과 이것보다 낮은 전압 V3의 적어도 2단계로 절환되는 기입 비선택 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속되고, 그 일단이 제1 선택 게이트 트랜지스터를 통하여 비트선에, 타단이 제2 선택 게이트 트랜지스터를 통하여 소스선에 접속된 NAND 셀 유닛을 갖는 불휘발성 반도체 기억 장치의 데이터 기입 방법으로서,

선택 메모리 셀을 기준으로 한 소정의 채널 분리용 메모리 셀을 경계로 하여, NAND 셀 유닛 내를 전기적으로 2개의 부스트 채널 영역으로 분리하여 부스트하고, 또한,

상기 제2 선택 게이트 트랜지스터에 인접하는 더미 셀에 대하여, 상기 선택 메모리 셀의 상기 NAND 셀 유닛 내의 위치에 따라서, 상기 NAND 셀 유닛 내의 다른 비선택 메모리 셀에 인가하는 기입 비선택 전압 Vm보다 낮은 전압 V1과 이것보다 높은 전압 V2(V1<V2≤Vm)의 적어도 2단계로 절환되는 기입 비선택 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제15항에 있어서,

상기 제1 선택 게이트 트랜지스터에 인접하는 더미 셀에 대하여, 상기 선택 메모리 셀의 상기 NAND 셀 유닛 내의 위치에 따라서, 기입 비선택 전압 Vm과 이것보다 낮은 전압 V3의 적어도 2단계로 절환되는 기입 비선택 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.