JP2014075169A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】書き込みディスターブを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】書き込み動作において、第１トランジスタＭＣＢＧに隣接するメモリセルに選択ワード線への第１電圧ＶＰＧＭが印加される場合、非選択ワード線への第２電圧ＶＭ１よりも大きな第１制御電圧を第１トランジスタＭＣＢＧのゲートに印加し、上記隣接メモリセル以外の制御ゲートに選択ワード線への第１電圧ＶＰＧＭが印加される場合、第１トランジスタＭＣＢＧのゲート制御電圧として非選択ワード線への第２電圧ＶＭ１以上且つ上記第１制御電圧よりも小さな第２制御電圧を印加するよう制御する。
【選択図】図３

Description

実施形態は、バックゲート電圧を制御する不揮発性半導体記憶装置に関する。
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
特開２０１０−１０２７５５号公報 特開２０１０−１１８５３０号公報
書き込みディスターブを抑制する不揮発性半導体記憶装置を提供する。
実施形態の不揮発性半導体記憶装置によれば、半導体層上に配置され、前記半導体層に対する法線方向に延びた第１柱状半導体及び第２柱状半導体、ゲート絶縁膜を介して前記第１及び第２柱状半導体を覆うよう順に形成された、電荷蓄積層、制御ゲートを含む第１メモリセル及び第２メモリセル、並びに第３メモリセル及び第４メモリセルと、この第２メモリセル及び前記第３メモリセルと、の間に形成され、前記半導体層内に形成された第１トランジスタと、で構成されるメモリストリングを複数含むメモリセルアレイと、選択ワード線への第１電圧、非選択ワード線への第２電圧、及び前記第１トランジスタのゲートに印加する電圧を生成する電圧発生回路と、前記第１トランジスタに隣接する前記第２メモリセル、又は前記第３メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記第２電圧よりも大きな第１制御電圧を前記制御電圧として前記第１トランジスタの前記ゲートに印加し、前記第１メモリセル、又は前記第４メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記制御電圧として前記第２電圧以上且つ前記制御電圧よりも小さな第２制御電圧を前記ゲートに印加するよう制御する制御部とを具備する．
第１実施形態に係る不揮発性半導体記憶装置の全体構成例。 第１実施形態に係るメモリセルアレイの斜視図及びメモリセルの断面図。 第１実施形態に係るメモリセルアレイの等価回路図。 第１実施形態に係るメモリセルの閾値分布を示すグラフ。 第１実施形態に係るコアドライバ、及びその他周辺回路を示した概念図。 第１実施形態に係るワード線への印加電圧であって、図６（ａ）は、各ワード線と印加電圧との対応表であり、図６（ｂ）及び図６（ｃ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１実施形態に係る効果を示す実験データであって、図７（ａ）は印加電圧に対し、閾値変動が生じたメモリセルの数を示した概念図であって、図７（ｂ）はメモリストリングの断面図。 第２実施形態に係るワード線への印加電圧であって、図８（ａ）は、各ワード線と印加電圧との対応表であり、図８（ｂ）〜図８（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第３実施形態に係るワード線への印加電圧であって、図９（ａ）は、各ワード線と印加電圧との対応表であり、図９（ｂ）及び図９（ｃ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第４実施形態に係るワード線への印加電圧であって、図１０（ａ）は、各ワード線と印加電圧との対応表であり、図１０（ｂ）及び図１０（ｃ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第５実施形態に係るワード線への印加電圧であって、図１１（ａ）は、各ワード線と印加電圧との対応表であり、図１１（ｂ）〜図１１（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第６実施形態に係るワード線への印加電圧であって、図１２（ａ）は、各ワード線と印加電圧との対応表であり、図１２（ｂ）及び図１２（ｃ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第７実施形態に係るワード線への印加電圧であって、図１３（ａ）は、各ワード線と印加電圧との対応表であり、図１３（ｂ）〜図１３（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第８実施形態に係るワード線への印加電圧であって、図１４（ａ）は、各ワード線と印加電圧との対応表であり、図１４（ｂ）〜図１４（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第９実施形態に係るワード線への印加電圧であって、図１５（ａ）は、各ワード線と印加電圧との対応表であり、図１５（ｂ）〜図１５（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１０実施形態に係るワード線への印加電圧であって、図１６（ａ）は、各ワード線と印加電圧との対応表であり、図１６（ｂ）及び図１６（ｃ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１１実施形態に係るワード線への印加電圧であって、図１７（ａ）は、各ワード線と印加電圧との対応表であり、図１７（ｂ）〜図１７（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１２実施形態に係るワード線への印加電圧であって、図１８（ａ）は、各ワード線と印加電圧との対応表であり、図１８（ｂ）〜図１８（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１３実施形態に係るワード線への印加電圧であって、図１９（ａ）は、各ワード線と印加電圧との対応表であり、図１９（ｂ）〜図１９（ｄ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１４実施形態に係るワード線への印加電圧であって、図２０（ａ）は、各ワード線と印加電圧との対応表であり、図２０（ｂ）及び図２０（ｃ）はワード線毎に印加電圧の大きさを模式的に示した概念図。 第１の変形例に係るコアドライバ、及びその他周辺回路を示した概念図。 第２の変形例に係るコアドライバ、及びその他周辺回路を示した概念図。
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通の構成には共通の参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下説明する実施形態は、本実施形態は、データ書き込み時において、隣接する積層構造のメモリセルを結合させるバックゲート素子を構成するゲートに適切な電圧を印加するものである。
[第１の実施形態]
［全体構成例］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、及びコアドライバ１９を備える。なお、後述するが、これら構成の他に電圧印加ルール設定レジスタ、及び電圧印加ルール設定ＲＯＭ（図示せぬ）が、この不揮発性半導体記憶装置内に設けられる。
＜メモリセルアレイ１１＞
図１に示すように、メモリセルアレイ１１は、例えばプレーンＰ０及びプレーンＰ１（図１中、Plane0、Plane1と表記）を備える。これらプレーンＰ０、及びプレーンＰ１は複数のメモリストリングＭＳを備え、このメモリストリングＭＳに電気的にビット線ＢＬ、及びワード線ＷＬ、ソース線ＣＥＬＳＲＣが接続される。
後述するが、メモリストリングＭＳは直列接続された複数のメモリセルＭＣを備え、このメモリセルＭＣを構成する制御ゲートＣＧに上述したワード線ＷＬが接続される。
ここでは、プレーンＰ０、及びプレーンＰ１を備える場合について挙げるが、メモリセルアレイ１１が保持するプレーンＰの数に限りはない。なお、プレーンＰ０、及びプレーンＰ１を区別しない場合には、単にプレーンＰと述べる。
以下、図２を用いてプレーンＰの詳細な構成について説明する。
＜プレーンＰの詳細な構造＞
図２は、プレーンＰの構造を３次元で示した斜視図である。ここで示すプレーンＰの構造は、プレーンＰ０、プレーンＰ１いずれも同一の構造であるため、ここでは一例としてプレーンＰ０に着目して説明する。
図２に示すように、第１方向及び第２方向で形成される平面内において、マトリクス状（５×４）に柱状の半導体層ＳＣが形成される。この半導体層ＳＣは、バックゲート導電層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に沿って形成される。また、第２方向に沿って互いに隣接する半導体層ＳＣ同士が、バックゲート導電層ＢＧ内で結合部ＪＰを介して結合される。これにより、互いに隣接する半導体層ＳＣ同士が結合部ＪＰを介してＵ字形状のメモリストリングＭＳが形成される。
具体的には、図２に示すように第２方向に向かって手前から半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４が順次形成される。具体的には半導体層ＳＣ１１とＳＣ１２とが結合部ＪＰ１１によって結合され、これによりメモリストリングＭＳ０が形成される。また半導体層ＳＣ１３と半導体層１４とが結合部ＪＰ１２によって結合され、これによりメモリストリングＭＳ１が形成される。
また、これらメモリストリングＭＳは、メモリセルＭＣ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲート素子ＭＣＢＧを備える。なお、上記結合部ＪＰはバックゲート素子ＭＣＢＧとして機能する。
なお、第１方向に沿ってこれら半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４に隣接するように形成された、例えば半導体層ＳＣ２１とＳＣ２２、及び半導体層ＳＣ２３とＳＣ２４を含む他の半導体層の組についても同様の構成であるため、説明を省略する。また本変形例では、ｍ＝５、ｎ＝４を一例に示しているが、数に限りはない。
この半導体層ＳＣが形成される領域であって、第１方向に沿って形成されたワード線ＷＬが、第３方向に向かって複数層形成される。このワード線ＷＬと半導体層ＳＣとの交点に、対応する領域にメモリセルＭＣが形成される。
図２左上に示す拡大図にメモリセルＭＣの断面構造を示す。この半導体層ＳＣの周囲には、半導体層ＳＣの表面から順に、第１方向及び第２方向の面内に沿って、ゲート酸化膜２４ｃ、絶縁層（電荷蓄積層）２４ｂ、及びゲート酸化膜２４ｃよりも高い誘電率（ｈｉｇｈ−ｋと称することもある）を有する材料で形成される絶縁層（ブロック層）２４ａが形成される。更に、このブロック層２４ａの表面を覆うように導電層２０が形成される。この導電層２０はメモリセルＭＣの制御ゲートＣＧとして機能し、上記ワード線ＷＬと接続される。
また、選択信号線ＳＧＤと半導体層ＳＣとの交点に対応する領域に選択トランジスタＳＴ１が形成され、選択信号線ＳＧＳと半導体層ＳＣとの交点に対応する領域に選択トランジスタＳＴ２が形成される。
更に、プレーンＰ０の説明を続ける。上述したメモリストリングＭＳはＵ字形状で形成されているため、最上層に形成されたワード線ＷＬの更に上に設けられるドレイン側の選択信号線ＳＧＤ＿５を基点として、下層にワード線ＷＬ７、ＷＬ６、ＷＬ５、及びＷＬ４が順に形成され、結合部ＪＰ１１（バックゲート素子ＭＣＢＧ）を介して下層から上層へ順にＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０及び選択信号線ＳＧＳ＿５が、半導体層ＳＣ１１及びＳＣ１２に沿って形成される。すなわち、Ｕ字形状に、選択トランジスタＳＴ１、メモリセルＭＣ、バックゲート素子ＭＣＢＧ、メモリセルＭＣ、及び選択トランジスタＳＴ２が形成される。
なお、このメモリストリングＭＳは積層方向を長手方向として配列される。また半導体層ＳＣ１３、及びＳＣ１４についても同様である。
更に、選択信号線ＳＧＳ＿５を貫通する半導体層ＳＣ１２の一端はソース線ＳＬに接続される。このソース線ＳＬには隣接する半導体層ＳＣ１３の一端も接続される。つまりこのソース線ＳＬを共通として、隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが結合される。
更に、選択信号線ＳＧＤ＿５、ＳＧＤ＿４をそれぞれ貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４の一端はそれぞれビット線ＢＬ＿０で共通接続される。以下同様に、選択信号線ＳＧＤ＿５、ＳＧＤ＿４のそれぞれを貫通する半導体層ＳＣ２１及び半導体層ＳＣ２４の一端はそれぞれビット線ＢＬ＿１で共通接続され、半導体層ＳＣ３１及び半導体層ＳＣ３４の一端においても各々がビット線ＢＬ＿２に共通接続され、そして半導体層ＳＣｍ１及び半導体層ＳＣｍ４の一端についても各々がビット線ＢＬ＿ｍで共通接続される。
なお、半導体層ＳＣ１３、ＳＣ１４で形成されるメモリストリングＭＳの構造は、半導体層ＳＣ１１とＳＣ１２とで形成されるメモリストリングＭＳと同じであることから説明を省略する。
そして図示するように、隣接する例えばＳＣ１１とＳＣ１２のように半導体層ＳＣ間で、ワード線ＷＬ０とワード線ＷＬ７とが分離して形成される。これは、ワード線ＷＬ１及びワード線ＷＬ６を含む他のワード線ＷＬ間についても同様である。
なお、互いに隣接する半導体層ＳＣ１２及び半導体層ＳＣ１３によって貫通されるワード線ＷＬ（ＷＬ０〜ＷＬ３）の各々は、図示するように分離していてもよいし、共通接続されていても良い。
ここで、各メモリストリングＭＳにはメモリセルＭＣ０〜ＭＣ７が形成されている場合を一例に説明したが、メモリストリングＭＳを構成するメモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。
また、メモリストリングＭＳはメモリセルＭＣと略同一構造のダミーセルを含む場合がある。ダミーセルは、図２の例では、例えば選択トランジスタＳＴ１とメモリセルＭＣ７との間、または、選択トランジスタＳＴ２とメモリセルＭＣ０との間、あるいは、バックゲート素子ＭＣＢＧとメモリセルＭＣ４及びＭＣ３との間のそれぞれに配置される場合がある。以上説明したようにプレーンＰ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＣは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。上述したように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、メモリストリングＭＳを構成する。
＜ロウデコーダ１２＞
図１に戻ってロウデコーダ１２（以下、ブロックデコーダ１２と呼ぶことがある）の説明をする。ロウデコーダ１２は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線ＷＬを選択する。選択されたワード線ＷＬには、内部電圧発生回路１８が生成した電圧がコアドライバ１９を介して印加される。
＜データ回路・ページバッファ１３＞
データ回路・ページバッファ１３は、拡大図に示す様にセンスアンプ１３−１、及びデータキャッシュ１３−２を備える。また、センスアンプ１３−１はラッチ回路ＬＴを備える。
制御回路１５に読み出し動作を実行するコマンドが入力されると、この制御回路１５による制御に基づき、センスアンプ１３−１は選択メモリセルＭＣのデータを読み出す。
ラッチ回路ＬＴは、読み出したデータを一時的に保持した後、所定のタイミングでデータキャッシュ１３−２に転送する。その後、ホスト機器(コントローラ)からデータを出力するための制御信号（リードイネーブル信号）が入力される。
すると、アドレス・コマンドレジスタ１７は、リードイネーブルのクロックパルスに対して所定の関係で保持・制御しているカラムアドレスをカラムデコーダ１４に供給する。このアドレス・コマンドレジスタ１７に対応するカラムデコーダ１４が選択状態となって、所定のアドレスのデータが入出力回路１６に向けて出力される。入出力回路１６に出力されたデータは、リードイネーブル信号に応じて、外部のホスト機器に出力される。
また、書き込み動作時には、まず、ホスト機器（コントローラ）から書き込みデータをロードするためのコマンドやアドレスに続いて、書き込みデータを入出力回路１６を介して受信する。書き込みデータは、データキャッシュ１３−２に取り込まれる。
アドレス・コマンドレジスタ１７を介して制御回路１５に書き込み動作を実行するためのコマンドが入力されると、制御回路１５は、所定のタイミングでデータキャッシュ１３−２に保持された書き込みデータをラッチ回路ＬＴに転送する。その後、制御回路１５は、ラッチ回路ＬＴに格納された書き込みデータを選択メモリセルＭＣに書き込む。
＜カラムデコーダ１４＞
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。
＜制御回路１５＞
制御回路１５は、不揮発性半導体記憶装置全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。
制御回路１５はこのシーケンスを実行するために、不揮発性半導体記憶装置内に含まれる各回路ブロックの動作を制御する。例えば、内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、また所定のタイミングで所定の電圧をワード線ＷＬやビット線ＢＬに出力するためのコアドライバ１９を制御する。更に、入出力回路１６の入出力の状態制御にも関与する。
また制御回路１５は、データ回路・ページバッファ１３のデータ空き状況、及び読み出し動作状況に応じてＲｅａｄｙ／ＢｕｓｙＢ信号（以下、Ｒ／ＢＢ信号、Ｉｎｔ．Ｒ／ＢＢ信号と呼ぶ）をホスト機器へと出力する。
Ｒ／ＢＢ信号が“Ｈ”レベルとされる状態をレディ状態と呼び、この状態になると不揮発性半導体記憶装置はホスト機器からコマンド・データ・アドレスなどを受け入れることが出来る。
Ｒ／ＢＢ信号が“Ｌ”レベルとされる状態をビジー状態と呼び、この状態中では不揮発性半導体記憶装置はホスト機器からコマンド・データ・アドレスなどを受け入れることが出来ない。
＜入出力回路１６＞
入出力回路１６は、コマンド、アドレス、及び書き込みデータを外部のホスト機器（図示しない）から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給し、また書き込みデータをデータ回路・ページバッファ１３に供給する。
更に、制御回路１５の制御に応じて、データ回路・ページバッファ１３から供給された読み出しデータをホスト機器へと出力する。
入出力回路１６は、ホスト機器との間で制御信号やデータのやりとりをするための制御信号端子とデータ入出力端子とを備えている。制御信号には、チップイネーブル、アドレスラッチイネーブル、コマンドラッチイネーブル、ライトイネーブル、リードイネーブル、ライトプロテクトなどが含まれている。データ入出力端子は、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）＿０〜Ｉ／Ｏ＿７を備えている。
上記の制御信号の状態の組み合わせによって、データ入力端子に与えられる情報が、コマンドと認識されたり、アドレスと認識されたり、データと認識される。もちろん、コマンド端子やアドレス端子を持つような構成であってもよい。
＜アドレス・コマンドレジスタ１７＞
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路１５へ、アドレスをロウデコーダ１２、及びカラムデコーダ１４へと供給する。
＜内部電圧発生回路１８＞
内部電圧発生回路１８は、制御回路１５の制御に基づいて、書き込み動作、読み出し動作、及び消去動作において所定の電圧を発生する。例えば、書き込み動作では、電圧ＶＰＧＭ、及び電圧ＶＰＡＳＳを発生し、選択ワード線ＷＬに電圧ＶＰＧＭを、そして非選択ワード線ＷＬに電圧ＶＰＡＳＳを供給する。
なお、電圧ＶＰＧＭとは、後述するメモリセルＭＣが備える電荷蓄積層に電荷を注入し、このメモリセルＭＣの閾値を別レベルに遷移する程度の大きさの電圧である。また電圧ＶＰＡＳＳとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、選択されたメモリセルＭＣにはデータが書き込まれ、非書き込みとされたメモリセルＭＣにはデータ書き込みが行われないように最適化された電圧である。
また読み出し動作において、内部電圧発生回路１８は電圧ＶＣＧＲ、及び電圧ＶＲＥＡＤを発生し、選択ワード線ＷＬに電圧ＶＣＧＲを、そして非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給する。
なお、電圧ＶＣＧＲとは、メモリセルＭＣから読み出しそうとするデータに応じた電圧であり、後述するが、電圧Ｖ_ＢＲ、電圧Ｖ_ＡＲ、及び電圧Ｖ_ＣＲのいずれか電圧である。また、電圧ＶＲＥＡＤとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、メモリセルＭＣが保持するデータに依存せず、そのメモリセルＭＣをオン状態とすることの出来る読み出し用のパス電圧である。
更に、消去動作において内部電圧発生回路１８は電圧ＶＥＲＡを発生し、これをビット線やセルソース線に印加する。
また以下ではＧＩＤＬ（Gate Induced Drain Leakage）について説明する。消去の対象となる選択ブロックＢＬＫの選択トランジスタＳＴ１およびＳＴ２のゲートに電圧ＶＥＲＡよりも８Ｖ程度低い電圧が印加されると、選択トランジスタＳＴ１のビット線ＢＬ側のゲートエッジ付近の半導体層ＳＣ部や、選択トランジスタＳＴ２のセルソース線ＳＬ側のゲートエッジ付近の半導体層ＳＣ部においてＧＩＤＬと呼ばれる現象によって電子正孔対が発生する。この電子正孔対によってメモリストリングＭＳ内の半導体層ＳＣは電圧ＶＥＲＡに充電される。この時、メモリセルＭＣの制御ゲートＣＧに０Ｖを供給することで、電荷蓄積層にホールを注入し、メモリセルのしきい値電圧を低下させる。
＜コアドライバ１９＞
コアドライバ１９は、制御回路１５から供給される制御信号に応じてロウデコーダ１２、及びデータ回路・ページバッファ１３を制御する。制御回路１５は、アドレス・コマンドレジスタ１７から供給されたコマンド信号に基づいて、ロウデコーダ１２、及びデータ回路・ページバッファ１３を制御する。
＜メモリセルアレイ１１の回路図＞
次に図３を用いて、上述したプレーンＰの等価回路について説明する。ここでは、ビット線ＢＬ０に接続されるメモリストリングＭＳ０〜ＭＳｉ（図中、ＭＳ０〜ＭＳｉ,ｉ：正の実数）に着目する。なお、メモリストリングＭＳ０〜ＭＳｉの各々の構成は同一であるため、以下ではメモリストリングＭＳ０について説明する。また各メモリストリングＭＳが備えるメモリセルＭＣは１６個（ｓ＝１６）とする。
＜メモリストリングＭＳ０について＞
図３に示すように、メモリストリングＭＳ０は、メモリセルＭＣ０〜ＭＣ１５、バックゲートトランジスタＭＣＢＧ（以下、単にＭＣＢＧと称する）、並びに選択トランジスタＳＴ１及び選択トランジスタＳＴ２を備える。
上述したように、メモリセルＭＣ０〜ＭＣ１５の制御ゲートＣＧの各々は対応するワード線ＷＬに接続される。すなわち、メモリストリングＭＳ０には、１６本のワード線ＷＬが接続されている。
このメモリセルＭＣ０〜ＭＣ７は、選択トランジスタＳＴ２と、ＭＣＢＧと、の間で直列接続される。
選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに接続され、選択トランジスタＳＴ２のゲートには信号ＳＧＳ＿０が供給される。メモリセルＭＣ７の電流経路の一端は、ＭＣＢＧの電流経路の一端に接続され、このＭＣＢＧのゲートＢＧには信号ＢＧが供給される。
また、メモリセルＭＣ８〜ＭＣ１５は、選択トランジスタＳＴ１と、ＭＣＢＧと、の間で直列接続される。選択トランジスタＳＴ１の電流経路の一端はビット線ＢＬに接続され、ゲートには信号ＳＧＤ＿０が供給される。メモリセルＭＣ８の電流経路の一端はＭＣＢＧの電流経路の他端が接続される。
次いで、上記説明したメモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられるメモリセルＭＣ０〜メモリセルＭＣ１５の各々の制御ゲートＣＧは互いに共通接続される。すなわち、メモリストリングＭＳ０〜メモリストリングＭＳｉ内の、例えばメモリセルＭＣ０の制御ゲートＣＧに着目すると、この制御ゲートＣＧはワード線ＷＬ０に共通接続される。
なおメモリセルＭＣ１〜メモリセルＭＣ１５の制御ゲートＣＧのそれぞれについても、ワード線ＷＬ１〜ワード線ＷＬ１５のそれぞれに共通接続される。
そして、このワード線ＷＬ０は、図示せぬ他のビット線ＢＬ＿１〜ＢＬ＿ｍに接続されるメモリストリングＭＳ０〜メモリストリングＭＳｉ内の全てのメモリセルＭＣ０とも共通接続される。
このようにワード線ＷＬが共通接続される範囲は、例えば、不揮発性半導体記憶装置の仕様や、メモリセルＭＣのサイズや配線、およびトランジスタのサイズなどによって決定される。例えば、ビット線ＢＬが並ぶ方向に対応するページ長（ページとはデータアクセスの単位）を８ｋバイト、メモリストリングＭＳの長さをメモリセル１６個の直列、ビット線ＢＬに沿った方向のメモリストリングＭＳ間の共有範囲を４ストリング、個々のメモリセルＭＣのデータ記憶容量を２ビット／セルと仮定すると、ワード線ＷＬが共有されるメモリストリングＭＳ内の記憶容量は１Ｍバイト（＝８ｋバイト×１６×４×２）となる。この範囲をここではブロックＢＬＫと称する。
この不揮発性半導体記憶装置は、上記ページ長の単位で読み出し動作や書き込み動作を行うが、消去動作においては、上記ブロックＢＬＫの単位で行うものとする。尚、上記のブロックＢＬＫのサイズは、一例であって、そのサイズを限定するものではない。
＜メモリセルＭＣの閾値分布＞
次に、図４を用いてメモリセルＭＣの閾値分布、及び各々の閾値分布に応じたメモリセルＭＣの保持データについて説明する。図４に示すように、縦軸にメモリセルＭＣの数を示し、横軸に電圧を示す。
図示するように、電荷蓄積層に注入される電荷に応じて、例えば４つ（4-levels）の状態（閾値電圧Ｖｔｈの低い順に状態Ｅ、状態Ａ、状態Ｂ、及び状態Ｃの４種のデータ）のうちいずれか１つを保持することができる。つまり、２ビット／セルの多値記憶ができるものと仮定する。
また、本実施形態では、１つのメモリセルＭＣに２ページ分のデータが保持されているものとする多値記憶を前提とする。つまり、読み出しや書き込み動作において、一つのメモリセルＭＣに着目した場合に、そのセルに記憶される２ビットのデータに対して読み書きするのではなく、下位ページとしてアクセスした場合には下位ページの１ビットのデータ、上位ページとしてアクセスした場合には上位ページの１ビットのデータに対して読み書きを行うというデータ割り付けの方式に基づく。
まず、上位ページについて説明する。図４に示すように、状態Ｅ、及び状態Ａ〜Ｃについて上位ページでみると、メモリセルＭＣは電圧の低い方から“１”、“０”、“０”、“１”を保持する。
また、状態Ｅ、及び状態Ａ〜Ｃについて下位ページでみると、電圧の低い方から、“１”、“１”、“０”、“０”を保持する。
なお、メモリセルＭＣにおける状態Ｅの閾値電圧の範囲は、Ｖｔｈ＜Ｖ_ＡＲである。また、状態Ａの閾値電圧の範囲は、Ｖ_ＡＲ＜Ｖｔｈ＜Ｖ_ＢＲである。また、状態Ｂの閾値電圧の範囲は、Ｖ_ＢＲ＜Ｖｔｈ＜Ｖ_ＣＲである。更に、状態Ｃの閾値電圧の範囲は、Ｖ_ＣＲ＜Ｖｔｈ＜ＶＲＥＡＤ（図示なし）である。なお、上記メモリセルＭＣは８値以上のデータを保持可能とされても良い。
＜コアドライバ１９、及びその他周辺回路について＞
図５を用いて、コアドライバ１９、及びその他周辺回路の構成について説明する。図５に、コアドライバ１９の他に、上述したロウデコーダ１２（図中、ブロックデコーダ１２−１、転送回路１２−２）、制御回路１５、内部電圧発生回路１８、電圧印加ルール設定レジスタ２０、及び電圧印加ルール設定ＲＯＭ２１を示す。
＜制御回路１５の詳細＞
図示するように、制御回路１５は、タイミング制御回路１５−１及び電圧コード発生回路１５−２を備える。タイミング制御回路１５−１は、ノードＮ１を介して電圧デコーダ＆切替回路１９−２にタイミング制御信号を出力する。タイミング制御信号とはワード線ＷＬに転送する電圧を切り替えるタイミングを制御する信号である。
またタイミング制御回路１５−１は、タイミング制御信号をＶＣＧＳＥＬ回路１９−４、ＳＧＤドライバ１９−５、及びＳＧＳドライバ１９−６に出力する。
電圧コード発生回路１５−２は、電圧印加ルール設定レジスタ２０が保持する情報に基づいて電圧コードを発生し、この電圧コードを電圧コードレジスタ１９−１へと出力する。
＜電圧印加ルール設定レジスタ２０＞
電圧印加ルール設定レジスタ２０は電圧印加ルール設定ＲＯＭ２１から、選択ワード線ＷＬ、及びこの選択ワード線ＷＬ以外の所定のワード線ＷＬにどの電圧を出力するかという設定情報が供給される。また、読み出しや書き込みなどの各動作における設定なども含めて、電圧印加ルール設定レジスタ２０に設定情報が保持される。
＜電圧印加ルール設定ＲＯＭ２１＞
電圧印加ルール設定ＲＯＭ２１は、上述した設定情報を不揮発に保持する。そして、不揮発性半導体記憶装置に電源が投入された後、電圧印加ルール設定レジスタ２０にリセット動作が行われた後や、更には図示せぬホスト機器から電圧印加ルール設定ＲＯＭ２１の保持するパラメータ読み出しコマンドを受信した場合など、電圧印加ルール設定ＲＯＭ２１に保持された設定情報は電圧印加ルール設定レジスタ２０に転送される。
＜コアドライバ１９の詳細＞
コアドライバ１９は、ＣＧ線ドライバ回路１９_０〜ＣＧ線ドライバ回路１９_ｎ−１、ＢＧ線ドライバ回路１９_ＢＧ、ＶＣＧＳＥＬ回路１９−４、ＳＧＤドライバ１９−５、及びＳＧＳドライバ１９−６を備える。
＜ＣＧ線ドライバ回路１９_０〜ＣＧ線ドライバ回路１９_ｎ−１の詳細＞
ＣＧ線ドライバ回路１９_０〜ＣＧ線ドライバ回路１９_ｎ−１の出力端（図中、ノードＮ４）は、対応するＣＧ線０〜ＣＧ線ｎ−１にそれぞれ接続される。
ＣＧ線０〜ＣＧ線ｎ−１は、ブロックデコーダ１２に含まれる転送回路１２−２を介してメモリセルアレイ１１内のワード線ＷＬに接続される。図５に示すブロックデコーダ１２は、一つのブロックＢＬＫｉ（以下、メモリブロックＢＬＫとも呼ぶことがある）に対応するブロックアドレスデコード部１２−１とそれによって制御される転送回路１２−２で構成されている。
したがって、例えば、メモリセルアレイ１１に１ｋ個のメモリブロックＢＬＫが含まれる場合には、図５に示すブロックデコーダ１２の回路は１ｋ個含まれることになる。尚、ＣＧ線０〜ＣＧ線ｎ−１は、図５に示すようにブロックデコーダ１２に直接接続されるようにしてもよいし、図１に示すようにメモリセルアレイ１１がプレーンＰ０とプレーンＰ１に分離されている場合には、プレーンＰ０とプレーンＰ１のブロックデコーダ１２に選択的に接続できるように転送回路を介して接続されるようにしてもよい。
これらＣＧ線ドライバ回路１９_０〜ＣＧ線ドライバ回路１９_ｎ−１の各々は電圧コードレジスタ１９−１、電圧デコーダ＆切替回路１９−２、及び出力部１９−３を備える。構成が同一であるため、以下ではＣＧ線ドライバ回路１９_０に着目して説明をする。
電圧コードレジスタ１９−１は、電圧コード発生回路１５−２からの電圧コードを受信して、これを一時的に保持可能とする。次いで、電圧コードレジスタ１９−１は、この電圧コードを電圧コード＆切替回路１９−２へと出力する。
電圧デコーダ＆切替回路１９−２は、この電圧コードをデコードする。これによりどのＣＧ線ドライバがどの電圧を出力するのかを識別する。また、電圧デコーダ＆切替回路１９−２は、このデコード結果と、タイミング制御回路１５−１から供給されたタイミング制御信号と、に基づき、出力部１９−３を制御する。
出力部１９−３は、５つのＭＯＳトランジスタ１９−３_０〜１９−３_４を備える。これらＭＯＳトランジスタ１９−３_０〜１９−３_４は、上記電圧デコーダ＆切替回路１９−２による制御に基づいていずれか１つがオンされ、オン状態とされると電圧ＶＣＧＳＥＬ、電圧ＶＳＳ、電圧ＶＭ１〜電圧ＶＭ３のいずれかの電圧をブロックデコーダ１２に出力する。
ここで、もし、図３に示すようにメモリストリング内にダミーセルが挿入される場合には、ダミーワード線用のＣＧ線ドライバが必要となるが、ダミーワード線用のＣＧドライバもＣＧ線ドライバ１９−０と同様の回路構成となる。
＜ＢＧ線ドライバ回路１９_ＢＧの詳細＞
図示するようにＢＧ線ドライバ回路１９_ＢＧは、電圧コードレジスタ１９ｂ−１、電圧デコーダ＆切替回路１９ｂ−２、及び出力部１９ｂ−３を備える。ＢＧ線ドライバ回路１９_ＢＧは、ＣＧ線ドライバ回路１９_０と基本構成は同じであるので、構成部分については簡単に説明をする。
ＢＧ線ドライバ回路１９_ＢＧは、上記電圧デコーダ＆切替回路１９−２による制御に基づいて電圧ＶＣＧＳＥＬ、電圧ＶＳＳ、電圧ＶＢＧ１〜電圧ＶＢＧ３のいずれか電圧をノードＮ５（ＣＧ＿ＢＧ）に出力する。
以下、出力部１９ｂ−３の構成について説明する。
出力部１９ｂ−３は、ＭＯＳトランジスタ１９ｂ−３_０〜１９ｂ−３_４を備え、各々のＭＯＳトランジスタの電流経路の一端は内部電圧発生回路１８に接続され、電流経路の他端（出力端）はノードＣＧ＿ＢＧに接続される。
例えば、ＭＯＳトランジスタ１９ｂ−３_０は、内部電圧発生回路１８から供給される電圧ＶＢＧ１をノードＮ５に転送する。
ＭＯＳトランジスタ１９ｂ−３_１は、内部電圧発生回路１８から供給される電圧ＶＢＧ２（＞電圧ＶＢＧ１）をノードＮ５に転送する。
ＭＯＳトランジスタ１９ｂ−３_２は、内部電圧発生回路１８から供給される電圧ＶＢＧ３をノードＮ５に転送する。
そして、ＭＯＳトランジスタ１９ｂ−３_３、１９ｂ−３_４は、電圧ＶＳＳおよびＶＣＧＳＥＬ回路の出力ＶＣＧＳＥＬをそれぞれノードＮ５に転送する。
なお、信号線ＣＧ＿ＢＧもＣＧ線と同様にブロックデコーダ１２を介してセルアレイ内のＢＧ線に接続される。
＜ＶＣＧＳＥＬ回路１９−４の詳細＞
電圧ＶＣＧＳＥＬは選択ワード線ＷＬに印加する電圧である。内部電圧発生回路１８から各動作に応じた電圧の供給を受けて、ＶＣＧＳＥＬ回路１９−４は読み出し動作においては選択ワード線ＷＬに印加する読み出し電圧（Ｖ＿ＡＲ、Ｖ＿ＢＲ等）を出力し、書き込み動作においては、書き込み電圧Ｖｐｇｍを出力する。ＶＣＧＳＥＬ回路１９−４は、次いでこれら電圧をＣＧ線ドライバ回路１９−３やＢＧ線ドライバ回路１９ｂ−３に供給する。
図示するように、ＶＣＧＳＥＬ回路１９−４はノードＮ１を介してタイミング制御回路１５−１に接続される。ＶＣＧＳＥＬ回路１９−４はノードＮ３を介して内部電圧発生回路１８に接続される。タイミング制御回路１５−１、内部電圧発生回路１８によって、ＶＣＧＳＥＬ回路１９−４にタイミング制御信号、及び所定の電圧が供給される。ＶＣＧＳＥＬ回路１９−４はタイミング制御信号に基づいて、電圧ＶＣＧＳＥＬを出力する。
＜ＳＧＤドライバ１９−５の詳細＞
図示するように、ＳＧＤドライバ１９−５にはノードＮ３を介して内部電圧発生回路１８から所定の電圧が供給され、またノードＮ１を介してタイミング制御信号が供給される。例えば、読み出し動作の場合には５Ｖ程度の電圧が供給され、書き込み動作の場合には２Ｖ程度の電圧が供給される。
ＳＧＤドライバ１９−５は、タイミング制御信号に基づいて、上記電圧をブロックデコーダ１２に出力する。これにより、選択されたブロックにおいて、メモリストリングＭＳを構成する選択トランジスタＳＴ１のゲートに所望の電圧を印加して制御することができる。
＜ＳＧＳドライバ１９−６の詳細＞
図示するように、ＳＧＳドライバ１９−６にはノードＮ３を介して内部電圧発生回路１８から所定の電圧が供給され、またノードＮ１を介してタイミング制御信号が供給される。例えば、読み出し動作の場合には５Ｖ程度の電圧が供給され、書き込み動作の場合にはＳＧＳをオフ状態とする電圧が供給される。
ＳＧＳドライバ１９−６は、タイミング制御信号に基づいて、上記電圧をブロックデコーダ１２に出力する。これにより、選択されたブロックにおいて、メモリストリングＭＳを構成する選択トランジスタＳＴ２のゲートに所望の電圧を印加して制御することができる。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
次に図６（ａ）〜図６（ｃ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図６（ａ）は、選択ワード線ＷＬを切り替えた際の、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する各種電圧の概念図を示している。図６（ｂ）は、図６（ａ）内の太枠（ｂ）に示す電圧関係を抜き出し、これを棒グラフで示している。同様に、図６（ｃ）は、図６（ａ）の太枠（ｃ）に示す電圧関係を抜き出し、これを棒グラフで示している。
まず図６（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
具体的には、書き込み動作において、選択ワード線ＷＬには電圧Ｖｐｇｍが印加され、その他非選択ワード線ＷＬには電圧ＶＭ１が印加され、そしてゲートＢＧには選択ワード線ＷＬの位置に応じて電圧ＶＢＧ１又は電圧ＶＢＧ２が印加される。以下、一例を挙げて説明する。
例えば、太枠（ｂ）に示すように、メモリセルＭＣ１にデータ書き込みをする際、選択ワード線ＷＬ１には電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬ０、及びＷＬ２〜ＷＬ７には電圧ＶＭ１が印加され、そしてゲートＢＧには電圧ＶＢＧ１が印加される。この様子を図６（ｂ）に示す。
この場合、図５に示す、ＣＧ線ドライバ回路１９_１内のＭＯＳトランジスタ１９−３_０、ＣＧ線ドライバ回路１９_０、１９_２〜１９_７内のＭＯＳトランジスタ１９−３_４、並びにＢＧ線ドライバ１９_ＢＧ内のＭＯＳトランジスタ１９ｂ−３_０がそれぞれオン状態とされる。
これにより、ＭＯＳトランジスタ１９−３_０を介して電圧Ｖｐｇｍが対応する選択ワード線ＷＬ１に印加され、各々のＭＯＳトランジスタ１９−３_４を介して電圧ＶＭ１が対応する非選択ワード線ＷＬ０及びＷＬ２〜ＷＬ７に印加され、次いでＭＯＳトランジスタ１９ｂ−３_０を介して電圧ＶＢＧ１がＭＣＢＧのゲートＢＧに印加される。
また、太枠（ｃ）に示すように、メモリセルＭＣ３にデータ書き込みをする際には、選択ワード線ＷＬ３に電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬ０〜ＷＬ２、ＷＬ４〜ＷＬ７には電圧ＶＭ１が印加され、次いでゲートＢＧには電圧ＶＢＧ２が印加される。すなわち、ＭＣＢＧに隣接するメモリセルＭＣが書き込みの対象とされると、ゲートＢＧには電圧ＶＢＧ１よりも大きな電圧ＶＢＧ２が印加される。この様子は図６（ｃ）に示される。
この場合、図５に示す、ＣＧ線ドライバ回路１９_０〜１９_２、及び１９_４〜１９_７内のＭＯＳトランジスタ１９−３_４、ＣＧ線ドライバ回路１９_３内のＭＯＳトランジスタ１９−３_０、並びにＢＧ線ドライバ１９_ＢＧ内のＭＯＳトランジスタ１９ｂ−３_１がそれぞれオン状態とされる。
これにより、これらＭＯＳトランジスタ１９−３_４が、内部電圧発生回路１８が生成した電圧ＶＭ１を対応する非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ７に印加し、次いでＭＯＳトランジスタ１９ｂ−３_１が、内部電圧発生回路１８が生成した電圧ＶＢＧ１を、ＭＣＢＧのゲートＢＧに印加する。
なお、電圧ＶＢＧ１、電圧ＶＭ１、及び電圧Ｖｐｇｍの関係は、電圧ＶＭ１≦電圧ＶＢＧ１＜電圧Ｖｐｇｍである。
また、選択トランジスタＳＴ１、ＳＴ２のゲートに印加される電圧は、例えば、それぞれ約２Ｖと約０Ｖの電圧とされ、選択ワード線ＷＬの位置によらず、選択されたメモリセルＭＣへの書き込み状態と書き込み禁止が実現できる電圧関係となるように設定される。
以下、第２実施形態〜第１４の実施形態においても、同様に上記図５に示す回路図を用いるため、以下実施形態では図５を用いた詳細な説明について省略する。
＜第１の実施形態に係る効果＞
第１の実施形態に係る不揮発性半導体記憶装置であると、書き込みディスターブを抑制することが出来る。
以下、実験データを挙げて、上記の効果について説明する。
＜実験データについて＞
図７（ａ）は、書き込み動作の際、ＭＣＢＧのゲートＢＧに印加する電圧Ｖｐａｓｓと、閾値変動が生じるメモリセルＭＣの数とを示した概念図を示す。横軸にＭＣＢＧのゲートＢＧに印加する電圧Ｖｐａｓｓを取り、縦軸に書き込みディスターブによって閾値変動が生じたメモリセルＭＣの数を取る。
また図７（ｂ）に３次元積層されたメモリストリングＭＳの概略図（断面方向）を示す。なお、ここで、電圧Ｖｐａｓｓとは、上記電圧ＶＢＧ１、電圧ＶＢＧ２に相当する電圧である。
図７（ａ）における実験結果に示すように、ワード線ＷＬ２８に書き込み電圧Ｖｐｇｍを印加した際、これに隣接するＭＣＢＧのゲートＢＧに印加する電圧Ｖｐａｓｓの値が上昇する程（図中、例えば電圧Ｖ８）、メモリストリングＭＳ内を構成するメモリセルＭＣの閾値変動が低下している。
これに対し、図７（ａ）、図７（ｂ）に示すようにＭＣＢＧから離れたワード線ＷＬ２９、ＷＬ３０へと書き込み電圧をそれぞれ印加する際、ＭＣＢＧに印加する電圧を所定の値（図中、電圧Ｖ６）まで上昇させると閾値変動するメモリセルＭＣの数が改善する（少なくなる）が、電圧Ｖｐａｓｓがこの電圧（電圧Ｖ６）を超えると、閾値変動するメモリセルＭＣの数が増加してしまう。
つまり、ＭＣＢＧに近いメモリセルＭＣへと書き込み電圧Ｖｐｇｍを印加する場合には、このＭＣＢＧのゲートＢＧには電圧Ｖ６以上の電圧を与え、これに対し、ＭＣＢＧから離れたメモリセルＭＣに書き込み電圧Ｖｐｇｍを印加する場合には、ＭＣＢＧのゲートＢＧに電圧Ｖ６程度の電圧を印加する。
以上説明した実験データに基づき、本実施形態に係る不揮発性半導体記憶装置では、図６（ａ）〜図６（ｃ）で示したように選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ、非選択ワード線ＷＬに電圧ＶＭ１を印加しつつ、ＭＣＢＧのゲートＢＧに電圧ＶＢＧ１または電圧ＶＢＧ２のいずれかを印加する。
具体的には、第１の実施形態に係る不揮発性半導体記憶装置であると、例えばＭＣＢＧに隣接するワード線ＷＬ３、及びＷＬ４に書き込み電圧Ｖｐｇｍを印加する（メモリセルＭＣ３、メモリセルＭＣ４を書き込み対象とする）際、コアドライバ１９はＭＣＢＧのゲートＢＧに電圧ＶＢＧ２を印加する。
また、上記ワード線ＷＬ３、ＷＬ４以外のワード線ＷＬへ書き込み電圧を印加する際は、コアドライバ１９はＭＣＢＧのゲートＢＧに電圧ＶＢＧ１を印加する。
このような印加方法を行うことで、書き込み動作の際に閾値変動を生じるメモリセルＭＣの数を低減させることが出来、書き込みディスターブを低減させることが出来る。以下ディスターブを低減できる理由について説明する。
メモリセルアレイＭＳを構成するメモリセルＭＣでは、半導体層ＳＣの周囲を囲むようにワード線ＷＬが形成されていることから、ワード線ＷＬによる半導体層ＳＣの表面のポテンシャルの制御性がよい。
ここで例えば、ワード線ＷＬ３に電圧Ｖｐｇｍが印加され、書き込み前においてこのメモリセルＭＣ３の閾値分布は非書き込みの状態（図４、状態Ｅ）とする場合を考える。
書き込み電圧を印加する際、選択されたメモリストリングＭＳ内のドレイン側選択トランジスタＳＴ１のゲートには約２Ｖの電圧が印加され、ソース側選択トランジスタＳＴ２のゲートには０Ｖが印加されている。このため、ドレイン側選択トランジスタＳＴ１はオン状態を保持する。
またメモリストリングＭＳ内の非選択ワード線ＷＬには電圧ＶＭ１が印加されるため、それらの非選択メモリセルＭＣの半導体層ＳＣにはチャネルができ、メモリストリングＭＳは導通する。
ここで選択されたメモリストリングＭＳ内の選択メモリセルＭＣに書き込み動作を行う場合には、データ回路・ページバッファ１３からビット線ＢＬに所定の低電位（例えば０Ｖ）が印加される。このため、ビット線ＢＬに印加された電位はメモリストリングＭＳ内の選択メモリセルＭＣまで伝達される。
したがって、選択メモリセルＭＣのゲートとなる選択ワード線ＷＬに電圧Ｖｐｇｍが印加されると、ゲートとチャネル間に十分な電位差が印加されて、しきい値を正にシフトさせる、いわゆる書き込み動作が行われる。
一方、非書き込みとする場合には、ビット線ＢＬに所定の高電位（例えば３Ｖ）を印加する。またソース側選択トランジスタＳＴ２はオフ状態となるため、選択されたメモリストリングＭＳ内の半導体層ＳＣはドレイン側選択トランジスタＳＴ１を介してビット線ＢＬから充電される。
非選択ワード線ＷＬおよび選択ワード線ＷＬに電圧ＶＭ１および電圧Ｖｐｇｍが印加されると、その過渡状態において、ドレイン側選択トランジスタＳＴ１を介した充電が行われながら半導体層ＳＣのチャネルの電位は上昇する。
その後、チャネル電位が（約３Ｖ−選択トランジスタＳＴ１のしきい値）に達する（又は超える）と選択トランジスタＳＴ１がオフ状態となって、メモリストリングＭＳ内の半導体層ＳＣはフローティング状態となる。それによって、半導体層ＳＣの電位は、主に非選択ワード線ＷＬの立ち上りに追従して上昇するようになる。
この場合、選択メモリセルＭＣ３のチャネルの電位は、ワード線ＷＬ３に印加された電圧Ｖｐｇｍによって、電圧ＶＭ１等が印加される非選択モリセルＭＣ４等の非選択メモリセル部のチャネル電位よりも上昇する場合があると考えられる。
このとき、書き込み対象のメモリセルＭＣ３直下に形成されるチャネルの電位と、隣接するＭＣＢＧが形成される領域付近のチャネルの電位との間の電位差が大きいと、半導体層ＳＣ部に電子正孔対が発生すると考えられる。
この結果、発生したそのキャリアが周囲の電荷トラップ順位に捕獲されてしまうと周囲のメモリセルＭＣの閾値電圧が変動してしまう、所謂、書き込みディスターブが生じる可能性がある。
しかし、第１の実施形態に係る不揮発性半導体記憶装置であると、書き込み対象がメモリセルＭＣ３またはＭＣ４である場合、これらに隣接するＭＣＢＧのゲートＢＧには電圧ＶＢＧ１よりも大きな電圧ＶＢＧ２が印加される。
このため、書き込み対象とされたメモリセルＭＣ３、ＭＣ４と、これらに隣接するＭＣＢＧと、の間で電子正孔対の発生を抑制することが出来、書き込みディスターブを低減することが出来る。
［第２の実施形態］
次に第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態では、電圧ＶＢＧ１、電圧ＶＢＧ２以外に電圧ＶＢＧ３（＞電圧ＶＢＧ２）を更に生成し、これをＭＣＢＧのゲートＢＧに印加するものである。なお、構成については上記第１の実施形態と同一であるため説明を省略する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
次に図８（ａ）〜図８（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。なお、上記第１の実施形態と同一の内容については説明を省略する。
図８（ａ）は、選択ワード線ＷＬを切り替えた際の、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する各種電圧の概念図を示している。図８（ｂ）は、図８（ａ）内の太枠（ｂ）に示す電圧関係を抜き出し、これを棒グラフで示している。同様に図８（ｃ）、図８（ｄ）について同様である。
まず図８（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびゲートＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
具体的には、書き込み動作において選択ワード線ＷＬには電圧Ｖｐｇｍが印加され、その他非選択ワード線ＷＬには電圧ＶＭ１が印加され、そしてＭＣＢＧのゲートＢＧには電圧ＶＢＧ１〜電圧ＶＢＧ３が印加される。以下、一例を挙げて説明する。
例えば、太枠（ｂ）に示すように、メモリセルＭＣ１にデータ書き込みをする際、選択ワード線ＷＬ１には電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬ０、及びＷＬ２〜ＷＬ７には電圧ＶＭ１が印加され、そしてゲートＢＧには電圧ＶＢＧ１が印加される。この様子を図８（ｂ）に示す。
例えば、太枠（ｃ）に示すように、メモリセルＭＣ２にデータ書き込みをする際、選択ワード線ＷＬ２には電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬ０及びＷＬ１、並びにＷＬ３〜ＷＬ７には電圧ＶＭ１が印加され、そしてＭＣＢＧには電圧ＶＢＧ２が印加される。この様子を図８（ｃ）に示す。
また、太枠（ｄ）に示すように、ワード線ＷＬ３を選択し、対応するメモリセルＭＣ３にデータ書き込みをする際、選択ワード線ＷＬ３には電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬ０〜ＷＬ２、ＷＬ４〜ＷＬ７には電圧ＶＭ１が印加され、そしてＭＣＢＧには電圧ＶＢＧ３が印加される。すなわち、ＭＣＢＧに隣接するメモリセルＭＣが書き込みの対象とされると、このゲートＢＧには電圧ＶＢＧ２よりも大きな電圧ＶＢＧ３が印加される。この様子は図８（ｄ）に示される。
＜第２の実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であると、上記第１の実施形態よりも効果的に閾値変動を生じるメモリセルＭＣの数を低減させることが出来、書き込みディスターブを低減させることが出来る。
これは第２の実施形態に係る不揮発性半導体記憶装置であると、電圧ＶＢＧ１、及び電圧ＶＢＧ２の他に電圧ＶＢＧ３をＭＣＢＧのゲートＢＧに印加するからであり、また上記実験データに示すように、ＭＣＢＧから２つ、３つ離れたワード線ＷＬへ最適な電圧を印加しているからである。
これは実験結果からも分かるように、具体的にはＭＣＢＧから２つ離れたワード線ＷＬには電圧ＶＢＧ１以上の電圧（例えば、電圧ＶＢＧ２）が最適とされ、ＭＣＢＧから３つ離れたワード線ＷＬには電圧ＶＢＧ１が最適とされる。
そして本実施形態に係る不揮発性半導体記憶装置であると、ＭＣＢＧから見てどのワード線ＷＬが書き込み対象とされているかで、ＭＣＢＧのゲートＢＧに印加する電圧を細かく変化させることが出来る。
これは、具体的には図５に示すように出力部１９ｂ−３が、電圧ＶＢＧ１〜電圧ＶＢＧ３を出力するＭＯＳトランジスタ１９ｂ−３_０〜１９ｂ−３_３を備え、選択されるワード線ＷＬに応じて、電圧デコーダ＆切替回路１９ｂ−２がこれらＭＯＳトランジスタ１９ｂ−３_０〜１９ｂ−３_３のオン・オフを切り替えることが出来るからである。
このように本実施形態に係る不揮発性半導体記憶装置であると、閾値変動を生じるメモリセルＭＣの数を減少させることが出来、書き込みディスターブを低減させることが出来る。
［第３の実施形態］
次に第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態は、上記第１の実施形態における非選択ワード線ＷＬに電圧ＶＭ１の他、電圧ＶＭ２を印加する点で異なる。
ここで、電圧ＶＭ１は、書き込み対象とされたメモリセルＭＣに隣接する非選択のメモリセルＭＣの制御ゲートＣＧに印加され、電圧Ｖ２はそれ以外の非選択のメモリセルＭＣの制御ゲートＣＧに印加される。なお、構成については上記第１の実施形態と同一であるため説明を省略する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
次に図９（ａ）〜図９（ｃ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図９（ａ）は、選択ワード線ＷＬを切り替えた際の、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。また、図９（ｂ）及び図９（ｃ）は、図９（ａ）内の太枠（ｂ）に示す電圧関係を抜き出し、これを棒グラフで示している。
まず図９（ａ）について説明する。行（横方向）および列（縦方向）に縦軸及び横軸にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＭＣＢＧ、並びに選択トランジスタＳＴ１及びＳＴ２を取る。行（横方向）横軸は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
例えば、太枠（ｂ）に示すように、メモリセルＭＣ１にデータ書き込みをする際、選択ワード線ＷＬ１には電圧Ｖｐｇｍが印加され、この選択ワード線ＷＬに隣接する非選択ワード線ＷＬ０及びＷＬ２には電圧ＶＭ１が印加され、その他非選択ワード線ＷＬ３〜ＷＬ７には電圧ＶＭ２が印加される。なお、この場合ＭＣＢＧには電圧ＶＢＧ１が印加される。この様子は図９（ｂ）に示される。
また、太枠（ｃ）に示すように、メモリセルＭＣ３にデータ書き込みをする際、選択ワード線ＷＬ３には電圧Ｖｐｇｍが印加され、このワード線ＷＬ３に隣接する非選択ワード線ＷＬ２及びＷＬ４には電圧ＶＭ１が印加され、またその他非選択ワード線ＷＬ０及びＷＬ１、並びに非選択ワード線ＷＬ５〜ＷＬ７には電圧ＶＭ２が印加され、そしてＭＣＢＧのゲートＢＧには電圧ＶＢＧ２が印加される。
すなわち、ＭＣＢＧに隣接するメモリセルＭＣが書き込み対象とされると、このＭＣＢＧのゲートＢＧには電圧ＶＢＧ１よりも大きな電圧ＶＢＧ２が印加される。この様子は図９（ｃ）に示される。
＜第３の実施形態に係る効果＞
第３の実施形態に係る不揮発性半導体記憶装置であると、上記効果に加え、更なる書き込みディスターブを低減することが出来る。
第３の実施形態に係る不揮発性半導体記憶装置であると、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに電圧ＶＭ１を印加し、その周囲の非選択ワード線ＷＬに電圧ＶＭ２を印加する。これは、具体的には図５に示すように出力部１９−３が電圧ＶＭ１、及び電圧ＶＭ２を出力するＭＯＳトランジスタ１９−３_３、及び１９−３_４を備え、電圧デコーダ＆切替回路１９ｂ−２がこれらＭＯＳトランジスタ１９−３_３、及び１９−３_４のオン・オフを切り替えることが出来るからである。
これにより、隣接するメモリセルＭＣ間においても大きな電位差が生じることなく書き込みディスターブを低減させることが出来る。これは、上記説明した、メモリセルＭＣと、これに隣接するＭＣＢＧと、の間の書き込みディスターブと同様であるため説明を省略する。
［第４の実施形態］
次に第４の実施形態に係る不揮発性半導体記憶装置について説明する。第４の実施形態は、上記第３の実施形態において、選択ワード線ＷＬ３及びＷＬ４に書き込み電圧Ｖｐｇｍを印加する場合、非選択ワード線ＷＬに印加する電圧を変更した点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第３の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１０（ａ）、及び図１０（ｂ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１０（ａ）は、選択ワード線ＷＬを切り替えた際の、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。また、図１０（ｂ）は、図１０（ａ）内の太枠（ｂ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１０（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。以下、一例を挙げて説明する。
第４の実施形態では、太枠（ｂ）に示すように、例えばワード線ＷＬ３を選択する際、このワード線ＷＬ３に隣接するワード線ＷＬ２には電圧ＶＭ１が印加され、このワード線ＷＬ２以外の非選択ワード線ＷＬ０及びＷＬ１、並びに非選択ワード線ＷＬ４〜ＷＬ７には電圧ＶＭ２を印加する。この様子を図１０（ｂ）に示す。
なお、選択ワード線ＷＬ４に電圧Ｖｐｇｍを印加する場合においても同様である。
＜第４の実施形態に係る効果＞
第４の実施形態に係る不揮発性半導体記憶装置であっても、上記第３の実施形態と同様な効果を得ることが出来る。すなわち、第４の実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬ３又はワード線ＷＬ４のいずれかを選択する際、このワード線ＷＬ３、又はワード線ＷＬ４のいずれかに隣接するワード線ＷＬ２、又はワード線ＷＬ５に電圧ＶＭ１を印加する。
このように、選択ワード線ＷＬに隣接する少なくとも片方に電圧ＶＭ１が印加されていれば、メモリストリングＭＳ内を構成するメモリセルＭＣの閾値変動が低下し、これにより、書き込みディスターブを低減させることが出来る。
すなわち、第４の実施形態に係る不揮発性半導体記憶装置であっても上記第１の実施形態と同様の効果を得ることが出来る。
［第５の実施形態］
次に、第５の実施形態に係る不揮発性半導体記憶装置について説明する。第５の実施形態に係る不揮発性半導体記憶装置は、上記第３の実施形態において、更に電圧ＶＢＧ３を用いている点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第３の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１１（ａ）、及び図１１（ｂ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１１（ａ）は、選択ワード線ＷＬを切り替えた際の、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。また、図１１（ｂ）及び図１１（ｃ）はそれぞれ図１１（ａ）内の太枠（ｂ）及び（ｃ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１１（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
第５の実施形態では、太枠（ｂ）に示すように、例えばワード線ＷＬ１を選択する際、このワード線ＷＬ１に隣接するワード線ＷＬ０及びＷＬ２に電圧ＶＭ１を印加し、それ以外の非選択ワード線ＷＬ３〜ＷＬ７に電圧ＶＭ２を印加する。この様子を図１１（ｂ）に示す。
また、太枠（ｃ）に示すようにワード線ＷＬ２を選択する際、このワード線ＷＬ２に隣接するワード線ＷＬ１及びＷＬ３に電圧ＶＭ１を印加し、それ以外の非選択ワード線ＷＬ０、及びＷＬ４〜ＷＬ７に電圧ＶＭ２を印加する。この様子を図１１（ｃ）に示す。
更に、太枠（ｄ）に示すようにワード線ＷＬ３を選択する際、このワード線ＷＬ３に隣接するワード線ＷＬ２及びＷＬ４に電圧ＶＭ１を印加し、それ以外の非選択ワード線ＷＬ０及びＷＬ２、並びにＷＬ５〜ＷＬ７に電圧ＶＭ２を印加する。この様子を図１１（ｄ）に示す。
＜第５の実施形態に係る効果＞
第５の実施形態に係る不揮発性半導体記憶装置であると、上記第３の実施形態で得られる効果を、より向上させることが出来る。具体的には、第３の実施形態に係る効果を得つつ、上記第１の実施形態に係る効果を向上させることが出来る。
上記第１の実施形態で説明したが、実験データからワード線ＷＬ３、ＷＬ４に書き込み電圧を印加する場合、ＭＣＢＧのゲートＢＧには大きな電圧を印加する程、メモリセルＭＣの閾値変動が少ないといった結果が得られている。第５の実施形態に係る不揮発性半導体記憶装置であると上述したように、ワード線ＷＬ３、ＷＬ４を選択ワード線ＷＬとした際、ＭＣＢＧに、電圧ＶＢＧ２よりも大きな電圧ＶＢＧ３を印加する。このため、よりディスターブを抑制することが出来る。
これは、具体的には図５に示すように出力部１９ｂ−３が、電圧ＶＢＧ１〜電圧ＶＢＧ３を出力するＭＯＳトランジスタ１９ｂ−３_０〜１９ｂ−３_３を備え、選択されるワード線ＷＬに応じて、電圧デコーダ＆切替回路１９ｂ−２がこれらＭＯＳトランジスタ１９ｂ−３_０〜１９ｂ−３_３のオン・オフを切り替えることが出来るからである。
このことから、第５の実施形態の様に電圧ＶＢＧ３（＞電圧ＶＢＧ２）をＭＣＢＧのゲートＢＧに印加することで、更なる書き込みディスターブを抑制することが出来る。
［第６の実施形態］
次に第６の実施形態に係る不揮発性半導体記憶装置について説明する。第６の実施形態に係る不揮発性半導体記憶装置は、上記第３の実施形態において、ＭＣＢＧに隣接するメモリセルＭＣ３、又はＭＣ４（ワード線ＷＬ３、又はＷＬ４）のいずれかに書き込み電圧Ｖｐｇｍを印加する際、隣接するメモリセルＭＣ（非選択ワード線ＷＬ）の片方に電圧ＶＭ１を印加する点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第３の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１２（ａ）〜図１２（ｃ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１２（ａ）は、選択ワード線ＷＬを切り替えた際、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。また、図１２（ｂ）及び図１２（ｃ）は、図１２（ａ）内の太枠（ｂ）及び太枠（ｃ）に示す電圧関係を抜き出し、これを棒グラフで示している。
まず図１２（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
第６の実施形態では、太枠（ｂ）に示すようにＭＣＢＧに隣接するメモリセルＭＣ３を選択する際、隣接するメモリセルＭＣ２の制御ゲートＣＧ（ワード線ＷＬ２）には電圧ＶＭ１が印加されるが、ワード線ＷＬ４には電圧ＶＭ１ではなくＶＭ２が印加される。
同様に、太枠（ｃ）に示すようにＭＣＢＧに隣接するメモリセルＭＣ４を選択する際、隣接するメモリセルＭＣ３の制御ゲートＣＧには電圧ＶＭ１ではなく、電圧ＶＭ２が印加される。その他電圧印加方法については、上記第５の実施形態と同様であるため説明を省略する。
＜第６の実施形態に係る効果＞
第６の実施形態に係る不揮発性半導体記憶装置であっても、上記第３の実施形態と同様な効果を得ることが出来る。すなわち、メモリストリングＭＳ内を構成するメモリセルＭＣの閾値変動を低下させ、書き込みディスターブを低減させることが出来る。
第６の実施形態に係る不揮発性半導体記憶装置であると、上述したようにメモリセルＭＣ３又はメモリセルＭＣ４（ワード線ＷＬ３又はワード線ＷＬ４）のいずれかを選択する際、このメモリセルＭＣ３又はメモリセルＭＣ４（ワード線ＷＬ３、又はワード線ＷＬ４）のいずれかに隣接するメモリセルＭＣ２、又はメモリセルＭＣ５の制御ゲートＣＧ（ワード線ＷＬ２、又はワード線ＷＬ５）に電圧ＶＭ１を印加する。換言すれば、選択メモリセルＭＣに隣接する少なくとも片方の非選択メモリセルＭＣの制御ゲートＣＧに電圧ＶＭ１を印加する。
このように、例え選択メモリセルＭＣに隣接する少なくとも片方のメモリセルＭＣに出さえ、電圧ＶＭ１を印加すれば、メモリストリングＭＳ内を構成するメモリセルＭＣの閾値変動が低下し、これにより、書き込みディスターブを低減させることが出来る。
以上から、第６の実施形態に係る不揮発性半導体記憶装置であっても上記第３の実施形態と同様の効果を得ることが出来る。
［第７の実施形態］
次に第７の実施形態について説明する。第７の実施形態に係る不揮発性半導体記憶装置は、上記第３の実施形態において非選択ワード線ＷＬに電圧ＶＭ２よりも小さな電圧ＶＭ３を更に印加する点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第３の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１３（ａ）〜図１３（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１３（ａ）は、選択ワード線ＷＬを切り替えた際、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。また、図１３（ｂ）〜図１３（ｃ）は、図１３（ａ）内の太枠（ｂ）〜太枠（ｄ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１３（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
太枠（ｂ）に示すように、ワード線ＷＬ１を選択する際、このワード線ＷＬ１に隣接する非選択ワード線ＷＬ０及びＷＬ２には電圧ＶＭ１が印加され、このワード線ＷＬ２に隣接する非選択ワード線ＷＬ３には電圧ＶＭ２が印加され、更にその他非選択ワード線ＷＬ４〜ＷＬ７には電圧ＶＭ３（＜電圧ＶＭ２）が印加される。この様子を図１３（ｂ）に示す。
また太枠（ｃ）に示すように、ワード線ＷＬ２を選択する際も、上記ワード線ＷＬ１を選択した場合と同じ電圧の印加方法となる。つまり、選択ワード線ＷＬ２を中心として、非選択ワード線ＷＬ１及びＷＬ３に電圧ＶＭ１を印加し、更にそのＷＬ１及びＷＬ３に隣接するＷＬ０及びＷＬ４には電圧ＶＭ２を印加し、その他非選択ワード線ＷＬ５〜ＷＬ７には電圧ＶＭ３を印加する。
＜第７の実施形態に係る効果＞
第７の実施形態に係る不揮発性半導体記憶装置であると、上記第１〜第６の実施形態で得られる効果に加え、隣接するメモリセルＭＣ間のチャネルの電位差を緩和することが出来る。
第７の実施形態に係る不揮発性半導体記憶装置であると、電圧ＶＭ１、電圧ＶＭ２の他、電圧ＶＭ３を生成する構成を具備する。具体的には、図５に示すように出力部１９−３が電圧ＶＭ１〜電圧ＶＭ３を転送するＭＯＳトランジスタ１９−３_２〜１９−３_４、及びこれらＭＯＳトランジスタ１９−３_２〜１９−３_４を選択的にオン・オフする電圧デコーダ＆切替回路１９−２を備えるからである。
この出力部１９−３及び電圧デコーダ＆切替回路１９−２を用い、図１３（ａ）〜図１３（ｄ）に示したように、選択ワード線ＷＬを中心に非選択ワード線ＷＬに印加する電圧をＶＭ１＝＞電圧ＶＭ２＝＞ＶＭ３と徐々に小さくすることで、隣接するメモリセルＭＣのチャネル電位の電位差を緩和することが出来る。
従って、隣接するメモリセルＭＣ間で大きな電位差による電子正孔対の発生を抑制することができ、書き込みディスターブを低減することが出来る。
［第８の実施形態］
次に第８の実施形態に係る不揮発性半導体記憶装置について説明する。第８の実施形態に係る不揮発性半導体記憶装置は、上記第４の実施形態において、電圧ＶＭ３を用いることで、非選択ワード線ＷＬに印加する電圧を段階的に小さくした点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第４の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１４（ａ）〜図１４（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１４（ａ）は、選択ワード線ＷＬを切り替えた際の、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
また、図１４（ｂ）〜図１４（ｄ）は、図１４（ａ）内の太枠（ｂ）〜（ｄ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１４（ａ）に示すように、例えばワード線ＷＬ１を選択する際、このワード線ＷＬ１を中心に、隣接するワード線ＷＬ０及びＷＬ２にはそれぞれ電圧ＶＭ１が印加され、ワード線ＷＬ３には電圧ＶＭ２が印加される。
またその他非選択ワード線ＷＬ４〜ＷＬ７には電圧ＶＭ３を印加する（太枠（ｂ）参照）。なお、この様子を図１４（ｂ）に示す。
更に、例えばワード線ＷＬ２を選択する際、このワード線ＷＬ２を中心に、隣接するワード線ＷＬ１及びＷＬ３にはそれぞれ電圧ＶＭ１が印加され、更にこれらワード線ＷＬ１に隣接するワード線ＷＬ０、及びＭＣＢＧを介してワード線ＷＬ３に隣接するＷＬ４には電圧ＶＭ２が印加される。
またその他非選択ワード線ＷＬ５〜ＷＬ７には電圧ＶＭ３を印加する（太枠（ｃ）参照）。なお、この様子を図１４（ｃ）に示す。
また更に、例えばワード線ＷＬ３を選択する際、このワード線ＷＬ３を中心に、隣接するワード線ＷＬ２に電圧ＶＭ１を印加し、このワード線ＷＬ２に隣接するワード線ＷＬ１、及びワード線ＷＬ４に電圧ＶＭ２を印加し、更にその他ワード線ＷＬ５〜ＷＬ７に電圧ＶＭ３を印加する（太枠（ｄ）参照）。なお、この様子を図１４（ｄ）に示す。
＜第８の実施形態に係る効果＞
第８の実施形態に係る不揮発性半導体記憶装置であっても、上記第１の実施形態に係る効果を得つつ、上記第３及び第４の実施形態に係る効果を向上させることが出来る。
つまり、第１の実施形態で説明したように書き込みディスターブを抑制させつつ、メモリセルＭＣ間での書き込みディスターブを抑制することが出来る。
これは、第７の実施形態で上述したように、図５に示すようなコアドライバ１９を備えるからである。具体的には、出力部１９−３が電圧ＶＭ１〜電圧ＶＭ３を転送するＭＯＳトランジスタ１９−３_２〜１９−３_４、及びこれらＭＯＳトランジスタ１９−３_２〜１９−３_４を選択的にオン・オフする電圧デコーダ＆切替回路１９−２を備え、図１４（ａ）〜図１４（ｄ）に示すように、選択ワード線ＷＬを中心として、徐々に非選択ワード線ＷＬに印加する電圧を小さくするからである。このように適切な電圧を印加することで、上記実施形態の効果を得ることが出来る。
［第９の実施形態］
次に図１５を用いて第９の実施形態に係る不揮発性半導体記憶装置について説明する。第９の実施形態に係る不揮発性半導体記憶装置は、上記第５の実施形態において、更に電圧ＶＭ３を用いることで、非選択ワード線ＷＬに印加する電圧を段階的に小さくした点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第５の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１５（ａ）〜図１５（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１５（ａ）は、選択ワード線ＷＬを切り替えた際、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
また、図１５（ｂ）〜図１５（ｄ）は、図１５（ａ）内の太枠（ｂ）〜（ｄ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１５（ａ）に示すように、例えばワード線ＷＬ１を選択する際、このワード線ＷＬ１を中心に、隣接するワード線ＷＬ０及びＷＬ２にはそれぞれ電圧ＶＭ１を印加し、ワード線ＷＬ３に電圧ＶＭ２を印加する。
またその他非選択ワード線ＷＬ４〜ＷＬ７には電圧ＶＭ３を印加する（太枠（ｂ）参照）。なお、この様子を図１５（ｂ）に示す。
同様に、例えばワード線ＷＬ２を選択する際、このワード線ＷＬ２を中心に、隣接するワード線ＷＬ１及びＷＬ３にはそれぞれ電圧ＶＭ１を印加し、更にこれらワード線ＷＬ１に隣接するワード線ＷＬ０、及びＭＣＢＧを介してワード線ＷＬ３に隣接するＷＬ４には電圧ＶＭ２を印加する。
またその他非選択ワード線ＷＬ５〜ＷＬ７には電圧ＶＭ３を印加する（太枠（ｃ）参照）。なお、この様子を図１５（ｃ）に示す。
またワード線ＷＬ３についても上記ワード線ＷＬ１、ＷＬ２を選択した場合と同様である（太枠（ｄ）参照）。なお、この様子を図１５（ｄ）に示す。
＜第９の実施形態に係る効果＞
第９の実施形態に係る不揮発性半導体記憶装置であると、上記第５の実施形態で得られる効果を、より向上させることが出来る。これは、第９の実施形態に係る不揮発性半導体記憶装置であると、ワード線ＷＬ３、ＷＬ４を選択ワード線ＷＬとした際、ＭＣＢＧに、電圧ＶＢＧ２よりも大きな電圧ＶＢＧ３を印加しつつ、所定の非選択ワード線ＷＬには、電圧ＶＭ１〜電圧ＶＭ３のいずれかを印加するからである。
このため、第９の実施形態に係る不揮発性半導体記憶装置であると、選択ワード線ＷＬを中心に非選択ワード線ＷＬに印加する電圧をＶＭ１＝＞電圧ＶＭ２＝＞ＶＭ３と徐々に小さくし、隣接するメモリセルＭＣ間のチャネルの電位差を緩和することで、隣接するメモリセルＭＣのチャネル電位の電位差を緩和することが出来る。
従って、隣接するメモリセルＭＣ間で大きな電位差による電子正孔対の発生を抑制することができ、書き込みディスターブを低減することが出来る。
［第１０の実施形態］
次に図１６を用いて第１０の実施形態に係る不揮発性半導体記憶装置について説明する。第１０の実施形態に係る不揮発性半導体記憶装置は、上記第６の実施形態において、電圧ＶＭ１、電圧ＶＭ２の他に電圧ＶＭ３を更に用いる点、及び選択ワード線ＷＬから離れるにつれて非選択ワード線ＷＬに印加する電圧を段階的に小さくした点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第６の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１６（ａ）〜図１６（ｃ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１６（ａ）は、選択ワード線ＷＬを切り替えた際、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
また、図１６（ｂ）、及び図１６（ｃ）は、図１６（ａ）内の太枠（ｂ）、及び（ｃ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１６（ａ）に示すように、ＭＣＢＧに隣接するメモリセルＭＣ３を選択する際、このメモリセルＭＣ３に隣接するメモリセルＭＣ２の制御ゲートＣＧ（ワード線ＷＬ２）に電圧ＶＭ１を印加し、ＭＣＢＧを介してメモリセルＭＣ３に隣接するメモリセルＭＣ４の制御ゲートＣＧ（ワード線ＷＬ４）に電圧ＶＭ２を印加する（太枠（ｂ）を参照）。この様子を図１６（ｂ）に示す。
同様に、メモリセルＭＣ４を選択する際、このメモリセルＭＣ４（ワード線ＷＬ４）に隣接するメモリセルＭＣ５の制御ゲートＣＧ（ワード線ＷＬ５）に電圧ＶＭ１を印加し、ＭＣＢＧを介してメモリセルＭＣ４に隣接するメモリセルＭＣ３の制御ゲートＣＧ（ワード線ＷＬ３）に電圧ＶＭ２を印加する。この様子を図１６（ｃ）に示す（太枠（ｃ）を参照）。
＜第１０の実施形態に係る効果＞
第１０の実施形態に係る不揮発性半導体記憶装置であると、上記第６の実施形態で得られる効果を、より向上させることが出来る。これは、第１０の実施形態に係る不揮発性半導体記憶装置であると、ワード線ＷＬ３、ＷＬ４を選択ワード線ＷＬとした際、ＭＣＢＧのゲートＢＧに、電圧ＶＢＧ２よりも大きな電圧ＶＢＧ３を印加しつつ、所定の非選択ワード線ＷＬには、電圧ＶＭ１〜電圧ＶＭ３のいずれかを印加するからである。
このため、第１０の実施形態に係る不揮発性半導体記憶装置であると、選択ワード線ＷＬを中心に非選択ワード線ＷＬに印加する電圧をＶＭ１＝＞電圧ＶＭ２＝＞ＶＭ３と徐々に小さくし、隣接するメモリセルＭＣ間のチャネルの電位差を緩和することで、隣接するメモリセルＭＣのチャネル電位の電位差を緩和することが出来る。
従って、隣接するメモリセルＭＣ間で大きな電位差による電子正孔対の発生を抑制することができ、書き込みディスターブを低減することが出来る。
［第１１の実施形態］
次に図１７を用いて第１１の実施形態に係る不揮発性半導体記憶装置について説明する。第１１の実施形態に係る不揮発性半導体記憶装置は、上記第９の実施形態において選択ワード線ＷＬを中心にソース側に位置する非選択ワード線ＷＬに印加する電圧の大きさと、ドレイン側に位置する非選択ワード線ＷＬに印加する電圧の大きさと、を非対称とするものである。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第９の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１７（ａ）〜図１７（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１７（ａ）は、選択ワード線ＷＬを切り替えた際、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
また、図１７（ｂ）〜図１７（ｄ）は、図１７（ａ）内の太枠（ｂ）〜（ｄ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１７（ａ）に示すように、メモリセルＭＣ１（ワード線ＷＬ１）を選択する際、このメモリセルＭＣ１よりもソース側に位置するメモリセルＭＣ０の制御ゲートＣＧ（ワード線ＷＬ０）に電圧ＶＭ１を印加し、このメモリセルＭＣ１よりもドレイン側に位置するメモリセルＭＣ２及びＭＣ３の制御ゲートＣＧ（ワード線ＷＬ２及びＷＬ３）にそれぞれ電圧ＶＭ１及び電圧ＶＭ２を印加する。更にそれ以外の非選択ワード線ＷＬ４〜ＷＬ７には電圧ＶＭ２を印加する。
すなわち、上記実施形態のように選択ワード線ＷＬを中心に、非選択ワード線ＷＬに印加する電圧を段階的に低下させるのではなく、この選択ワード線ＷＬから見てソース側のワード線ＷＬに印加する電圧の大きさと、ドレイン側のワード線ＷＬに印加する電圧の大きさと、を非対称とする（太枠（ｂ）を参照）。この様子を図１７（ｂ）に示す。
上記と同様にメモリセルＭＣ２（ワード線ＷＬ２）を選択する際、このメモリセルＭＣ２よりもソース側に位置するメモリセルＭＣ１、及びＭＣ０の制御ゲートＣＧ（ワード線ＷＬ１及びＷＬ０）にそれぞれ電圧ＶＭ１及び電圧ＶＭ２を印加し、このメモリセルＭＣ２よりもドレイン側に位置するメモリセルＭＣ３の制御ゲートＣＧ（ワード線ＷＬ３）に電圧ＶＭ１を印加する。更に、ワード線ＷＬ４〜ＷＬ７に電圧ＶＭ２を印加する。このように、メモリセルＭＣ２から見てソース側のメモリセルＭＣの制御ゲートＣＧ（ワード線ＷＬ）に印加する電圧の大きさと、ドレイン側のメモリセルＭＣの制御ゲートＣＧ（ワード線ＷＬ）に印加する電圧の大きさと、を非対称とする（太枠（ｃ）を参照）。この様子を図１７（ｃ）に示す。
なお、ワード線ＷＬ３を選択する場合も上記と同様であるため、説明を省略する。
以下、このような方法で電圧を印加するのはメモリセルＭＣに対するデータの書き込みの順番に理由がある。以下、説明する。
理由として具体的にはメモリセルＭＣの書き込み順を考慮した印加電圧に起因（選択ワード線ＷＬを中心に、このワード線ＷＬのドレイン側と、ソース側と、に位置するメモリセルＭＣの閾値電位の状態に起因）する。
一般的なメモリにおけるデータ書き込みはメモリストリングＭＳのソース線ＳＬ側に位置するメモリセルＭＣからデータの書き込みを行う。
このため、ある選択ワード線ＷＬに着目した場合、ソース側のメモリセルＭＣにはデータ書き込みが行われており、ドレイン側のメモリセルＭＣの多くは消去状態に保たれている状況が生じる。
例えば、選択ワード線ＷＬに対応するメモリセルＭＣに“１”データ書き込み（非書き込み状態）をする場合、できるだけ選択メモリセルＭＣに対するストレスが小さくなるように、メモリストリングＭＳ内のチャネル領域のポテンシャルを高めたい。
一例として、例えばメモリセルＭＣ２が書き込み対象とされた場合、既にメモリセルＭＣ１には“０”データが書き込まれ、この結果閾値電圧が高くなり、またメモリセルＭＣ３はこれからデータ書き込みがなされる、いわゆる消去状態（閾値電圧が低い状態）であるものとする。
この場合、非選択メモリセルＭＣ１に印加するための電圧（電圧Ｖｐａｓｓ）と、非選択メモリセルＭＣ３に印加するための電圧（電圧Ｖｐａｓｓ）と、は異なる。
したがって、選択ワード線ＷＬに隣接する非選択ワード線ＷＬには、上記のとおり、所定の高めの電圧を印加するが、離れた非選択ワード線ＷＬに対しては、ビット線ＢＬ側を低く（例えば電圧ＶＭ３）、ソースＳＬ側を高く（例えば電圧ＶＭ２）とすることが望ましい。
なお、選択ワード線ＷＬを中心にしてソース側ＳＬに向けては、電圧Ｖｐｇｍ→電圧ＶＭ１→電圧ＶＭ３、次いで選択ワード線ＷＬを中心にしてビット線ＢＬ側に向けては電圧Ｖｐｇｍ→電圧ＶＭ１→電圧ＶＭ２となり、それぞれ２種類の電圧が非選択ワード線ＷＬに印加されているが、これら２種類以上の電圧を用いて、さらに多段階に非選択ワード線ＷＬ電位を変化させるようにしてもよい。これは以下第１２の実施形態においても同様である。
＜第１１の実施形態に係る効果＞
第１１の実施形態に係る不揮発性半導体記憶装置であっても、上記第９の実施形態と同様の効果を得ることが出来る。
すなわち、第１１の実施形態に係る不揮発性半導体記憶装置であっても、書き込み動作の際に閾値変動を生じるメモリセルＭＣの数を低減させることが出来、また書き込みディスターブを低減することが出来る。
すなわち、選択メモリセルＭＣを中心にしてソース側とドレイン側で非選択メモリセルＭＣの制御ゲートＣＧに印加する電圧が異なるものの、上記第９の実施形態と同様にメモリセルＭＣ３、ＭＣ４を書き込みの対象とした際、ＭＣＢＧのゲートＢＧに、電圧ＶＢＧ２よりも大きな電圧ＶＢＧ３を印加しつつ、所定の非選択メモリセルＭＣの制御ゲートＣＧには、電圧ＶＭ１〜電圧ＶＭ３のいずれかを印加していることから、上記第９の実施形態に係る不揮発性半導体記憶装置と同様、ディスターブを抑制することが出来る。
［第１２の実施形態］
次に第１２の実施形態に係る不揮発性半導体記憶装置について説明する。第１２の実施形態に係る不揮発性半導体記憶装置は、第１０の実施形態において選択メモリセルＭＣを中心にソースＳＬ側に位置する非選択のメモリセルＭＣの制御ゲートＣＧに印加する電圧の大きさと、ドレイン側に位置する非選択のメモリセルＭＣの制御ゲートＣＧに印加する電圧の大きさと、を非対称とするものである。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第１０の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１８（ａ）〜図１８（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１８（ａ）は、選択ワード線ＷＬを切り替えた際、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
また、図１８（ｂ）〜図１８（ｄ）は、図１８（ａ）内の太枠（ｂ）〜（ｄ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１８（ａ）に示すように、メモリセルＭＣ１（ワード線ＷＬ１）を選択する際、このメモリセルＭＣ１よりもソース側に位置するメモリセルＭＣ０の制御ゲートＣＧに電圧ＶＭ１を印加し、このメモリセルＭＣ１よりもドレイン側に位置するメモリセルＭＣ２及びＭＣ３の制御ゲートＣＧにそれぞれ電圧ＶＭ１及び電圧ＶＭ２を印加する。更にそれ以外のメモリセルＭＣ４〜ＭＣ７の制御ゲートＣＧには電圧ＶＭ２を印加する。この様子を図１８（ｂ）に示す。
またメモリセルＭＣ２及びＭＣ３（ワード線ＷＬ２及びワード線ＷＬ３）を選択した際の、非選択ワード線ＷＬに印加する電圧方法を対応する図１８（ｃ）及び図１８（ｄ）に示す。
＜第１２の実施形態に係る効果＞
第１２の実施形態に係る不揮発性半導体記憶装置であっても、上記第１０の実施形態と同様の効果を得ることが出来る。
すなわち、第１２の実施形態に係る不揮発性半導体記憶装置であっても、書き込み動作の際に閾値変動を生じるメモリセルＭＣの数を低減させることが出来、また書き込みディスターブを低減することが出来る。
すなわち、選択メモリセルＭＣを中心にしてソース側とドレイン側で非選択のメモリセルＭＣの制御ゲートＣＧに印加する電圧が異なるものの、上記第１０の実施形態と同様にメモリセルＭＣ３、ＭＣ４を書き込み対象とした際、ＭＣＢＧのゲートＢＧに電圧ＶＢＧ２よりも大きな電圧ＶＢＧ３を印加しつつ、所定の非選択メモリセルＭＣの制御ゲートＣＧには、電圧ＶＭ１〜電圧ＶＭ３のいずれかを印加していることから、上記第１０の実施形態に係る不揮発性半導体記憶装置と同様、ディスターブを抑制することが出来る。
［第１３の実施形態］
次に図１９を用いて第１３の実施形態に係る不揮発性半導体記憶装置について説明する。第１３の実施形態に係る不揮発性半導体記憶装置は、未だ書き込みがなされていない（消去状態の）メモリセルＭＣのチャネル電位を高く保つことでディスターブを抑制するため、上記第１１の実施形態において選択メモリセルＭＣからソース側に向かって非選択メモリセルＭＣの制御ゲートＣＧに印加する印加電圧を段階的に落とすことで隣接するメモリセルＭＣ間の電位差を小さくし、また一番低い電圧（例えば電圧ＶＭ５）になったら、この一番低い電圧を印加するメモリセルＭＣを境にして再度印加する電圧を上げるものである。
以下、図１９を用いて電圧印加方法について説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図１９（ａ）〜図１９（ｄ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図１９（ａ）は、選択ワード線ＷＬを切り替えていった際に、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
また、図１９（ｂ）〜図１９（ｄ）は、図１９（ａ）内の太枠（ｂ）〜（ｄ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図１９（ａ）に示すように、例えばメモリセルＭＣ３を選択する際、このメモリセルＭＣ３よりもソース側に位置するメモリセルＭＣ２、ＭＣ１、及びＭＣ０の各々の制御ゲートＣＧにそれぞれ電圧ＶＭ１、電圧ＶＭ３、及び電圧ＶＭ４を印加し、メモリセルＭＣ３よりもドレイン側に位置するメモリセルＭＣ４の制御ゲートＣＧに電圧ＶＭ１を印加し、更にメモリセルＭＣ５の制御ゲートＣＧ、ＭＣＢＧを介して更にメモリセルＭＣ６〜ＭＣ１１の制御ゲートＣＧにそれぞれ電圧ＶＭ１及び電圧ＶＭ２を印加する。なお、選択トランジスタＳＴ２のゲートに電圧ＶＭ５を印加する。この様子を図１９（ｂ）に示す。
上記と同様にメモリセルＭＣ４を選択する際、このメモリセルＭＣ４よりもソース側に位置するメモリセルＭＣ３〜ＭＣ０の制御ゲートＣＧに電圧ＶＭ１〜電圧ＶＭ５を印加し、このメモリセルＭＣ４よりもドレイン側に位置するメモリセルＭＣ５の制御ゲートＣＧに電圧ＶＭ１を印加し、ＭＣＢＧを介したメモリセルＭＣ６〜ＭＣ１１の制御ゲートＣＧに電圧ＶＭ２を印加する。なお、選択トランジスタＳＴ２のゲートに電圧ＶＭ４を印加する。この様子を図１９（ｃ）に示す。
更に、メモリセルＭＣ５を選択する際、このメモリセルＭＣ５よりもソース側に位置するメモリセルＭＣ４〜ＭＣ１の制御ゲートＣＧに電圧ＶＭ１〜電圧ＶＭ５を印加し、メモリセルＭＣ１を境にして、このメモリセルＭＣ１のソース側に位置するメモリセルＭＣ０の制御ゲートＣＧに電圧ＶＭ４を印加する。なお、メモリセルＭＣ５よりもドレイン側に位置するメモリセルＭＣの制御ゲートＣＧに印加する電圧の大きさについては、上記第１１の実施形態と同じであるため説明を省略する。この様子を図１９（ｃ）に示す。
このように、例えば図１９（ｃ）のように、メモリセルＭＣ１を境に、印加する電圧の値を反転させることでこのメモリセルＭＣ１のソース側の領域と、メモリセルＭＣ１のドレイン領域〜メモリセルＭＣ１１までの領域と、を電気的に切り離す。
＜第１３の実施形態に係る効果＞
第１３の実施形態に係る不揮発性半導体記憶装置であると、上記第１〜第１２の実施形態の効果に加え、更に書き込み時、ビット線ＢＬ側のチャネル電位を高電位に維持することが出来る。
すなわち、上述したように第１３の実施形態に係る不揮発性半導体記憶装置であると、非選択ワード線ＷＬに印加する電圧の値を段階的に小さくしていき、例えば電圧ＶＭ５が印加されたメモリセルＭＣのソース側の領域を切り離すことで、データ書き込み時におけるビット線ＢＬから選択メモリセルＭＣ（上記第１３の実施形態では、ビット線ＢＬから例えばワード線ＷＬ５まで）のドレイン側の領域までのチャネルの電位低下を抑制させることが出来る。
これにより、非選択電圧ＶＭ１〜電圧ＶＭ５のいずれかが非選択メモリセルＭＣの制御ゲートＣＧに印加されたとしても、これら非選択メモリセルＭＣに誤書き込みがなされることを抑制することが出来る。
［第１４の実施形態］
次に図２０を用いて第１４の実施形態に係る不揮発性半導体記憶装置について説明する。第１４の実施形態は、上記第１３の実施形態において、ＭＣＢＧに隣接するメモリセルＭＣ５、又はＭＣ６の制御ゲートＣＧのいずれかに書き込み電圧Ｖｐｇｍを印加する際、隣接する非選択メモリセルＭＣの制御ゲートＣＧの片方に電圧ＶＭ１とは異なる電圧ＶＭ２又は電圧ＶＭ３のいずれかを印加する点で異なる。なお、構成については上記第１の実施形態と同一であるため説明を省略し、上記第３の実施形態と異なる点のみ説明する。
＜ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法＞
図２０（ａ）〜図２０（ｃ）を用いて、ＭＣＢＧのゲートＢＧ、及びワード線ＷＬへの電圧印加方法について説明する。
図２０（ａ）は、選択ワード線ＷＬを切り替えていった際、非選択ワード線ＷＬ、及びＭＣＢＧのゲートＢＧに印加する電圧の概念図を示している。また、図２０（ｂ）及び図２０（ｃ）は、図２０（ａ）内の太枠（ｂ）及び太枠（ｃ）に示す電圧関係を抜き出し、これを棒グラフで示している。
図２０（ａ）について説明する。行（横方向）および列（縦方向）にそれぞれワード線ＷＬ（数字０〜７のみ記載）、ビット線側ダミーワード線（ＤＤと記載）、セルソース線側ダミーワード線（ＤＳと記載）、およびＢＧを取る。行（横方向）は、それらのうち選択状態となるものを示し、縦方向はその選択状態において、それぞれに印加される電圧を示す。
太枠（ｂ）に示すように、メモリセルＭＣ５（ワード線ＷＬ５）を選択する際、ＭＣＢＧを介して、このメモリセルＭＣ５に隣接する非選択メモリセルＭＣ６の制御ゲートＣＧには電圧ＶＭ２が印加される。この様子を図２０（ｂ）に示す。
また太枠（ｃ）に示すように、メモリセルＭＣ６（ワード線ＷＬ６）を選択する際には、上記メモリセルＭＣ５を書き込み対象とした場合と同じ電圧の印加方法となる。つまり、ＭＣＢＧを介してこのワード線ＷＬ６に隣接するメモリセルＭＣ５の制御ゲートＣＧには電圧ＶＭ３が印加される。この様子を図２０（ｃ）に示す。
＜第１４の実施形態に係る効果＞
第１４の実施形態に係る不揮発性半導体記憶装置であると、上記第１〜第１３の実施形態と同様の効果を得ることが出来る。
すなわち、上述したように第１４の実施形態に係る不揮発性半導体記憶装置であっても、非選択のメモリセルＭＣの制御ゲートＣＧに印加する電圧の値を段階的に小さくしていき、例えば電圧ＶＭ５が印加されたメモリセルＭＣのソース側の領域を切り離すことで、データ書き込み時におけるビット線ＢＬから選択メモリセルＭＣ（上記第１３の実施形態では、ビット線ＢＬから例えばワード線ＷＬ５まで）のドレイン側の領域までのチャネルの電位低下を抑制させることが出来る。
＜第１変形例＞
次に第１変形例に係る不揮発性半導体記憶装置について説明する。第１変形例では、ＭＣＢＧのゲートＢＧに印加する電圧を、電圧ＶＭ１〜ＶＭ３のいずれか電圧で代用するものである。以下、第１変形例に係るコアドライバ１９の構成について説明する。なお、上記第１の実施形態で説明したコアドライバ１９と同一の構成については説明を省略する。
＜コアドライバ１９の構成＞
図２１を用いて第１変形例に係るコアドライバ１９の構成について説明する。ここでは、ＣＧ線ドライバ回路１９_０〜１９_（ｎ−１）内の出力部１９−３_０〜出力部１９−３_（ｎ−１）、及びＢＧ線ドライバ回路１９_ＢＧ内の出力部１９ｂ−３について説明する。なお、以下では出力部１９−３_０〜出力部１９−３_（ｎ−１）は、単に出力部１９−３と称する。
図示するように、出力部１９−３及び出力部１９ｂ−３内のＭＯＳトランジスタ１９−３_２及び１９ｂ−３_２の電流経路の一端がノードＮ６で共通接続される。そして、このノードＮ６には内部電圧発生回路１８から電圧ＶＭ３が供給される。すなわち、ＭＯＳトランジスタ１９ｂ−３_２はＭＣＢＧのゲートＢＧに電圧ＶＭ３を印加する機能を有する。
出力部１９−３及び出力部１９ｂ−３内のＭＯＳトランジスタ１９−３_１及び１９ｂ−３_１の電流経路の一端がノードＮ７で共通接続される。そして、このノードＮ７には内部電圧発生回路１８から電圧ＶＭ２が供給される。すなわち、ＭＯＳトランジスタ１９ｂ−３_１はＭＣＢＧのゲートＢＧに電圧ＶＭ２を印加する機能を有する。
次いで、出力部１９−３及び出力部１９ｂ−３内のＭＯＳトランジスタ１９−３_０及び１９ｂ−３_０の電流経路の一端がノードＮ８で共通接続される。そして、このノードＮ８には内部電圧発生回路１８から電圧ＶＭ１が供給される。すなわち、ＭＯＳトランジスタ１９ｂ−３_０はＭＣＢＧのゲートＢＧに電圧ＶＭ１を印加する機能を有する。
以上のように、ＭＣＢＧのゲートＢＧに印加する電圧が電圧ＶＭ１〜電圧ＶＭ３のいずれかで代用できる場合には、第１の変形例に係るコアドライバ１９の構成を採用することも可能である。
そして、この第１変形例に係る不揮発性半導体記憶装置であると、電圧を供給する信号線を共有しているため、配線を少なくすることが出来、面積を削減することが出来る。
＜第２変形例＞
次に第２変形例に係る不揮発性半導体記憶装置について説明する。第２変形例では、ＭＣＢＧのゲートＢＧに印加する電圧ＶＢＧ１を、電圧ＶＭ１で代用するものである。以下、第２変形例に係るコアドライバ１９の構成について説明する。なお、上記第１の実施形態で説明したコアドライバ１９と同一の構成については説明を省略する。
＜コアドライバ１９の構成＞
図２２を用いて第１変形例に係るコアドライバ１９の構成について説明する。ここでは、ＣＧ線ドライバ回路１９_０〜１９_（ｎ−１）内の出力部１９−３_０〜出力部１９−３_（ｎ−１）、及びＢＧ線ドライバ回路１９_ＢＧ内の出力部１９ｂ−３について説明する。なお、以下では出力部１９−３_０〜出力部１９−３_（ｎ−１）は、単に出力部１９−３と称する。
図示するように、出力部１９−３及び出力部１９ｂ−３内のＭＯＳトランジスタ１９−３_０及び１９ｂ−３_０の電流経路の一端がノードＮ９で共通接続される。そして、このノードＮ９には内部電圧発生回路１８から電圧ＶＭ１が供給される。すなわち、ＭＯＳトランジスタ１９ｂ−３_０はＭＣＢＧのゲートＢＧに電圧ＶＭ１を印加する機能を有する。それ以外のＭＯＳトランジスタ１９ｂ−３_０、１９ｂ−３_１については、上記第１の実施形態と同様であるため説明を省略する。
以上のように、ＭＣＢＧのゲートＢＧに印加する電圧が電圧ＶＭ１で代用できる場合には、第２変形例に係るコアドライバ１９の構成を採用することも可能である。
そして、この第２変形例に係る不揮発性半導体記憶装置であっても、電圧を供給する信号線を共有しているため、配線を少なくすることが出来、面積を削減することが出来る。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１１…プレーンＰ（Ｐｌａｎｅ）、１２…ロウデコーダ、１３…データ回路・ページバッファ、１４…カラムデコーダ、１５…制御回路、１６…入出力回路、１７…アドレス・コマンドレジスタ、１８…内部電圧発生回路、１９…コアドライバ

Claims (6)

  1. 半導体層上に配置され、前記半導体層に対する法線方向に延びた第１柱状半導体及び第２柱状半導体、ゲート絶縁膜を介して前記第１及び第２柱状半導体を覆うよう順に形成された、電荷蓄積層、制御ゲートを含む第１メモリセル及び第２メモリセル、並びに第３メモリセル及び第４メモリセルと、この第２メモリセル及び前記第３メモリセルと、の間に形成され、前記半導体層内に形成された第１トランジスタと、で構成されるメモリストリングを複数含むメモリセルアレイと、
    選択ワード線への第１電圧、非選択ワード線への第２電圧、及び前記第１トランジスタのゲートに印加する電圧を生成する電圧発生回路と、
    前記第１トランジスタに隣接する前記第２メモリセル、又は前記第３メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記第２電圧よりも大きな第１制御電圧を前記制御電圧として前記第１トランジスタの前記ゲートに印加し、
    前記第１メモリセル、又は前記第４メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記制御電圧として前記第２電圧以上且つ前記制御電圧よりも小さな第２制御電圧を前記ゲートに印加するよう制御する制御部と
    を具備する不揮発性半導体記憶装置。
  2. 前記メモリストリングは、前記第１メモリセルの上層に位置する第５メモリセルを更に備え、
    前記第２メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記電圧発生回路は、前記第２メモリセルの前記制御ゲートに前記第２電圧を印加し、前記第５メモリセルの前記制御ゲートに前記第２電圧よりも小さな第３電圧を印加する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 更に前記第５メモリセル上に形成された第７メモリセルを備え、
    前記電圧発生回路は、前記第７メモリセルの前記制御ゲートに前記第４電圧を印加する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 第１方向と、この第１方向に直交する第２方向と、に沿った行及び列毎に半導体層上に配置され、且つ前記第１方向と前記第２方向とにそれぞれ直交する第３方向に延伸し、互いに隣接する第１柱状半導体及び第２柱状半導体、ゲート絶縁膜を介して前記第１及び第２柱状半導体を覆うよう順に形成された、電荷蓄積層と、制御ゲートと、を含むデータ保持可能な第１メモリセル、第２メモリセル及び第３メモリセル、並びに第４メモリセルが、前記第１及び第２柱状半導体毎に前記第３方向に沿って形成され、且つこの第３メモリセル、並びに前記第４メモリセル間の前記半導体層内に形成された第１トランジスタと、で構成されるメモリストリングを複数含むメモリセルアレイと、
    選択ワード線への第１電圧、非選択ワード線への第２電圧、及び前記第１トランジスタのゲートに印加する電圧であって、前記第２電圧よりも大きな制御電圧を生成する電圧発生回路と、
    前記第１トランジスタに隣接する前記第３メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記第１トランジスタの前記ゲートに前記制御電圧として前記第２電圧よりも大きな第１制御電圧を印加し、
    前記第２メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記ゲートに前記制御電圧として、前記第２電圧よりも大きく且つ前記第１制御電圧よりも小さな第２制御電圧を印加し、
    前記第１メモリセルの前記制御ゲートに前記第１電圧が印加される場合、前記ゲートに前記制御電圧として、前記第２電圧以上で且つ前記第２制御電圧よりも小さな第３制御電圧を印加するよう制御する制御部と
    ことを特徴とする不揮発性半導体記憶装置。
  5. 前記第１トランジスタに隣接する前記第３メモリセルの前記制御ゲートに前記第１電圧が印加される場合、この第３メモリセルに隣接する前記第２メモリセルの前記制御ゲートに前記第２電圧を印加し、
    前記第２メモリセルに隣接する前記第１メモリセルＭＣの前記制御ゲートに前記第２電圧よりも小さな第３電圧を印加し、
    ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 前記メモリストリングは、前記第１メモリセルの上層に位置する第５メモリセルを更に備え、
    前記電圧発生回路は、前記第５メモリセルの前記制御ゲートに前記第３電圧よりも小さな第４電圧を印加する
    ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
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