JP2012252775A - 選択ワードラインの位置によってダミーワードライン電圧を制御する不揮発性メモリ装置及び方法 - Google Patents

選択ワードラインの位置によってダミーワードライン電圧を制御する不揮発性メモリ装置及び方法 Download PDF

Info

Publication number
JP2012252775A
JP2012252775A JP2012126809A JP2012126809A JP2012252775A JP 2012252775 A JP2012252775 A JP 2012252775A JP 2012126809 A JP2012126809 A JP 2012126809A JP 2012126809 A JP2012126809 A JP 2012126809A JP 2012252775 A JP2012252775 A JP 2012252775A
Authority
JP
Japan
Prior art keywords
word line
dummy word
voltage
dummy
line voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012126809A
Other languages
English (en)
Inventor
Sang-Hyun Joo
相▲ゲン▼ 朱
Kikan Sai
奇煥 崔
Moo-Sung Kim
武星 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012252775A publication Critical patent/JP2012252775A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Abstract

【課題】不揮発性メモリ装置を提供する。
【解決手段】多数のワードラインに接続されたメインメモリセルと少なくとも１本のダミーワードラインに接続されたダミーセルとを含むメモリセルアレイと、アドレス、及び命令を受信し、多数のワードラインのうち、アドレスに基づいて選択されたワードラインが、少なくとも１本のダミーワードラインと隣接しているか否かによって、少なくとも１本のダミーワードラインの電圧を異ならせて制御するためのアクセス回路と、を含む不揮発性メモリ装置。
【選択図】図４

Description

本発明の実施形態は、不揮発性半導体装置、不揮発性メモリセルアレイ、不揮発性メモリ装置を含むシステム及びその動作方法に係り、特に、ダミーワードラインを備える不揮発性メモリ装置、その動作方法と、該不揮発性メモリ装置を含むシステムとに関する。
不揮発性メモリ装置の一種であるフラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ）は、多数のメモリセルが直列に連結されたストリング構造を有する。通常、ＮＡＮＤフラッシュメモリの各ストリングの両端には、ストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ、ＳＳＬ）と接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ、ＧＳＬ）とが備えられる。ＳＳＬとＧＳＬとに隣接したメモリセルは、プログラム禁止（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ）動作において、ブースティングされたチャネルの高い電圧とＳＳＬまたはＧＳＬゲートの低い電圧との差によって、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が発生しやすい。メモリセルのチャネルとＳＳＬまたはＧＳＬゲートとの間の電圧差が大きいほど、ＧＩＤＬが激しい。ＧＩＤＬは、ＧＳＬ及びＳＳＬに隣接したメモリセルにＨＣＩディスターブ（ＨｏｔＣａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ ｄｉｓｔｕｒｂ）を誘発する。このようなディスターブは、リードマージンの減少などをもたらして、不揮発性メモリ装置の動作特性を低下させる。
本発明が解決しようとする技術的な課題は、ダミーワードラインを有する不揮発性メモリ装置で、選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御して、ダミーワードライン隣接メモリセルに対するディスターブを減らしうる方法と該方法を行う装置とを提供するところにある。
本発明の実施形態は、フラッシュメモリ装置を含む不揮発性メモリ装置、２Ｄ及び３Ｄフラッシュメモリセルアレイを含む２Ｄ及び３Ｄメモリセルアレイ、前記不揮発性メモリ装置及びメモリセルアレイの動作を制御する関連方法及び不揮発性メモリ装置を含むシステムを提供する。
実施形態は、１本以上のダミーワードラインを含む２次元（２Ｄ）及び３次元（３Ｄ）メモリセルアレイに印加される制御電圧を知能的に変更する。特定の配置関係（例えば、複数のワードライン内のダミーワードラインの配置関係または複数のワードライン内のダミーワードラインと選択ワードラインとの配置関係）がメモリセルアレイに印加される特定の制御電圧（例えば、リード電圧、プログラム電圧、消去電圧、ダミーワードライン電圧、メインワードライン電圧、ビットライン電圧）の印加特徴（例えば、レベル、波形、タイミング）の決定に使われる。その結果、メモリセルアレイでのディスターブの発生が著しく減る。結果的に、ディスターブによるリードマージンの減少が抑制され、その上に、不揮発性メモリ装置の動作特性が改善されうる。
本発明の一実施形態による不揮発性メモリ装置は、ダミーワードラインを含むワードラインと関連して配列された不揮発性メモリセルアレイと、動作中に受信されたアドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記ダミーワードラインにはダミーワードライン電圧を印加するアクセス回路と、を備え、前記ダミーワードライン電圧は、前記選択ワードラインが前記ダミーワードラインに隣接していない場合には、第１ダミーワードライン電圧であり、前記選択ワードラインが前記ダミーワードラインに隣接した場合には、前記第１ダミーワードライン電圧と異なる第２ダミーワードライン電圧である。
本発明の他の実施形態による不揮発性メモリ装置は、第１方向に積層された複数のメモリセルアレイレイヤに配列された複数の不揮発性メモリセル、前記複数のメモリセルアレイレイヤを横切る第２方向に伸びており、複数のダミーワードラインを含むワードラインを含む垂直メモリセルアレイと、動作中に受信アドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記ダミーワードラインにはダミーワードライン電圧を印加するアクセス回路と、を備え、前記ダミーワードライン電圧は、前記選択ワードラインが前記ダミーワードラインに隣接していない場合には、第１ダミーワードライン電圧であり、前記選択ワードラインが前記ダミーワードラインに隣接した場合には、前記第１ダミーワードライン電圧と異なる第２ダミーワードライン電圧である。
本発明のさらに他の実施形態による不揮発性メモリ装置は、第１方向に積層された複数のメモリセルアレイレイヤに配列された複数の不揮発性メモリセル、前記複数のメモリセルアレイレイヤを横切る第２方向に伸びており、複数のダミーワードラインを含むワードラインを含む垂直メモリセルアレイと、動作中に受信アドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記複数のダミーワードラインのそれぞれには複数のダミーワードライン電圧のうち１つを印加するアクセス回路と、を備え、前記複数のダミーワードライン電圧は、前記選択ワードラインが、各ダミーワードラインに隣接していない場合に、前記各ダミーワードラインに印加される第１ダミーワードライン電圧及び前記選択ワードラインが、前記各ダミーワードラインに隣接した場合に、前記各ダミーワードラインに印加される第２ダミーワードライン電圧を含む。
本発明の実施形態によるシステムは、不揮発性メモリ装置の動作を制御するメモリコントローラを含み、前記不揮発性メモリ装置は、ダミーワードラインを含むワードラインと関連して配列された不揮発性メモリセルアレイと、動作中に受信されたアドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記ダミーワードラインにはダミーワードライン電圧を印加するアクセス回路と、を備える。
前記ダミーワードライン電圧は、前記選択ワードラインが前記ダミーワードラインに隣接していない場合には、第１ダミーワードライン電圧であり、前記選択ワードラインが前記ダミーワードラインに隣接した場合には、前記第１ダミーワードライン電圧と異なる第２ダミーワードライン電圧である。
本発明の実施形態による方法と、前記方法を行う装置は、ダミーワードラインを有する不揮発性メモリ装置で、選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御することによって、ダミーワードライン隣接メモリセルに対するディスターブを減らすことができる。これにより、ディスターブによるリードマージンの減少などを改善し、さらに不揮発性メモリ装置の動作特性を改善することができる。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
本発明の実施形態による不揮発性メモリ装置のブロック図を示す。 図１に示された不揮発性メモリ装置のための水平メモリセルアレイの一実施形態を示す。 図１に示された不揮発性メモリ装置のための垂直メモリセルアレイの一実施形態を示す。 図１に示されたダミーワードライン制御部及びダミーワードライン電圧発生器の一実施形態を示す構成ブロック図である。 図１に示されたダミーワードライン制御部及びダミーワードライン電圧発生器の他の実施形態を示す構成ブロック図である。 図１に示されたダミーワードライン制御部及びダミーワードライン電圧発生器のさらに他の実施形態を示す構成ブロック図である。 図１に示された不揮発性メモリ装置の動作を説明するフローチャートである。 通常のプログラム動作時のダミーワードラインの電圧を説明する図である。 プログラム動作時に、本発明の実施形態による選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御する例を説明する図である。 プログラム動作時に、本発明の実施形態による選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御する例を説明する図である。 通常のリード動作時のダミーワードラインの電圧を説明する図である。 通常のリード動作時のダミーワードラインの電圧を説明する図である。 本発明の実施形態によるリード動作時に、選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御する例を説明する図である。 通常のダミーワードラインのオーバーシュート（ｏｖｅｒｓｈｏｏｔ）現象を説明する図である。 本発明の実施形態による選択されたワードラインによってダミーワードラインの電圧Ｖｒｅａｄの波形を異ならせる方法を説明する図である。 本発明の実施形態による選択されたワードラインによってダミーワードラインの電圧のレベル及び波形を異ならせる方法を説明する図である。 本発明の実施形態による選択されたワードラインによってダミーワードラインの電圧のレベル及び波形を異ならせる方法を説明する図である。 それぞれ本発明の実施形態による３次元ＮＡＮＤメモリ装置での選択ワードラインの位置によってダミーワードライン電圧を制御する実施形態を説明する図である。 本発明の実施形態による３次元ＮＡＮＤメモリ装置での選択ワードラインの位置によってダミーワードライン電圧を制御する実施形態を説明する図である。 本発明の実施形態による３次元ＮＡＮＤメモリ装置での選択ワードラインの位置によってダミーワードライン電圧を制御する実施形態を説明する図である。 本発明の実施形態による３次元ＮＡＮＤメモリ装置での選択ワードラインの位置によってダミーワードライン電圧を制御する実施形態を説明する図である。 本発明の実施形態による選択ワードラインの位置によってダミーワードライン電圧を制御する他の実施形態を説明する図である。 本発明の実施形態による選択ワードラインの位置によってダミーワードライン電圧を制御する他の実施形態を説明する図である。 図１に示された不揮発性メモリ装置を含むメモリシステムの一実施形態を示す。 図１に示された不揮発性メモリ装置を含むメモリシステムの他の実施形態を示す。 図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。 図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。 図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。 図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。 図２４に示されたメモリシステムを含むデータ処理装置のブロック図を示す。
本明細書に開示されている本発明の概念による実施形態についての特定の構造的または機能的説明は、単に本発明の概念による実施形態を説明する目的で例示されたものであって、本発明の概念による実施形態は、多様な形態で実施され、本明細書に説明された実施形態に限定されるものではない。
ホストデバイス性能の考慮時に、不揮発性メモリ装置の性能の重要性が増加することを認識しながら、さらに挑戦的な動作条件下で読み出しマージンを保持するか、改善する不揮発性メモリ装置を追い求めている。そのような動作条件は、低い電力消耗、高い動作周波数、拡張されたデータ帯域幅、及び高エラー検出／訂正能力中の１つ以上の要求を含むものと特徴づけられる。また、最近のメモリシステムは、既存の２次元または水平メモリアレイが提供しにくい、増大したデータ保存密度及び能力を要求している。したがって、最近の多くのメモリシステムは、３次元（３Ｄ）または垂直メモリアレイを採用している。垂直メモリアレイは、メモリセルを含む少なくとも１つの半導体レイヤがメモリセルを含む異なる半導体レイヤの上部に垂直に積層される構成を有する。
以下、記述される実施形態で、或る水平（２Ｄ）及び垂直（３Ｄ）メモリアレイ構造が記述される。当業者ならば、ここで水平構成で記述されるメモリアレイの特徴が、同様に配列された垂直メモリアレイに拡張されうるということを理解できるであろう。
図１は、本発明の実施形態による不揮発性メモリ装置１０のブロック図を示す。図２Ａは、２次元として具現された図１に示された不揮発性メモリ装置のメモリセルアレイ２０の一実施形態を示す。図２Ｂは、３次元として具現された図１に示された不揮発性メモリ装置のメモリセルアレイ２０’の一実施形態を示す。
図１の不揮発性メモリ装置１０は、不揮発性メモリセルアレイ２０または不揮発性メモリセルアレイ２０’のうち何れかのものを採用することができる。
示した実施形態は、メモリセルアレイ内にＮＡＮＤフラッシュメモリセルを使っていると仮定する。しかし、当業者ならば、本発明の範囲がＮＡＮＤ型フラッシュメモリセルを含むメモリセルアレイに限定されないということを理解できるであろう。
図１及び図２Ａを参照すると、不揮発性メモリ装置１０は、データを保存するためのメモリセルアレイ２０とアクセス回路２２とを含む。
不揮発性メモリ装置のプログラム（ｐｒｏｇｒａｍ）動作とリード（ｒｅａｄ）動作は、ページ（ｐａｇｅ）単位で行われ、イレーズ（ｅｒａｓｅ）動作は、メモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）単位で行われる。例えば、前記メモリブロックは、多数のページの集合を意味する。
図２Ａに示したように、メモリセルアレイ２０は、多数のＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍ（ｍは、自然数）を含む。多数のＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍのそれぞれは、直列に接続された多数の不揮発性メモリセル２１及びダミーセル２５を含む。
各ＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍは、２次元的に定義された１つの“水平”平面（または、レイヤ（ｌａｙｅｒ））に配置（または、具現）される。
ＮＡＮＤメモリセルストリング２０−１は、ビットラインＢＬ１に接続された第１選択トランジスタ（または、ストリング選択トランジスタ（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ））ＳＴ１と共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ、ＣＳＬ）に接続された第２選択トランジスタ（または、接地選択トランジスタ（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）ＳＴ２との間に直列に接続された多数の不揮発性メモリセル２１及びダミーセル２５を含む。
第１選択トランジスタＳＴ１のゲートは、ストリング選択ラインＳＳＬに接続され、多数の不揮発性メモリセル２１のそれぞれのゲートは、多数のワードラインＷＬ０〜ＷＬ６３のそれぞれに接続され、第２選択トランジスタＳＴ２のゲートは、接地選択ラインＧＳＬに接続される。また、ダミーセル２５のそれぞれのゲートは、当該ダミーワードラインＤＷＬ０、ＤＷＬ１に接続される。
各ＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍの構造は、ＮＡＮＤメモリセルストリング２０−１の構造と実質的に同一である。
したがって、説明の便宜上、図１ないし図２Ｂには、６４本のワードラインＷＬ０〜ＷＬ６３と２本のダミーワードラインＤＷＬ０、ＤＷＬ１とが示されているが、本発明の技術的思想が、ワードライン及びダミーワードラインの個数に限定されるものではない。
また、図１ないし図２Ｂには、ダミーワードラインＤＷＬ０、ＤＷＬ１のそれぞれが６４本のワードラインＷＬ０〜ＷＬ６３の縁部に、すなわち、ストリング選択ラインと接地選択ラインとにそれぞれ隣接するように位置しているが、ダミーワードラインの位置も、これに限定されるものではない。
各ＮＡＮＤメモリセルストリング２０−１〜２０−ｍに含まれた多数の不揮発性メモリセル２１のそれぞれは、１ビットまたはそれ以上のビットを保存することができるフラッシュ（ｆｌａｓｈ）ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現可能である。
したがって、多数の不揮発性メモリセル２１のそれぞれは、１ビットまたはそれ以上のビットを保存することができるＮＡＮＤフラッシュメモリセル、例えば、ＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）またはＭＬＣ（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ）として具現可能である。
図２Ｂに示したように、各ＮＡＮＤメモリセルストリング２０’−１、２０’−２、．．．、２０’−ｋ（ｋは、自然数）は、３次元的によって定義された相異なる複数の平面に配置される。すなわち、垂直メモリアレイは、複数の“水平”メモリアレイ（例えば、ＮＡＮＤメモリセルストリング２０’−１ないし２０’−ｋ）を“垂直”積層で配列することで構成することができる。ここで、当業者ならば、“水平”、“垂直”という用語が相対的であり、任意的な幾何学的関係を定義するということを理解できるであろう。多くの他の製造及び組み立て技術が垂直メモリアレイを具現するために使われる。例えば、それぞれが水平ＮＡＮＤメモリセルストリング２０’−１ないし２０’−ｋを具現する複数のレイヤ２１−１ないし２１−ｋは、ウェーハ積層（ｗａｆｅｒ ｓｔａｃｋ）、チップ積層、またはセル積層として具現可能である。
複数のレイヤ２１−１ないし２１−ｋは、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａｓ）、導電バンプ（ｃｏｎｄｕｃｔｉｖｅ ｂｕｍｐｓ）、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）、分散ワイヤリング（ｄｉｓｔｒｉｂｕｔｉｏｎ ｗｉｒｉｎｇ）のような１つ以上の構成要素（及び関連組み立て技術）を用いて互いに“積層連結”されうる。
この際、各ＮＡＮＤメモリセルストリング２０’−１、２０’−２、．．．、２０’−ｋは、図１に示されたアクセス回路と類似のアクセス回路を共有し、アクセス回路に応答して動作することができる。
図２Ａの水平メモリセルアレイと同様に、図２Ｂに示された第１ＮＡＮＤメモリセルストリング２０’−１は、第１レイヤ２１−１に配され、第２ＮＡＮＤメモリセルストリング２０’−２は、第１レイヤ２１−１と異なる第２レイヤ２１−２に配され、第ｋ ＮＡＮＤメモリセルストリング２０’−ｋは、第２レイヤ２１−２と異なるレイヤ２１−ｋに３次元的に配置される。
第１レイヤ２１−１に具現される第１ＮＡＮＤメモリセルストリング２０’−１は、多数の選択トランジスタＳＴ１１、ＳＴ２１の間に直列に接続された多数の不揮発性メモリセル（例えば、ＮＡＮＤフラッシュメモリセル）２１及びダミーセル２５を含む。
第２レイヤ２１−２に具現される第２ＮＡＮＤメモリセルストリング２０’−２は、多数の選択トランジスタＳＴ１２、ＳＴ２２の間に直列に接続された多数の不揮発性メモリセル（例えば、ＮＡＮＤフラッシュメモリセル）２１及びダミーセル２５を含む。
第ｋレイヤ２１−ｋに具現される第ｋ ＮＡＮＤメモリセルストリング２０’−ｋは、多数の選択トランジスタＳＴ１ｋ、ＳＴ２ｋの間に直列に接続された複数の不揮発性メモリセル（例えば、ＮＡＮＤフラッシュメモリセル）２１及びダミーセル２５を含む。
図２Ｂに示したように、各ＮＡＮＤメモリセルストリング２０’−１、２０’−２、．．．、２０’−ｋは、多数のワードラインＷＬ０〜ＷＬ６３、ＣＳＬ、及びビットラインＢＬ１を共有することができる。すなわち、各レイヤ２１−１〜２１−ｋで対応する位置に具現された各ＮＡＮＤメモリセルストリングは、ページバッファ＆感知増幅器ブロック７０に具現された各ページバッファ７１−１〜７１−ｍに接続されうる。
本明細書で使われるメモリセルアレイ２０は、図２Ａに示された２次元メモリセルアレイ２０と、図２Ｂに示された３次元メモリセルアレイ２０’とを総括的に意味する。
アクセス回路２２は、外部、例えば、メモリコントローラ（図示せず）から出力された命令（または、命令セット（ｃｏｍｍａｎｄ ｓｅｔｓ））とアドレス（ａｄｄｒｅｓｓｅｓ）とによって、データアクセス動作、例えば、プログラム動作、リード動作、またはイレーズ動作を行うために、メモリセルアレイ２０をアクセスする。前記プログラム動作は、プログラム検証動作（ｐｒｏｇｒａｍｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）を含み、前記イレーズ動作は、イレーズ検証動作（ｅｒａｓｅ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）を含む。
アクセス回路２２は、外部（例えば、メモリコントローラ）から印加されたアドレス、ページデータ、及びプログラム命令を受信し、前記プログラム命令によってＮＡＮＤメモリセルストリング（例えば、２０−１）に接続された多数のワードラインＷＬ０〜ＷＬ６３のうち、前記アドレスに相応するワードライン（例えば、ＷＬ３１）によって定義されたページＰＡＧＥにデータをプログラムすることができる。
例えば、プログラム命令及び関連アドレスに応答して、プログラム動作中に１本の特定ワードラインが“選択ワードライン”になり、一方、他のワードラインは、“非選択ワードライン”に残る。選択ワードラインは、プログラム動作中に書き込みデータ（ｗｒｉｔｅｄａｔａ）を受信するメモリセルと関連したワードラインであり、非選択ワードラインは、書き込みデータを受信するメモリセルと連関していないワードラインである。
リード動作中にも、ワードライン間に類似の区分があり得る。したがって、リード命令及び関連アドレスに応答して、リード動作中に１本の特定ワードラインが“選択ワードライン”になり、一方、他のワードラインは、“非選択ワードライン”に残る。選択ワードラインは、リード動作中に読み出しデータ（ｒｅａｄ ｄａｔａ）が抽出されるメモリセルと関連したワードラインであり、非選択ワードラインは、読み出しデータが抽出されるメモリセルと連関していないワードラインである。
アクセス回路２２は、また、メモリコントローラから受信したアドレス及び命令による動作（例えば、プログラム動作、リード動作など）遂行時に、多数のワードラインのうち、前記アドレスに基づいて選択されたワードラインが、同一メモリブロック内のダミーワードラインと隣接しているか否かによって、そのダミーワードラインの電圧を異ならせて制御する。
例えば、リード動作のために選択されたワードラインが、当該メモリブロック内のダミーワードラインと隣接しているか否かによって、ダミーワードラインに印加されるリード電圧が変わり、プログラム動作のために選択されたワードラインが、当該メモリブロック内のダミーワードラインと隣接しているか否かによって、ダミーワードラインに印加される電圧が変わりうる。
アクセス回路２２は、電圧供給回路３０、ロードライバー４０、コントロールロジック５０、ＣＳＬドライバー６０、ページバッファ＆感知増幅器ブロック７０、及び入出力回路８０を含む。
電圧供給回路３０は、各動作を行うために必要な電圧を生成して、ロードライバー４０に出力する。各ローラインに印加される電圧は、動作によって変わりうる。例えば、電圧供給回路３０は、プログラム動作を行うために必要なプログラム電圧Ｖｐｇｍ、イレーズ動作を行うために必要なイレーズ電圧Ｖｅｒａ、リード動作を行うために必要なリード電圧などを生成することができる。
プログラム電圧Ｖｐｇｍは、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）方法によって生成され、イレーズ電圧Ｖｅｒａは、ＩＳＰＰのイレーズバージョン（ｅｒａｓｅ ｖｅｒｓｉｏｎ）であるＩＳＰＥ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｅｒａｓｅ）方法によって生成されうる。
電圧供給回路３０は、第１及び第２ダミーワードライン電圧発生器３１−１、３１−２、選択電圧発生器３３、及びメインワードライン電圧発生器３５を含みうる。第１及び第２ダミーワードライン電圧発生器３１−１、３１−２は、それぞれ第１及び第２ダミーワードラインに印加される第１及び第２ダミーワードライン電圧ＶＤＵＭ０、ＶＤＵＭ１を発生させる。選択電圧発生器３３は、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに印加される電圧を発生させる。メインワードライン電圧発生器３５は、ワードラインＷＬ０〜ＷＬ６３に印加される電圧ＶＷＬを生成させる。
コントロールロジック５０は、アクセス回路２２の全般的な動作を制御する。
コントロールロジック５０は、またダミーワードライン電圧発生器３１−１、３１−２の動作を制御する。そのために、コントロールロジック５０は、ダミーワードライン制御部５１を含みうる。ダミーワードライン制御部５１の構成及び動作については後述する。
ページバッファ＆感知増幅器ブロック７０は、図２Ｂに示したように、多数のページバッファ７１−１〜７１−ｍを含みうる。多数のページバッファ７１−１〜７１−ｍのそれぞれは、多数のビットラインＢＬ１〜ＢＬｍのそれぞれに接続されうる。
多数のページバッファ７１−１〜７１−ｍのそれぞれは、コントロールロジック５０の制御によってプログラム動作の間には、メモリセルアレイ２０にページデータをプログラムするためのドライバーとして動作する。
また、多数のページバッファ７１−１〜７１−ｍのそれぞれは、コントロールロジック５０の制御によってリード動作の間に、または検証動作の間には、多数のビットラインＢＬ１〜ＢＬｍのそれぞれの電圧レベルを感知増幅することができる感知増幅器として動作する。
入出力回路８０は、外部から入力されたデータＤＡＴＡをページバッファ＆感知増幅器ブロック７０に伝送するか、またはページバッファ＆感知増幅器ブロック７０から出力されたデータＤＡＴＡを多数の入出力ピンまたはデータバスを通じて前記外部に伝送しうる。
前記多数の入出力ピンは、アドレス（例えば、プログラムアドレス、リードアドレス、またはイレーズアドレス）、命令（例えば、プログラム命令、リード命令、またはイレーズ命令）、または前記プログラム命令に先行するデータＤＡＴＡを受信することができる。また、前記多数の入出力ピンは、前記リード命令によるデータＤＡＴＡを外部に伝送しうる。前記アドレスは、カラムアドレスとローアドレスとを含む。
図３Ａないし図３Ｃは、図１に示されたダミーワードライン制御部５１及びダミーワードライン発生器３１に対する多くの可能な具現例を示すブロック図である。図３Ａは、図１に示されたダミーワードライン制御部５１及びダミーワードライン発生器３１の一実施形態を示す構成ブロック図である。図３Ａを参照すると、ダミーワードライン制御部５１は、基準アドレス保存部５３、比較器５４、第１及び第２コード保存部５５−１、５５−２、及び選択器５６を含む。
基準アドレス保存部５３は、基準アドレスＲＷＬ＿ＡＤＤＲを保存し、第１及び第２コード保存部５５−１、５５−２は、それぞれ第１及び第２コードＣＯＤＥ１、ＣＯＤＥ２をあらかじめ保存する。
基準アドレスＲＷＬ＿ＡＤＤＲ、第１及び第２コードＣＯＤＥ１、ＣＯＤＥ２のうちの少なくとも１つは、当該レジスタに保存することができる。レジスタは、ＳＲＡＭ、または電気的ヒューズ（Ｅｌｅｃｔｒｉｃ ｆｕｓｅ）レジスタとして具現可能であるが、これに限定されるものではない。
基準アドレスＲＷＬ＿ＡＤＤＲ、第１及び第２コードＣＯＤＥ１、ＣＯＤＥ２のうちの少なくとも１つは、それぞれハードワイアード（ｈａｒｄ−ｗｉｒｅｄ）値で保存されうる。例えば、基準アドレスＲＷＬ＿ＡＤＤＲが、’１０１’を有するハードワイアード値で保存される場合、’１０１’のうち、’１’は電源電圧に連結されることによって、’０’は接地電圧に連結されることで具現可能である。しかし、基準アドレス保存部５３、第１及び第２コード保存部５５−１、５５−２が、前述した例に限定されるものではない。
基準アドレスＲＷＬ＿ＡＤＤＲは、選択されたワードラインがダミーワードラインに隣接しているか否かを判断するためのアドレスであって、２つ以上であり得る。例えば、比較器５４は、選択されたアドレスＷＬ＿ＡＤＤＲと基準アドレスＲＷＬ＿ＡＤＤＲとを比較して、比較信号ＣＳを出力する。選択されたアドレスＷＬ＿ＡＤＤＲとは、プログラム動作、リード動作などのために選択されたワードラインのアドレスを言い、これは外部から入力されたアドレスであり、入力されたアドレスに基づいて生成されたアドレスでもあり得る。
例えば、比較器５４は、選択されたアドレスＷＬ＿ＡＤＤＲが基準アドレスＲＷＬ＿ＡＤＤＲと同じか、それより小さい時、第１ロジックレベル（例えば、’０’）を有する比較信号ＣＳを出力し、選択されたアドレスＷＬ＿ＡＤＤＲが基準アドレスＲＷＬ＿ＡＤＤＲより大きければ、第２ロジックレベル（例えば、’１’）を有する比較信号ＣＳを出力することができる。
しかし、本発明の他の実施形態による比較器５４は、基準アドレスＲＷＬ＿ＡＤＤＲと同じか、それより大きい時、第１ロジックレベル（例えば、’０’）を有する比較信号ＣＳを出力し、選択されたアドレスＷＬ＿ＡＤＤＲが基準アドレスＲＷＬ＿ＡＤＤＲより小さければ、第２ロジックレベル（例えば、’１’）を有する比較信号ＣＳを出力することもできる。本発明のさらに他の実施形態による比較器は、基準アドレスＲＷＬ＿ＡＤＤＲを基準に所定の範囲内である場合、第１ロジックレベル（例えば、’０’）を有する比較信号ＣＳを出力し、そうではない場合、第２ロジックレベル（例えば、’１’）を有する比較信号ＣＳを出力することもできる。
選択器５６は、比較信号ＣＳに応答して、第１コードＣＯＤＥ１と第２コードＣＯＤＥ２とのうち１つを選択して、選択コードＳ＿ＣＯＤＥとして出力する。
ダミーワードライン電圧発生器３１は、選択コードＳ＿ＣＯＤＥに該当するレベルを有するダミーワードライン電圧ＶＤＵＭを発生させうる。本実施形態では、ダミーワードライン電圧発生器３１は、コード値によって異なるレベルの電圧を発生させる電圧発生器であり得る。
これにより、ダミーワードライン電圧発生器３１は、選択コードＳ＿ＣＯＤＥによって異なるレベルを有するワードライン電圧を発生させうる。しかし、本発明の実施形態が、これに限定されるものではない。本発明の他の実施形態では、ダミーワードライン電圧発生器３１は、選択コードＳ＿ＣＯＤＥによって異なる波形を有するワードライン電圧を発生させうる。
図３Ｂは、図１に示されたダミーワードライン制御部５１及びダミーワードライン電圧発生器の他の実施形態を示す構成ブロック図である。これを参照すると、ダミーワードライン制御部５１は、基準アドレス保存部５３、及び比較器５４を含む。基準アドレス保存部５３、及び比較器５４は、それぞれ図３Ａに示された基準アドレス保存部５３及び比較器５４とその機能が同一なので、これについての説明は省略する。
ダミーワードライン電圧発生器３１’は、第１及び第２電圧レベル発生器３１ａ、３１ｂ及び選択器３１ｃを含む。第１及び第２電圧レベル発生器３１ａ、３１ｂは、それぞれ第１電圧レベルＶＤＬ１と第２電圧レベルＶＤＬ１とを生成させる。選択器３１ｃは、比較信号に応答して、第１電圧レベルＶＤＬ１と第２電圧レベルＶＤＬ１とのうち何れか１つを選択して、ダミーワードライン電圧ＶＤＵＭとして出力する。
図３Ｃは、図１に示されたダミーワードライン制御部５１及びダミーワードライン電圧発生器３１”のさらに他の実施形態を示す構成ブロック図である。説明の重複を避けるために、図３Ｂの実施形態に比べて差異点の中心に記述する。図３Ｃに示されたダミーワードライン電圧発生器３１”は、図３Ｂに示されたダミーワードライン電圧発生器３１’の第１及び第２電圧レベル発生器３１ａ、３１ｂの代わりに、第１及び第２波形発生器３２ａ、３２ｂを備える。
すなわち、図３Ｂに示されたダミーワードライン電圧発生器３１’は、比較信号ＣＳに応答して、相異なる電圧レベルのうち１つを選択して、ダミーワードライン電圧ＶＤＵＭに出力するが、図３Ｃに示されたダミーワードライン電圧発生器３１”は、比較信号ＣＳに応答して、相異なる波形のうち１つを選択して、ダミーワードライン電圧ＶＤＵＭに出力する。
図４は、図１に示された不揮発性メモリ装置１０の動作を制御する１つの方法を概略的に示すフローチャートである。図１ないし図４を参照して、不揮発性メモリ装置の動作を説明すれば、次の通りである。
不揮発性メモリ装置１０は、入出力データバスを通じて外部（例えば、メモリコントローラ）で印加された命令ＣＭＤ及びアドレスＡＤＤを受信する（ステップＳ１０）。
命令ＣＭＤ及びアドレスＡＤＤは、多様なソース（ｓｏｕｒｃｅ）から１つ以上のチャネルを通じて受信されうる。多様なソースは、不揮発性メモリ装置１０に連結されるメモリコントローラまたはホストであり得るが、これに限定されるものではない。１つ以上のチャネルは、ハードワイアードチャネルまたはワイヤレスチャネルであり得る。
また、図示していないが、データＤＡＴＡも外部から不揮発性メモリ装置１０に入力されうる。データＤＡＴＡは、命令ＣＭＤの一部として受信されうる。
入力アドレスに基づいて選択されたワードラインアドレスＷＬ＿ＡＤＤＲを基準アドレスＲＷＬ＿ＡＤＤＲと比較する（ステップＳ１１）。基準アドレスＲＷＬ＿ＡＤＤＲは、２つ以上であり得る。基準アドレスＲＷＬ＿ＡＤＤＲは、前述したように、レジスタ、またはハードワイヤ方式で具現可能な保存部に保存することができる。
選択されたワードラインアドレスＷＬ＿ＡＤＤＲが基準アドレスＲＷＬ＿ＡＤＤＲと同じか、それより小さい時、第１ダミーワードライン電圧を発生させ（ステップＳ１３）、そうではなければ、第２ダミーワードライン電圧を発生させうる（ステップＳ１５）。選択されたワードラインアドレスＷＬ＿ＡＤＤＲが基準アドレスＲＷＬ＿ＡＤＤＲと同じか、それより小さいということは、選択されたワードラインアドレスＷＬ＿ＡＤＤＲがダミーワードラインに隣接した位置ということを意味する。
本発明の他の実施形態では、選択されたワードラインアドレスＷＬ＿ＡＤＤＲが基準アドレスＲＷＬ＿ＡＤＤＲと同じか、それより大きい時、第１ダミーワードライン電圧を発生させ（ステップＳ１３）、そうではなければ、第２ダミーワードライン電圧を発生させうる。本発明のさらに他の実施形態では、選択されたワードラインアドレスＷＬ＿ＡＤＤＲが何れか１つの基準アドレスＲＷＬ＿ＡＤＤＲ１と同じか、それより小さいか、または他の１つの基準アドレスＲＷＬ＿ＡＤＤＲ２と同じか、それより大きい時、第１ダミーワードライン電圧を発生させ（ステップＳ１３）、そうではなければ、第２ダミーワードライン電圧を発生させうる。
このように、選択されたワードラインアドレスＷＬ＿ＡＤＤＲがダミーワードラインに隣接した位置であるかを判断する方法は多様に変形されうる。
本発明の一実施形態によれば、第１及び第２ダミーワードライン電圧は、互いにレベルが異なる電圧であり得る。本発明の他の実施形態によれば、第１及び第２ダミーワードライン電圧は、互いに波形が異なる電圧であり得る。
このように、相異なるダミーワードライン電圧を選択的に発生するために、前述したように、相異なる第１及び第２コードを保存し、選択信号によって、前記第１コード及び第２コードのうち１つを選択し、前記選択されたコードに相応するダミーワードライン電圧を発生させうる。選択信号は、前記アドレスと基準アドレスとを比較することで発生しうる。
ダミーワードライン電圧が適切に定義されれば、発生したダミーワードライン電圧を当該ダミーワードラインに印加して、受信された命令に相応する動作を行う（ステップＳ１７）。受信された命令は、リード命令、プログラム命令などであり得る。
前述したように、本発明の実施形態によれば、選択されたワードラインの位置によって、前記命令の遂行のためにダミーワードラインに印加される電圧を異ならせて制御する。
これを通じて、ダミーワードライン隣接メモリセルに対するディスターブを減らし、ディスターブによるリードマージンの減少などを改善することができる。
図５、図６、及び図７に示された例の比較は、本発明の一面をさらに明らかにさせる。図５は、通常のプログラム動作時のダミーワードラインの電圧を説明する図である。図５は、第２ダミーワードラインＤＷＬ１に隣接した第６４ワードラインＷＬ６３のプログラムのために選択された場合を示す。したがって、プログラムのために選択された第６４ワードラインＷＬ６３には、高電圧のプログラム電圧Ｖｐｇｍが印加され、選択されていない残りのワードラインＷＬ０〜ＷＬ６２とダミーワードラインＤＷＬ０、ＤＷＬ１のそれぞれには、同じレベルの電圧（例えば、８Ｖ）が印加される。この場合、プログラム禁止（Ｉｎｈｉｂｉｔ）されるビットラインＢＬでは、高いチャネル電圧と低いＳＳＬのゲート電圧との差によって、ＧＩＤＬ現象が発生しやすい。第１ワードラインＷＬＯがプログラムのために選択された場合も、前述した第６４ワードラインＷＬ６３が選択された場合と同様に、プログラム禁止されるビットラインＢＬでは、高いチャネル電圧と低いＧＳＬのゲート電圧との差によって、ＧＩＤＬ現象が発生しやすい。
この際、発生したＧＩＤＬ電流は、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）を誘発して、ダミーワードラインＤＷＬ１や第６４ワードラインＷＬ６３にディスターブを発生させる。
図６及び図７は、それぞれプログラム動作時に、本発明の実施形態による選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御する例を説明する図である。
図６は、プログラムのために選択されたワードラインの位置がダミーワードラインに隣接した場合を示し、図７は、プログラムのために選択されたワードラインの位置がダミーワードラインに隣接していない場合を示す。図６に示したように、選択されたワードラインＷＬ６３がダミーワードラインＤＷＬ１に隣接した場合、前記ダミーワードラインＤＷＬ１に印加される電圧は、非選択されたワードラインＷＬ０〜ＷＬ６２に印加される電圧より低く制御される。すなわち、ＧＩＤＬ及びＨＣＩ現象を防止するためにプログラム時に選択されたワードラインＷＬ６３が、ダミーワードラインＤＷＬ１に隣接した場合、ダミーワードラインＤＷＬ１には、メインワードラインに印加されるパス電圧Ｖｐａｓｓ（例えば、８Ｖ）電圧より低いレベルの電圧（例えば、３Ｖ）を印加する。
一方、図７に示したように、選択されたワードラインＷＬ６１がダミーワードラインＤＷＬ１に非隣接である場合、前記ダミーワードラインＤＷＬ１に印加される電圧は、非選択されたワードラインＷＬ０〜ＷＬ６２に印加される電圧と同じレベルであり得る。すなわち、選択ワードラインがダミーワードラインＤＷＬ１から距離が遠くなるほど、ＧＩＤＬ及びＨＣＩの発生程度が減少するので、この際は、ダミーワードラインＤＷＬ１に印加される電圧レベルを高めて、チャネルブースティング効率を良くする。
また、前記選択されたワードラインの位置が、前記ダミーワードラインＤＷＬ１に隣接した場合、前記ダミーワードラインに印加される電圧（図６の場合、例えば、３Ｖ）は、前記選択されたワードラインの位置が、前記ダミーワードラインＤＷＬ１に隣接していない場合、前記ダミーワードラインに印加される電圧（図７の場合、例えば、８Ｖ）より低い。
このように、選択されたワードラインがダミーワードラインに隣接しているか否かによって、ダミーワードラインに印加される電圧を異ならせて制御することによって、ＧＩＤＬ及びＨＣＩ現象を防止しながらも、チャネルブースティング効率を向上させうる。
本発明の実施形態は、選択ワードラインがダミーワードラインに隣接した配置関係にのみ限定されるものではない。選択ワードラインとダミーワードラインとの間の他の配置関係が、動作中にワードラインに印加される制御電圧の特徴の変更に使われる。例えば、非隣接であるが、近接した配置関係（例えば、選択ワードラインとダミーワードラインとの間に２または１より小さいワードラインがあり得る）がダミーワードライン電圧の制御に使われる。
図８及び図９は、それぞれ通常のリード動作時のダミーワードラインの電圧を説明する図であって、リード動作時に選択されたワードラインの位置に構わずにダミーワードラインの電圧を同様に制御する例を説明する図である。
リード動作のために選択されたワードラインが、図８の（ａ）に示したように、第２ダミーワードラインＤＷＬ１に隣接した第６４ワードラインＷＬ６３であるか、図８の（ｂ）に示したように、第２ダミーワードラインＤＷＬ１に隣接していない第６０ワードラインＷＬ６１であるか、または他のワードラインでも構わずに第２ダミーワードラインＤＷＬ１に印加される電圧は同一である。
特に、図８の（ａ）に示したように、第２ダミーワードラインＤＷＬ１に印加される電圧Ｖｒｅａｄが非選択ワードラインに印加される電圧Ｖｒｅａｄと類似しているレベル（例えば、約７Ｖ）である場合、リード動作遂行後、第２ダミーワードラインＤＷＬ１は、約７Ｖの電圧によってディスターブを受けて、図８の（ｃ）に示したように、消去（ｅｒａｓｅ）状態のメモリセルのスレショルド電圧Ｖｔ散布が初期のＧ１＿Ｄ１散布からＧ２＿Ｄ１散布にシフトする。第２ダミーワードラインＤＷＬ１のスレショルド電圧Ｖｔ散布の移動によって、第２ダミーワードラインＤＷＬ１に隣接した第６４ワードラインＷＬ６３がカップリングの影響を受けて、図８の（ｄ）に示したように、第６４ワードラインＷＬ６３のスレショルド電圧Ｖｔ散布も変化することによって、リードマージンが減少する。
ダミーワードラインのリードディスターブを減少させて、ダミーワードラインＤＷＬ０、ＤＷＬ１に隣接したワードラインＷＬ０、ＷＬ６３のリードマージンを改善するために、図９の（ａ）及び図９の（ｂ）に示したように、第２ダミーワードラインＤＷＬ１に印加される電圧Ｖｒｅａｄ（例えば、２Ｖ）が非選択ワードラインに印加される電圧Ｖｒｅａｄ（例えば、７Ｖ）より低く制御される。
図９の（ａ）及び図９の（ｂ）は、リード動作のために選択されたワードラインが、図９の（ａ）に示したように、第２ダミーワードラインＤＷＬ１に隣接した第６４ワードラインＷＬ６３であるか、図９の（ｂ）に示したように、第２ダミーワードラインＤＷＬ１に隣接していない第６２ワードラインＷＬ６１であるか、または他のワードラインでも構わずに第２ダミーワードラインＤＷＬ１に印加される電圧は同一であり、非選択ワードラインに印加される電圧Ｖｒｅａｄより低い場合である。
このように、第２ダミーワードラインＤＷＬ１に印加される電圧Ｖｒｅａｄが、非選択ワードラインに印加される電圧Ｖｒｅａｄより低い場合、リード動作によって第２ダミーワードラインＤＷＬ１が受けるディスターブは減少して、図９の（ｃ）に示したように、第２ダミーワードラインＤＷＬ１のスレショルド電圧Ｖｔ散布の変化（Ｇ３＿Ｄ１散布からＧ４＿Ｄ１散布へのシフト）は小さい。
しかし、ダミーワードラインの制御ゲートとダミーワードラインに隣接したワードラインＷＬ０、ＷＬ６３のフローティングゲートとの間のキャパシタ成分が存在するにつれて、ダミーワードラインのリード電圧Ｖｒｅａｄが低くなれば、ダミーワードライン隣接ワードラインＷＬ０、ＷＬ６３のフローティングゲートの電位が低くなるので、ワードラインＷＬ０、ＷＬ６３をターンオンさせるためには、さらに高い電圧がワードラインＷＬ０、ＷＬ６３に印加される必要がある。すなわち、隣接ワードラインＷＬ６３のリード動作時に、ダミーワードラインＤＷＬ１に印加されるリード電圧が相対的に低い場合、ダミーワードラインＤＷＬ１に印加されるリード電圧が相対的に高い場合より、隣接ワードラインＷＬ６３には、さらに高い電圧が印加される必要がある。
したがって、ダミーワードラインのリード電圧Ｖｒｅａｄが低くなれば、ダミーワードライン隣接ワードラインＷＬ０、ＷＬ６３の消去セルのスレショルド電圧散布が上昇する効果をもたらし、これにより、すなわち、消去状態とプログラム状態との間のリードマージンが減少する。
図１０は、本発明の実施形態によるリード動作時に、選択されたワードラインの位置によってダミーワードラインの電圧を異ならせて制御する例を説明する図である。
図１０の（ａ）を参照すると、ワードラインＷＬ０、またはＷＬ６３をリードする場合、例えば、ダミーワードラインＤＷＬ１に隣接したワードラインが選択された場合に、ダミーワードラインＤＷＬ１のリード電圧Ｖｒｅａｄを高めることによって、図１０の（ｃ）に示したように、消去セルのスレショルド電圧散布の上昇歪曲効果を除去する。
一方、図１０の（ａ）を参照すると、ワードラインＷＬ０、ＷＬ６３以外のワードラインをリードする場合、例えば、ダミーワードラインＤＷＬ１に隣接していないワードラインＷＬ６１が選択された場合には、ダミーワードラインＤＷＬ１のリード電圧Ｖｒｅａｄを低めることによって、図１０の（ｃ）及び図１０の（ｄ）に示したように、ダミーワードラインＤＷＬ１のリードディスターブを防止する。
したがって、リード動作時に、ダミーワードラインに常に高いリード電圧Ｖｒｅａｄが印加する方法（図８に示された例）に比べて、図１０に示された本発明の実施形態による方法は、約１／６４の回数（６４段ｓｔｒｉｎｇの場合）ほどのみ高いリード電圧Ｖｒｅａｄが印加されるので、リードディスターブが相当減少する。
図１１は、通常のダミーワードラインのオーバーシュート現象を説明する図である。ここでは、図１１に示したように、ダミーワードラインとメインワードラインとの間のワードラインローディング差、または各ドライバー間のドライビング能の差によって、ダミーワードラインＤＷＬ１がメインワードラインＷＬ０〜ＷＬ６２に比べて、大きいオーバーシュートを有しうる。したがって、選択ワードラインＷＬ６３がダミーワードラインＤＷＬ１に隣接した場合、ダミーワードラインＤＷＬ１の電圧レベルが高いと、オーバーシュートによるディスターブの発生可能性がある。
図１２は、本発明の実施形態による選択されたワードラインによってダミーワードラインの電圧の波形を異ならせる方法を説明する図である。本発明の実施形態によれば、ダミーワードラインＤＷＬ１に隣接したワードラインＷＬ６３が選択された場合、ダミーワードラインＤＷＬ１に印加される電圧は、図１２に示したように、ステップ波形を有する電圧であり得る。すなわち、初期には低いレベルを有する。一定時点以後、さらに高い電圧を有するステップ波形を有するダミーワードライン電圧が印加されうる。図１２に別途に図示していないが、ダミーワードラインＤＷＬ１に隣接していないワードラインが選択された場合には、ダミーワードラインＤＷＬ１にステップ波形ではない非選択ワードラインに印加される電圧と類似の電圧が印加されうる。このように選択されたワードラインがダミーワードラインに隣接しているか否かによって、ダミーワードラインＤＷＬ１に印加される電圧の波形を異ならせることによって、ダミーワードラインに高い電圧レベル印加時のオーバーシュートを防止することができる。
図１３Ａ及び図１３Ｂは、それぞれ本発明の実施形態による選択されたワードラインによってダミーワードラインの電圧のレベル及び波形を異ならせる方法を説明する図である。
まず、図１３Ａを参照すると、選択されたワードラインがダミーワードラインに隣接した場合に、ダミーワードラインに印加される電圧のレベルは、選択されたワードラインがダミーワードラインに非隣接である場合に、ダミーワードラインに印加される電圧のレベルより高い。すなわち、選択されたワードラインがダミーワードラインに隣接しているか否かによって、ダミーワードラインに印加される電圧のレベルのみ異ならせた実施形態である。
図１３Ｂを参照すると、選択されたワードラインがダミーワードラインに隣接した場合に、ダミーワードラインに印加される電圧は、ステップ型波形を有し、またその電圧レベルも選択されたワードラインがダミーワードラインに非隣接である場合に、ダミーワードラインに印加される電圧のレベルより高い。すなわち、選択されたワードラインがダミーワードラインに隣接しているか否かによって、ダミーワードラインに印加される電圧の波形及びレベルを異ならせた実施形態である。
図１４ないし図１７は、それぞれ本発明の実施形態による垂直メモリセルアレイを有するＮＡＮＤメモリ装置での選択ワードラインの位置によってダミーワードライン電圧を異ならせて制御する実施形態を説明する図である。
図１４は、垂直メモリアレイの部分断面図であり、垂直に積層された物質レイヤの２つの（２）サブセット（以下、“垂直サブ積層（ｖｅｒｔｉｖａｌ ｓｕｂ−ｓｔａｃｋ）”と称する）を示す。各サブセットは、ＮＡＮＤフラッシュメモリセルを含む。
図１４に示された実施形態で、第１垂直サブ積層２０’−ＳＳ１は、第１ダミーワードラインＤＷＬ０と第２ダミーワードラインＤＷＬ１との間に位置した第１ないし第８ワードラインＷＬ０〜ＷＬ７を含み、第２垂直サブ積層２０’−ＳＳ２は、第２ダミーワードラインＤＷＬ１と第３ダミーワードラインＤＷＬ２との間に位置した第９ないし第１６ワードラインＷＬ８〜ＷＬ１５を含む。第１及び第２サブ積層の組合わせは、下位の接地選択ラインＧＳＬｋと上位のストリング選択ラインＳＳＬｋとの間に位置した垂直メモリアレイである。
このような構成で、第２ダミーワードラインは、垂直メモリセルアレイ内で多数のメインワードラインのうち、隣接したメインワードラインの間に配されているので、“中間ダミーワードライン”と称される。対照的に、第１及び第３ダミーワードラインは、多数のワードラインの端部に位置するので、“ターミナルダミーワードライン”と称される。図１４に示された実施形態は、第１及び第２サブ積層を分離するただ１つの中間ダミーワードラインを含む。しかし、複数の中間ダミーワードラインが使われることもある。同様に、１つ以上のターミナルダミーワードラインが、垂直メモリセルアレイの上端または下端に使われる。
図１４の垂直ＮＡＮＤメモリセルアレイでＮＡＮＤフラッシュメモリセルストリングのそれぞれは、３本のダミーワードラインＤＷＬ０、ＤＷＬ１、ＤＷＬ２を含む。
図１５、図１６、及び図１７は、図１４の垂直メモリセルアレイと関連して、本発明の一実施形態による例示的なバイアス条件を示す。図１５を参照し、プログラム動作を仮定すれば、選択アースラインＷＬ７が中間ダミーワードラインＤＷＬ１に隣接した場合、非選択メインワードラインに印加される電圧ＶＰＡＳＳよりさらに高い第２ダミーワードライン電圧ＶＤＵＭ２が中間ダミーワードラインＤＷＬ１に印加されうる。ターミナルダミーワードラインＤＷＬ０、ＤＷＬ２に印加される第１ダミーワードライン電圧ＶＤＵＭ１は、非選択メインワードラインに印加される電圧ＶＰＡＳＳと同じか、それより低い。
図１６を参照し、再びプログラム動作を仮定すれば、選択ワードラインが如何なるダミーワードラインとも隣接していない場合には、第１ダミーワードライン電圧ＶＤＵＭ１があらゆるダミーワードラインＤＷＬ０、ＤＷＬ１、ＤＷＬ２に印加されうる。
図１７を参照し、再びプログラム動作を仮定すれば、選択ワードラインＷＬ１５がターミナルダミーワードラインＤＷＬ２と隣接した場合、電圧ＶＰＡＳＳより低い第２ダミーワードライン電圧ＶＤＵＭ２がターミナルダミーワードラインＤＷＬ２に印加され、第１ダミーワードライン電圧ＶＤＵＭ１は、他のターミナルダミーワードラインＤＷＬ０及び中間ダミーワードラインＤＷＬ１に印加されうる。
図１８Ａないし図１８Ｂは、それぞれ本発明の実施形態による選択ワードラインの位置によってダミーワードライン電圧を制御する他の実施形態を説明する図である。
図１８Ａ及び図１８Ｂは、中間ダミーワードラインなしに複数のメインワードラインを取り囲むトウィーンターミナルダミーワードラインＤＷＬ０／ＤＷＬ１、及びＤＷＬ２／ＤＷＬ３を含む垂直メモリセルアレイを仮定する。その上に、ダミーワードラインは、それぞれそれに相応する別途の電圧発生器を有すると仮定する。電圧発生器は、選択ワードラインの位置によって異なるレベルまたは波形を有する電圧を生成することができる。
図１８Ａを参照し、ダミーワードラインに非隣接であるワードラインに対するリード動作を仮定すれば、ＮＡＮＤフラッシュメモリ装置は、４本の他のダミーワードライン電圧ＶＤＵＭ０’、ＶＤＵＭ１’、ＶＤＵＭ２’、及びＶＤＵＭ３’を生成することができる。第１及び第２ダミーワードライン電圧ＶＤＵＭ０’、ＶＤＵＭ１’は、相対的な関係であり得る。
例えば、第１（または、外側）ダミーワードライン電圧ＶＤＵＭ０’は、第２（または、内側）ダミーワードライン電圧ＶＤＵＭ１’よりやや低い。第３及び第４ダミーワードライン電圧ＶＤＵＭ２’、ＶＤＵＭ３’も、同様に定義される。
その上に、リード電圧（ＶＲＥＡＤ対ＶＲＥＡＤ’）のレベルは、トウィーンターミナルダミーワードラインセットに対する位置関係に無関係に選択ワードラインに隣接したワードラインと選択ワードラインの位置関係によって変更されうる。
前述した実施形態は、１本以上のダミーワードラインを含む２次元（２Ｄ）及び３次元（３Ｄ）メモリセルアレイに印加される制御電圧を知能的に変更する本発明の実施形態である。特定の配置関係（例えば、複数のワードライン内のダミーワードラインの配置関係または複数のワードライン内のダミーワードラインと選択ワードラインとの配置関係）がメモリセルアレイに印加される特定の制御電圧（例えば、リード電圧、プログラム電圧、消去電圧、ダミーワードライン電圧、メインワードライン電圧、ビットライン電圧）の印加特徴（例えば、レベル、波形、タイミング）の決定に使われる。その結果、メモリセルアレイでのディスターブの発生が著しく減る。結果的に、ディスターブによるリードマージンの減少が抑制され、その上に、不揮発性メモリ装置の動作特性が改善されうる。
今まで、フラッシュメモリ装置を含む不揮発性メモリ装置、水平及び垂直フラッシュメモリセルアレイを含む不揮発性メモリセル、及びその動作方法を例として記述した。しかし、本発明の範囲が、不揮発性メモリアレイ、メモリ装置及び関連動作方法に限定されるものではない。本発明の他の実施形態は、前述した垂直及び水平フラッシュメモリセルアレイを含む不揮発性メモリ装置を採用するシステム及びその動作方法にも関連する。
図１９は、図１に示された不揮発性メモリ装置を含むメモリシステムの一実施形態を示す。図１から図１９を参照すると、メモリシステム１００は、携帯電話（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、または無線通信装置として具現可能である。
メモリシステム１００は、不揮発性メモリ装置１０と不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ１５０とを含む。
メモリコントローラ１５０は、プロセッサ１１０の制御によって不揮発性メモリ装置１０のデータアクセス動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができる。
不揮発性メモリ装置１０にプログラムされたデータは、プロセッサ１１０及び／またはメモリコントローラ１５０の制御によってディスプレイ１２０を通じてディスプレイされる。
無線送受信器１３０は、アンテナＡＮＴを通じて無線信号を送受信することができる。例えば、無線送受信器１３０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ１１０で処理されうる信号に変更することができる。
したがって、プロセッサ１１０は、無線送受信器１３０から出力された信号を処理し、該処理された信号をメモリコントローラ１５０またはディスプレイ１２０に伝送しうる。メモリコントローラ１５０は、プロセッサ１１０によって処理された信号を不揮発性メモリ装置１０にプログラムすることができる。
また、無線送受信器１３０は、プロセッサ１１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナＡＮＴを通じて外部装置に出力することができる。
入力装置１４０は、プロセッサ１１０の動作を制御するための制御信号またはプロセッサ１１０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
プロセッサ１１０は、メモリコントローラ１５０から出力されたデータ、無線送受信器１３０から出力されたデータ、または入力装置１４０から出力されたデータが、ディスプレイ１２０を通じてディスプレイされるように、ディスプレイ１２０の動作を制御することができる。
実施形態によって、不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ１５０は、プロセッサ１１０の一部として具現され、またプロセッサ１１０と別途のチップとして具現可能である。
図２０は、図１に示された不揮発性メモリ装置を含むメモリシステムの他の実施形態を示す。図２０に示されたメモリシステム２００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、イーリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはＭＰ４プレーヤーとして具現可能である。
メモリシステム２００は、不揮発性メモリ装置１０と、不揮発性メモリ装置１０のデータ処理動作を制御することができるメモリコントローラ２４０とを含む。
プロセッサ２１０は、入力装置２２０を通じて入力されたデータによって不揮発性メモリ装置１０に保存されたデータをディスプレイ２３０を通じてディスプレイすることができる。例えば、入力装置２２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
プロセッサ２１０は、メモリシステム２００の全般的な動作を制御し、メモリコントローラ２４０の動作を制御することができる。
実施形態によって、不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ２４０は、プロセッサ２１０の一部として具現され、またプロセッサ２１０と別途のチップとして具現可能である。
図２１は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。図２１に示されたメモリシステム３００は、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）またはスマートカード（ｓｍａｒｔ ｃａｒｄ）として具現可能である。メモリシステム３００は、不揮発性メモリ装置１０、メモリコントローラ３１０、及びカードインターフェース３２０を含む。
メモリコントローラ３１０は、メモリ装置１０とカードインターフェース３２０との間でデータの交換を制御することができる。
実施形態によって、カードインターフェース３２０は、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。
カードインターフェース３２０は、ホスト３３０のプロトコルによってホスト３３０とメモリコントローラ３１０との間でデータ交換をインターフェースすることができる。
実施形態によって、カードインターフェース３２０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＩＣ（ＩｎｔｅｒＣｈｉｐ）−ＵＳＢプロトコルを支援することができる。ここで、カードインターフェースとは、ホスト３３０が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
メモリシステム３００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホスト３３０のホストインターフェース３５０と接続される時、ホストインターフェース３５０は、マイクロプロセッサ３４０の制御によってカードインターフェース３２０とメモリコントローラ３１０とを通じて不揮発性メモリ装置１０とデータ通信を行うことができる。
図２２は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。図２２に示されたメモリシステム４００は、イメージ処理装置、例えば、デジタルカメラ、デジタルカメラ付き携帯電話、デジタルカメラ付きスマートフォン、またはデジタルカメラ付きタブレットＰＣとして具現可能である。
メモリシステム４００は、不揮発性メモリ装置１０と不揮発性メモリ装置１０のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ４４０とを含む。
メモリシステム４００のイメージセンサー４２０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ４１０またはメモリコントローラ４４０に伝送される。プロセッサ４１０の制御によって、前記変換されたデジタル信号は、ディスプレイ４３０を通じてディスプレイされるか、またはメモリコントローラ４４０を通じて不揮発性メモリ装置１０に保存することができる。
また、不揮発性メモリ装置１０に保存されたデータは、プロセッサ４１０またはメモリコントローラ４４０の制御によってディスプレイ４３０を通じてディスプレイされる。
実施形態によって、不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ４４０は、プロセッサ４１０の一部として具現され、またプロセッサ４１０と別個のチップとして具現可能である。
図２３は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。
図２３を参照すると、メモリシステム５００は、不揮発性メモリ装置１０、及び不揮発性メモリ装置１０の動作を制御することができるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５１０を含む。
メモリシステム５００は、ＣＰＵ５１０の動作メモリ（ｏｐｅｒａｔｉｏｎ ｍｅｍｏｒｙ）として使われるメモリ装置５５０を含む。メモリ装置５５０は、ＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）のような不揮発性メモリとして具現され、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリとして具現可能である。
メモリシステム５００に接続されたホストＨＯＳＴは、メモリインターフェース５２０とホストインターフェース５４０とを通じて不揮発性メモリ装置１０とデータ通信を行うことができる。
ＣＰＵ５１０の制御によってエラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ、ＥＣＣ）ブロック５３０は、メモリインターフェース５２０を通じて不揮発性メモリ装置１０から出力されたデータに含まれたエラービットを検出し、前記エラービットを訂正し、エラー訂正されたデータをホストインターフェース５４０を通じてホストＨＯＳＴに伝送しうる。
ＣＰＵ５１０は、バス５０１を通じてメモリインターフェース５２０、ＥＣＣブロック５３０、ホストインターフェース５４０、及びメモリ装置５５０の間でデータ通信を制御することができる。
メモリシステム５００は、フラッシュメモリドライブ、ＵＳＢメモリドライブ、ＩＣ−ＵＳＢメモリドライブ、またはメモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）として具現可能である。
図２４は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す。図２４を参照すると、メモリシステム６００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のようなデータ処理装置として具現可能である。
メモリシステム６００は、多数のメモリ装置１０、多数のメモリ装置１０のそれぞれのデータ処理動作を制御することができるメモリコントローラ６１０、ＤＲＡＭのような揮発性メモリ装置６３０、メモリコントローラ６１０とホスト６４０との間で送受信するデータを揮発性メモリ装置６３０に保存することを制御するバッファマネージャー６２０を含みうる。
図２５は、図２４に示されたメモリシステムを含むデータ処理装置の実施形態を示す。図２４と図２５とを参照すると、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋｓ）システムとして具現可能なデータ処理装置７００は、ＲＡＩＤコントローラ７１０と多数のメモリシステム６００−１〜６００−ｎ（ｎは、自然数）とを含みうる。
多数のメモリシステム６００−１〜６００−ｎのそれぞれは、図２４に示されたメモリシステム６００であり得る。多数のメモリシステム６００−１〜６００−ｎは、ＲＡＩＤアレイを構成することができる。データ処理装置７００は、ＰＣまたはＳＳＤとして具現可能である。
プログラム動作の間に、ＲＡＩＤコントローラ７１０は、ホストＨＯＳＴから出力されたプログラム命令によってホストＨＯＳＴから出力されたプログラムデータをＲＡＩＤレベルによって多数のメモリシステム６００−１〜６００−ｎのうちの少なくとも何れか１つのメモリシステムに出力することができる。
リード動作の間に、ＲＡＩＤコントローラ７１０は、ホストＨＯＳＴから出力されたリード命令によって多数のメモリシステム６００−１〜６００−ｎのうちの少なくとも何れか１つのメモリシステムから読み取られたデータをホストＨＯＳＴに伝送しうる。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明は、選択ワードラインの位置によってダミーワードライン電圧を制御する不揮発性メモリ装置及び方法関連の技術分野に適用可能である。
１０：不揮発性メモリ装置
２０：メモリセルアレイ
２１：メモリセル
２２：アクセス回路
２５：ダミーメモリセル
３０：電圧供給回路
４０：ロードライバー
５０：コントロールロジック
５１：ダミーワードライン制御部
６０：ＣＳＬドライバー
７０：ページバッファ及び感知増幅器ブロック
８０：入出力ブロック

Claims (20)

  1. ダミーワードラインを含むワードラインと関連して配列された不揮発性メモリセルアレイと、
    動作中に受信されたアドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記ダミーワードラインにはダミーワードライン電圧を印加するアクセス回路と、を備え、
    前記ダミーワードライン電圧は、前記選択ワードラインが前記ダミーワードラインに隣接していない場合には、第１ダミーワードライン電圧であり、前記選択ワードラインが前記ダミーワードラインに隣接した場合には、前記第１ダミーワードライン電圧と異なる第２ダミーワードライン電圧である不揮発性メモリ装置。
  2. 前記動作は、プログラム動作であり、前記第１ダミーワードライン電圧は、前記第２ダミーワードライン電圧のレベルより高いレベルを有する請求項１に記載の不揮発性メモリ装置。
  3. 前記選択ワードライン電圧は、プログラム電圧であり、前記非選択ワードライン電圧は、前記プログラム電圧より低いレベルを有するパス電圧であり、前記第１ダミーワードライン電圧は、前記パス電圧である請求項２に記載の不揮発性メモリ装置。
  4. 前記動作は、リード（ｒｅａｄ）動作であり、前記第１ダミーワードライン電圧は、前記第２ダミーワードライン電圧のレベルより低いレベルを有する請求項１に記載の不揮発性メモリ装置。
  5. 前記選択ワードライン電圧は、第１リード電圧であり、前記非選択ワードライン電圧は、前記第１リード電圧より高いレベルを有する第２リード電圧であり、前記第2ダミーワードライン電圧は、前記第２リード電圧であり、前記第1ダミーワードライン電圧は、前記第１リード電圧より高く、前記第２リード電圧より低い請求項４に記載の不揮発性メモリ装置。
  6. 前記不揮発性メモリセルは、またＮＡＮＤメモリセルストリングに配列されたＮＡＮＤフラッシュメモリセルであり、
    前記ＮＡＮＤメモリセルストリングは、
    ストリング選択ラインに接続されたストリング選択トランジスタと、
    接地選択ラインに接続された接地選択トランジスタと、
    前記ストリング選択トランジスタと前記接地選択トランジスタとの間にシリーズ（ｓｅｒｉｅｓ）で連結された複数のメインＮＡＮＤフラッシュメモリセルと、
    前記ダミーワードラインに接続されたダミーＮＡＮＤフラッシュメモリセルと、
    を含む請求項１に記載の不揮発性メモリ装置。
  7. 前記ダミーＮＡＮＤフラッシュメモリセルは、
    前記ＮＡＮＤメモリセルストリングで前記ストリング選択トランジスタに隣接するか、または前記接地選択トランジスタに隣接した請求項６に記載の不揮発性メモリ装置。
  8. 前記アクセス回路は、
    前記アドレスを受信し、前記受信アドレスに応答して、第１及び第２制御信号を発生させる制御ロジックと、
    前記第１制御信号に応答して、前記選択ワードライン電圧、前記非選択ワードライン電圧、及び前記第１ダミーワードライン電圧と前記第２ダミーワードライン電圧とのうちの少なくとも１つを発生させる電圧供給回路と、
    前記第２制御信号に応答して、前記選択ワードライン電圧を前記選択ワードラインに、前記非選択ワードライン電圧を前記非選択ワードラインに、前記ダミーワードライン電圧を前記ダミーワードラインに印加するローデコーダと、
    を含む請求項１に記載の不揮発性メモリ装置。
  9. 前記制御ロジックは、
    前記ダミーワードラインに関連した基準アドレスを前記受信アドレスの少なくとも一部と比較して、比較信号を発生させる比較器と、
    前記比較信号に応答して、前記第１制御信号を提供する選択器と、
    を含む請求項８に記載の不揮発性メモリ装置。
  10. 前記選択器は、
    前記第１ダミーワードライン電圧と関連した第１コード及び前記第２ダミーワードライン電圧と関連した第２コードを受信し、前記第１及び第２コードのうち１つを前記第１制御信号に提供するコード選択器を含む請求項９に記載の不揮発性メモリ装置。
  11. 前記電圧供給回路は、
    前記第１ダミーワードライン電圧を提供する第１電圧レベル発生器と、
    前記第２ワードライン電圧を提供する別途の第２電圧レベル発生器と、
    を含む請求項８に記載の不揮発性メモリ装置。
  12. 第１方向に積層された複数のメモリセルアレイレイヤに配列された複数の不揮発性メモリセル、前記複数のメモリセルアレイレイヤを横切る第２方向に伸びており、複数のダミーワードラインを含むワードラインを含む垂直メモリセルアレイと、
    動作中に受信アドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記ダミーワードラインにはダミーワードライン電圧を印加するアクセス回路と、を備え、
    前記ダミーワードライン電圧は、前記選択ワードラインが前記ダミーワードラインに隣接していない場合には、第１ダミーワードライン電圧であり、前記選択ワードラインが前記ダミーワードラインに隣接した場合には、前記第１ダミーワードライン電圧と異なる第２ダミーワードライン電圧である不揮発性メモリ装置。
  13. 前記第１ダミーワードライン電圧は、前記第２ダミーワードライン電圧と異なる波形（ｗａｖｅｆｏｒｍ）を有するか、
    前記第１ダミーワードライン電圧は、前記第２ダミーワードライン電圧と異なるレベル（ｌｅｖｅｌ）を有する請求項１２に記載の不揮発性メモリ装置。
  14. 前記複数の不揮発性メモリセルのそれぞれは、ＮＡＮＤフラッシュメモリセルであり、前記複数の不揮発性メモリセルは、また複数のＮＡＮＤメモリセルストリングに配列され、
    前記複数のＮＡＮＤメモリセルストリングのそれぞれは、
    前記複数のメモリセルアレイレイヤのうち、最も低いレイヤから最も高いレイヤに伸びており、
    ストリング選択ラインに接続されたストリング選択トランジスタと、
    接地選択ラインに接続された接地選択トランジスタと、
    前記ストリング選択トランジスタと前記接地選択トランジスタとの間にシリーズで連結された複数のメインＮＡＮＤフラッシュメモリセルと、
    前記ダミーワードラインに接続されたダミーＮＡＮＤフラッシュメモリセルと、
    を含む請求項１３に記載の不揮発性メモリ装置。
  15. 前記ダミーＮＡＮＤフラッシュメモリセルは、
    前記ＮＡＮＤメモリセルストリングで前記ストリング選択トランジスタに隣接した請求項１４に記載の不揮発性メモリ装置。
  16. 前記ダミーＮＡＮＤフラッシュメモリセルは、
    前記ＮＡＮＤメモリセルストリングで前記接地選択トランジスタに隣接した請求項１４に記載の不揮発性メモリ装置。
  17. 第１方向に積層された複数のメモリセルアレイレイヤに配列された複数の不揮発性メモリセル、前記複数のメモリセルアレイレイヤを横切る第２方向に伸びており、複数のダミーワードラインを含むワードラインを含む垂直メモリセルアレイと、
    動作中に受信アドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記複数のダミーワードラインのそれぞれには複数のダミーワードライン電圧のうち１つを印加するアクセス回路と、を備え、
    前記複数のダミーワードライン電圧は、
    前記選択ワードラインが、各ダミーワードラインに隣接していない場合に、前記各ダミーワードラインに印加される第１ダミーワードライン電圧及び前記選択ワードラインが、前記各ダミーワードラインに隣接した場合に、前記各ダミーワードラインに印加される第２ダミーワードライン電圧を含む不揮発性メモリ装置。
  18. 前記第１ダミーワードライン電圧は、前記第２ダミーワードライン電圧と異なる波形を有するか、
    前記第１ダミーワードライン電圧は、前記第２ダミーワードライン電圧と異なるレベルを有する請求項１７に記載の不揮発性メモリ装置。
  19. 不揮発性メモリ装置の動作を制御するメモリコントローラを含み、
    前記不揮発性メモリ装置は、
    ダミーワードラインを含むワードラインと関連して配列された不揮発性メモリセルアレイと、
    動作中に受信されたアドレスに応答して、前記ワードラインのうち１本のワードラインを選択し、前記選択ワードラインに選択ワードライン電圧を印加し、前記ワードラインのうち、非選択ワードラインに非選択ワードライン電圧を印加し、前記ダミーワードラインにはダミーワードライン電圧を印加するアクセス回路と、を備え、
    前記ダミーワードライン電圧は、前記選択ワードラインが前記ダミーワードラインに隣接していない場合には、第１ダミーワードライン電圧であり、前記選択ワードラインが前記ダミーワードラインに隣接した場合には、前記第１ダミーワードライン電圧と異なる第２ダミーワードライン電圧であるシステム。
  20. 前記システムは、
    前記メモリコントローラの動作を制御するプロセッサと、
    前記プロセッサ及び前記メモリコントローラの動作によって、前記不揮発性メモリ装置から抽出した出力データによって定義されるイメージをディスプレイするディスプレイと、
    をさらに含む請求項１９に記載のシステム。
JP2012126809A 2011-06-03 2012-06-04 選択ワードラインの位置によってダミーワードライン電圧を制御する不揮発性メモリ装置及び方法 Pending JP2012252775A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020110054190A KR20120134941A (ko) 2011-06-03 2011-06-03 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
KR10-2011-0054190 2011-06-03
US13/327,415 US20120307561A1 (en) 2011-06-03 2011-12-15 Non-volatile memory device and method controlling dummy word line voltage according to location of selected word line
US13/327,415 2011-12-15

Publications (1)

Publication Number Publication Date
JP2012252775A true JP2012252775A (ja) 2012-12-20

Family

ID=47261579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012126809A Pending JP2012252775A (ja) 2011-06-03 2012-06-04 選択ワードラインの位置によってダミーワードライン電圧を制御する不揮発性メモリ装置及び方法

Country Status (3)

Country Link
US (1) US20120307561A1 (ja)
JP (1) JP2012252775A (ja)
KR (1) KR20120134941A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014075169A (ja) * 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
JP2014135493A (ja) * 2013-01-11 2014-07-24 Samsung Electronics Co Ltd ３次元半導体装置及びその製造方法
JP2018511138A (ja) * 2015-03-23 2018-04-19 インテル・コーポレーション ３ｄ ｎａｎｄメモリにおけるリーク電流低減
CN108028070A (zh) * 2015-10-19 2018-05-11 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
US10409499B2 (en) 2017-03-16 2019-09-10 Toshiba Memory Corporation NAND flash memory device and system including SLC and MLC write modes

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013246849A (ja) * 2012-05-25 2013-12-09 Toshiba Corp メモリシステム
US20140089763A1 (en) * 2012-09-26 2014-03-27 Asolid Technology Co., Ltd. Flash memory and accessing method thereof
US10061349B2 (en) * 2012-12-06 2018-08-28 Sandisk Technologies Llc Head mountable camera system
US10110805B2 (en) 2012-12-06 2018-10-23 Sandisk Technologies Llc Head mountable camera system
KR102068163B1 (ko) 2013-02-27 2020-01-20 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20150072034A (ko) * 2013-12-19 2015-06-29 에스케이하이닉스 주식회사 송신 칩, 수신 칩 및 이를 포함하는 송/수신 시스템
JP2015130213A (ja) * 2014-01-07 2015-07-16 株式会社東芝 半導体記憶装置
KR20160005266A (ko) * 2014-07-04 2016-01-14 에스케이하이닉스 주식회사 반도체 장치
US9639291B2 (en) * 2014-09-10 2017-05-02 Kabushiki Kaisha Toshiba Memory system
KR102256918B1 (ko) * 2014-09-23 2021-05-27 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치
KR20160039960A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
KR20160058521A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160071946A (ko) 2014-12-12 2016-06-22 에스케이하이닉스 주식회사 반도체 메모리 장치
US10141049B2 (en) 2014-12-19 2018-11-27 Sandisk Technologies Llc Nonvolatile memory system storing system data in marginal word lines
KR20160115610A (ko) * 2015-03-27 2016-10-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동 방법
KR20160135055A (ko) 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102345597B1 (ko) 2015-06-30 2022-01-03 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치
KR102286193B1 (ko) * 2015-06-30 2021-08-09 에스케이하이닉스 주식회사 플래시 메모리 시스템 및 그의 동작 방법
US10157681B2 (en) * 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
KR102611438B1 (ko) 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
KR102444238B1 (ko) 2016-02-26 2022-09-16 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
US9997258B2 (en) 2016-05-10 2018-06-12 Sandisk Technologies Llc Using non-volatile memory bad blocks
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
TWI611411B (zh) * 2016-12-21 2018-01-11 旺宏電子股份有限公司 記憶體裝置的操作方法
US9887002B1 (en) * 2017-05-02 2018-02-06 Sandisk Technologies Llc Dummy word line bias ramp rate during programming
KR102326558B1 (ko) 2017-07-28 2021-11-15 삼성전자주식회사 낸드 스트링을 포함하는 메모리 장치 및 그 동작 방법
US10297323B2 (en) * 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming
US10283202B1 (en) * 2017-11-16 2019-05-07 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of selected word line voltage after pre-charge during programming
US10438671B1 (en) 2018-06-22 2019-10-08 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack during programming
US11282575B2 (en) * 2018-11-07 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
US10685723B1 (en) * 2018-12-20 2020-06-16 Sandisk Technologies Llc Reducing read disturb in two-tier memory device by modifying duration of channel discharge based on selected word line
US10636500B1 (en) * 2018-12-20 2020-04-28 Sandisk Technologies Llc Reducing read disturb in two-tier memory device by modifying ramp up rate of word line voltages during channel discharge
US10748627B2 (en) * 2018-12-21 2020-08-18 Sandisk Technologies Llc Reducing neighbor word line interference in a two-tier memory device by modifying word line programming order
CN109979509B (zh) * 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
US10741250B1 (en) * 2019-06-05 2020-08-11 Macronix International Co., Ltd. Non-volatile memory device and driving method thereof
KR20210000409A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210022262A (ko) * 2019-08-20 2021-03-03 삼성전자주식회사 비휘발성 메모리 장치
JP7350096B2 (ja) 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
CN110998844A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
JP7350095B2 (ja) 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
CN112634965B (zh) * 2019-11-13 2022-11-04 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
KR20240050458A (ko) * 2019-12-09 2024-04-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스
CN114400036A (zh) 2019-12-09 2022-04-26 长江存储科技有限责任公司 用于通过调整虚设字线的电压而降低编程干扰的方法和存储器
KR20210146093A (ko) * 2020-05-26 2021-12-03 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11600339B2 (en) 2021-02-23 2023-03-07 Macronix International Co., Ltd. Operation method for a memory device
TWI762210B (zh) * 2021-02-23 2022-04-21 旺宏電子股份有限公司 記憶體裝置之操作方法
US11676649B2 (en) * 2021-07-22 2023-06-13 Micron Technology, Inc. Sense timing coordination for memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
KR100697285B1 (ko) * 2005-05-11 2007-03-20 삼성전자주식회사 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR100882205B1 (ko) * 2007-06-27 2009-02-06 삼성전자주식회사 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
JP2011086364A (ja) * 2009-09-17 2011-04-28 Toshiba Corp 不揮発性半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014075169A (ja) * 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
JP2014135493A (ja) * 2013-01-11 2014-07-24 Samsung Electronics Co Ltd ３次元半導体装置及びその製造方法
JP2018511138A (ja) * 2015-03-23 2018-04-19 インテル・コーポレーション ３ｄ ｎａｎｄメモリにおけるリーク電流低減
CN108028070A (zh) * 2015-10-19 2018-05-11 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
JP2018536959A (ja) * 2015-10-19 2018-12-13 サンディスク テクノロジーズ エルエルシー メモリのワード線依存チャネルのプリチャージ
CN108028070B (zh) * 2015-10-19 2021-05-14 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
US10409499B2 (en) 2017-03-16 2019-09-10 Toshiba Memory Corporation NAND flash memory device and system including SLC and MLC write modes

Also Published As

Publication number Publication date
US20120307561A1 (en) 2012-12-06
KR20120134941A (ko) 2012-12-12

Similar Documents

Publication Publication Date Title
JP2012252775A (ja) 選択ワードラインの位置によってダミーワードライン電圧を制御する不揮発性メモリ装置及び方法
CN110070900B (zh) 具有不同的伪字线的三维快闪存储器件和数据储存设备
CN108281166B (zh) 存储装置及其操作方法
US8654580B2 (en) Non-volatile memory devices and systems including the same, and methods of programming non-volatile memory devices
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
CN108511010B (zh) 存储器装置及其操作方法
CN105321567B (zh) 非易失性存储器装置、编程方法及存储装置
KR101373897B1 (ko) 액세스 라인 종속 바이어스 방식
US9318203B2 (en) Semiconductor device being capable of improving program speed and program disturbance characteristics
KR20200040021A (ko) 메모리 장치 및 이의 동작 방법
US10923193B2 (en) Memory device including voltage generating circuit
US10559331B2 (en) Memory device and method of operating the same
US9373404B2 (en) Sensing memory cells coupled to different access lines in different blocks of memory cells
KR20130085154A (ko) 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
CN102810332A (zh) 非易失性存储器和根据被选字线控制虚设字线电压的方法
KR20130027686A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102635466B1 (ko) 메모리 장치 및 그것의 동작 방법
US8804417B2 (en) Nonvolatile memory device including dummy memory cell and program method thereof
US11222705B2 (en) Memory device and operating method of the memory device
US20190198111A1 (en) Semiconductor storage device
US8848450B2 (en) Method and apparatus for adjusting maximum verify time in nonvolatile memory device
US8634249B2 (en) Programming method for non-volatile memory device
KR102375365B1 (ko) 비휘발성 메모리 장치, 그것의 프로그램 방법, 및 그것을 포함하는 저장 장치
JP2019057335A (ja) 半導体記憶装置
CN114822658A (zh) 存储器设备以及操作存储器设备的方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226