KR20210146093A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20210146093A
KR20210146093A KR1020200063136A KR20200063136A KR20210146093A KR 20210146093 A KR20210146093 A KR 20210146093A KR 1020200063136 A KR1020200063136 A KR 1020200063136A KR 20200063136 A KR20200063136 A KR 20200063136A KR 20210146093 A KR20210146093 A KR 20210146093A
Authority
KR
South Korea
Prior art keywords
dummy
cells
word line
voltage
program operation
Prior art date
Application number
KR1020200063136A
Other languages
English (en)
Inventor
이종훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200063136A priority Critical patent/KR20210146093A/ko
Priority to US17/068,258 priority patent/US11348644B2/en
Priority to CN202110223921.4A priority patent/CN113724752A/zh
Publication of KR20210146093A publication Critical patent/KR20210146093A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 셀 스트링, 주변 회로 및 제어 로직을 포함한다. 셀 스트링은 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 선택 트랜지스터 및 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 추가적으로 더 포함한다. 주변 회로는 복수의 더미 셀들에 대한 더미 프로그램 동작을 수행한다. 제어 로직은 더미 프로그램 동작 시, 복수의 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 주변 회로를 제어한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 감소된 칩 사이즈를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 선택 트랜지스터 및 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 셀 스트링; 복수의 더미 셀들에 대한 더미 프로그램 동작을 수행하는 주변 회로; 및 더미 프로그램 동작 시, 복수의 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 주변 회로를 제어하는 제어 로직;을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 선택 트랜지스터 및 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 셀 스트링; 복수의 더미 셀들에 대한 더미 프로그램 동작을 수행하는 주변 회로; 및 더미 프로그램 동작 시에, 복수의 메모리 셀들에까지의 거리가 가까운 더미 셀 일수록 더 낮은 문턱 전압을 갖도록 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 선택 트랜지스터 및 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 메모리 장치의 동작 방법에 있어서, 복수의 더미 셀들과 연결된 복수의 더미 워드라인들 중 선택된 더미 워드라인에 더미 셀 프로그램 전압을 인가하는 단계; 및 선택된 더미 워드라인과 복수의 메모리 셀들간의 거리에 따라 결정된 더미 셀 프로그램 검증 전압을 선택된 더미 워드라인에 인가하는 단계를 포함할 수 있다.
선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 선택 트랜지스터 및 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 메모리 장치의 동작 방법에 있어서, 복수의 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 프로그램 하는 단계; 복수의 더미 셀들과 연결된 복수의 더미 워드라인들에 동일한 전압을 인가하는 단계; 및 복수의 메모리 셀들에 대한 노멀 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 기술에 따르면 칩 사이즈가 감소된 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 일 실시 예에 따른, 도 3의 셀 스트링을 설명하기 위한 도면이다.
도 5는 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 6은 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 9는 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 11은 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 12는 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 13은 일 실시 예에 따른 도 1의 메모리 장치의 소거 동작 및 소프트 프로그램 동작을 설명하기 위한 순서도이다.
도 14는 일 실시 예에 따른 도 1의 메모리 장치의 더미 프로그램 동작 및 노멀 프로그램 동작을 설명하기 위한 순서도이다.
도 15는 도 14의 더미 프로그램 동작을 상세히 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트(300) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 더미 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 전압 레벨 저장부(131) 및 프로그램 동작 제어부(132)를 포함할 수 있다.
실시 예에서, 전압 레벨 저장부(131)는 복수의 더미 셀들에 대한 프로그램 검증 동작시 복수의 더미 셀들에 인가될 더미 프로그램 검증 전압의 레벨에 관한 정보(Vfy_inf)를 저장할 수 있다. 복수의 더미 셀들은 선택 트랜지스터 및 복수의 메모리 셀들 사이에 직렬로 연결될 수 있다.
구체적으로, 더미 프로그램 검증 전압의 레벨에 관한 정보(Vfy_inf)는 복수의 더미 셀들과 연결된 복수의 더미 워드라인들 각각에 인가될 프로그램 검증 전압의 레벨 정보를 포함할 수 있다. 실시 예에서, 복수의 더미 워드라인들 각각에 인가될 더미 프로그램 검증 전압의 레벨들은 각 더미 워드라인 별로 다를 수 있다. 실시 예에서, 복수의 더미 워드라인들 중 적어도 둘 이상의 더미 워드라인들에 인가되는 더미 프로그램 검증 전압의 레벨들은 같을 수 있다.
실시 예로서, 프로그램 동작 제어부(132)는 전압 레벨 저장부(131)로부터 수신한 더미 프로그램 검증 전압의 레벨에 관한 정보(Vfy_inf)를 기초로 복수의 더미 셀들에 대한 프로그램 동작 및 프로그램 검증 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(132)는 복수의 더미 워드라인들의 위치에 따라 각 복수의 더미 워드라인들과 연결된 복수의 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 주변 회로(120)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(132)는 프로그램 검증 동작 시, 선택 트랜지스터로부터 복수의 메모리 셀들에 가까운 더미 워드라인일수록, 더미 워드라인에 낮은 레벨의 더미 프로그램 검증 전압을 인가하도록 주변 회로(120)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(132)는 프로그램 검증 동작 시, 선택 트랜지스터로부터 복수의 메모리 셀들에 먼 더미 워드라인 일수록, 더미 워드라인에 높은 레벨의 더미 프로그램 검증 전압을 인가하도록 주변 회로(120)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(132)는 프로그램 검증 동작 시 서로 인접한 더미 워드라인들에 동일한 레벨의 더미 프로그램 검증 전압을 인가하도록 주변 회로(120)를 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬로 연결된 복수의 드레인 더미 셀들(DDMC1~DDMCL, (L은 양의 정수)), 직렬 연결된 복수의 메모리 셀들(MC1~MCN, (N은 양의 정수)), 직렬로 연결된 복수의 소스 더미 셀들(SDMC1~SDMCK, (K는 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제L 드레인 더미 셀들(DDMC1~DDMCL)의 게이트 단자 각각은 제1 내지 제L 드레인 더미 워드라인들(DDWL_1~DDWL_L)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제N 메모리 셀들(MC1~MCN)의 게이트 단자 각각은 제1 내지 제N 노멀 워드라인들(WL_1~WL_N)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제K 소스 더미 셀들(SDMC1~SDMCK)의 게이트 단자 각각은 제1 내지 제K 소스 더미 워드라인들(SDWL_1~SDWL_K)에 연결되고, 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제L 드레인 더미 셀(DDMCL)의 드레인 단자에 연결된다. 제1 내지 제L 드레인 더미 셀들(DDMC1~DDMCL)은 서로 직렬로 연결되고, 제1 내지 제N 메모리 셀들(MC1~MCN)은 서로 직렬로 연결된다. 또한, 제1 내지 제K 소스 더미 셀들(SDMC1~SDMCK)은 직렬로 연결되고, 제1 드레인 더미 셀(DDMC1)과 제N 메모리 셀(MCN)은 직렬로 연결되고, 제1 메모리 셀(MC1)은 제K 소스 더미 셀(SDMCK)과 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 소스 더미 셀(SDMC1)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL), 제1 내지 제L 드레인 더미 워드라인들(DDWL_1~DDWL_L), 제1 내지 제N 노멀 워드라인들(WL_1~WL_N), 제1 내지 제K 소스 더미 워드라인들(SDWL_1~SDWL_K) 및 소스 선택 라인(SSL)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제1 내지 제L 드레인 더미 워드라인들(DDWL_1~DDWL_L), 제1 내지 제N 노멀 워드라인들(WL_1~WL_N), 제1 내지 제K 소스 더미 워드라인들(SDWL_1~SDWL_K) 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 일 실시 예에 따른, 도 3의 셀 스트링을 설명하기 위한 도면이다.
도 4를 참조하면, 도 3을 참조하여 설명된 셀 스트링들(CS1_1~CS1_m) 중 어느 하나의 셀 스트링의 구조가 도시된다. 하나의 셀 스트링은 소스 선택 트랜지스터(SST), 복수의 소스 더미 셀들(SDMC1~SDMCK), 복수의 메모리 셀들(MC1~MCN), 복수의 드레인 더미 셀들(DDMC1~DDMCL) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
하나의 셀 스트링에 포함되는 드레인 선택 트랜지스터의 개수 및 소스 선택 트랜지스터의 개수는 본 실시 예에 제한되지 않는다. 다양한 실시 예에서 하나의 셀 스트링은 드레인 더미 셀들 및 소스 더미 셀들 중 어느 하나의 더미 셀들만을 포함할 수 있다.
도 4에서, 드레인 선택 라인(DSL)은 드레인 선택 트랜지스터(DST)와 연결될 수 있다. 복수의 드레인 더미 워드라인들(DDWL_1~DDWL_L)은 복수의 드레인 더미 셀들(DDMC1~DDMCL)과 연결될 수 있다. 복수의 노멀 워드라인들(WL_1~WL_N)은 복수의 메모리 셀들(MC1~MCN)과 연결될 수 있다. 복수의 소스 더미 워드라인들(SDWL_1~SDWL_K)은 복수의 소스 더미 셀들(SDMC1~SDMCK)과 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터(SST)와 연결될 수 있다.
본 발명의 실시 예에 따르면, 복수의 드레인 더미 셀들(DDMC1~DDMCL) 및 복수의 소스 더미 셀들(SDMC1~SDMCK)은 해당 셀 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 제공될 수 있다. 예를 들면, 복수의 소스 더미 셀들(SDMC1~SDMCK)은 소스 선택 트랜지스터(SST)와 복수의 메모리 셀들(MC1~MCN) 사이의 채널 전위 차이를 감소시키는 버퍼 역할을 수행할 수 있다. 복수의 드레인 더미 셀들(DDMC1~DDMCL)은 드레인 선택 트랜지스터(DST)와 복수의 메모리 셀들(MC1~MCN) 사이의 채널 전위 차이를 감소시키는 버퍼 역할을 수행할 수 있다.
실시 예에서, 임의의 메모리 블록에 대한 소거 동작 이후에, 메모리 블록에 포함된 복수의 드레인 더미 셀들(DDMC1~DDMCL) 및 복수의 소스 더미 셀들(SDMC1~SDMCK)이 타겟 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다.
설명의 편의상 복수의 드레인 더미 셀들(DDMC1~DDMCL)에 대한 더미 프로그램 동작을 예시로 설명하기로 한다. 복수의 소스 더미 셀들(SDMC1~SDMCK)에 대한 더미 프로그램 동작도 복수의 드레인 더미 셀들(DDMC1~DDMCL)에 대한 더미 프로그램 동작과 마찬가지로 설명될 수 있다.
실시 예에서, 복수의 드레인 더미 셀들(DDMC1~DDMCL)은 서로 다른 문턱 전압을 갖도록 프로그램될 수 있다. 구체적으로, 복수의 드레인 더미 셀들(DDMC1~DDMCL)이 서로 다른 문턱 전압을 갖도록, 더미 프로그램 검증 동작 시에, 복수의 드레인 더미 워드라인들(DDWL_1~DDWL_L)에 서로 다른 더미 프로그램 검증 전압이 인가될 수 있다. 이때, 더미 프로그램 검증 전압의 레벨은 각 더미 워드라인들의 위치에 따라 다를 수 있다. 다양한 실시 예에서, 인접한 적어도 둘 이상의 드레인 더미 워드라인들에 같은 레벨의 더미 프로그램 검증 전압이 인가될 수 있다.
예를 들어, 드레인 선택 트랜지스터(DST)로부터 복수의 메모리 셀들(MC1~MCN)에 더 가까운 드레인 더미 워드라인일수록, 드레인 더미 워드라인에 더 낮은 더미 프로그램 검증 전압이 인가될 수 있다. 복수의 메모리 셀들(MC1~MCN)에 가까운 제1 드레인 더미 워드라인(DDWL_1)에 제L 드레인 더미 워드라인(DDWL_L)보다 더 낮은 더미 프로그램 검증 전압이 인가될 수 있다.
실시 예에서, 더미 프로그램 동작이 수행된 이후, 복수의 메모리 셀들(MC1~MCN)에 대한 노멀 프로그램 동작이 수행될 수 있다. 실시 예에서, 노멀 프로그램 동작 시, 복수의 드레인 더미 워드라인들(DDWL_1~DDWL_L)에 동일한 레벨의 더미 워드라인 전압이 인가될 수 있다. 노멀 프로그램 동작 시, 복수의 소스 더미 워드라인들(SDWL_1~SDWL_K)에는 동일한 레벨의 더미 워드라인 전압이 인가될 수 있다.
도 5는 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 5를 참조하면, 가로 축은 선택 라인 및 워드라인의 순번을 나타내고, 세로 축은 셀 스트링의 채널 전위를 나타낸다. 채널 전위는 각 워드라인에 인가되는 전압과 워드라인과 연결된 메모리 셀의 문턱 전압의 차이를 기초로 결정될 수 있다.
도 5에서, 셀 스트링은 제1 내지 제3 드레인 더미 셀들을 포함하는 것으로 가정하여 설명한다. 다만, 셀 스트링에 포함되는 드레인 더미 셀들의 개수는 본 실시 예에 제한되지 않는다. 제1 드레인 더미 셀은 제1 드레인 더미 워드라인(DDWL_1)과 연결될 수 있다. 제2 드레인 더미 셀은 제2 드레인 더미 워드라인(DDWL_2)과 연결될 수 있다. 제3 드레인 더미 셀은 제3 드레인 더미 워드라인(DDWL_3)과 연결될 수 있다.
제1 내지 제3 드레인 더미 셀들은 동일한 문턱 전압을 갖도록 프로그램될 수 있다. 예를 들어, 제1 드레인 더미 셀의 문턱 전압(Vdfya), 제2 드레인 더미 셀의 문턱 전압(Vdfyb) 및 제3 드레인 더미 셀의 문턱 전압(Vdfyc)은 서로 동일할 수 있다.
실시 예에서, 복수의 메모리 셀들에 대한 노멀 프로그램 동작 시, 복수의 메모리 셀들과 연결된 복수의 노멀 워드라인들 중 선택된 워드라인에는 프로그램 펄스 전압이 인가될 수 있다. 복수의 노멀 워드라인들 중 비선택된 워드라인에는 패스 전압이 인가될 수 있다. 복수의 더미 워드라인들(DDWL_1~DDWL_3)에 동일한 더미 워드라인 전압이 인가될 수 있다.
구체적으로, 노멀 프로그램 동작에서, 제1 드레인 더미 워드라인(DDWL_1)에 제1 더미 워드라인 전압(Vddwl_1)이 인가될 수 있다. 제2 드레인 더미 워드라인(DDWL_2)에 제2 더미 워드라인 전압(Vddwl_2)이 인가될 수 있다. 제3 드레인 더미 워드라인(DDWL_3)에 제3 더미 워드라인 전압(Vddwl_3)이 인가될 수 있다. 복수의 더미 워드라인 전압들(Vddwl_1~Vddwl_3)의 크기는 동일할 수 있다. 이 경우 제1 내지 제3 드레인 더미 셀들의 채널 전위는 동일하게 형성될 수 있다.
이 경우, 제3 드레인 더미 셀의 채널과 드레인 선택 트랜지스터의 채널의 급격한 전위 차가 발생하고 인접한 워드라인에 핫 캐리어 인젝션(Hot Carrier Injection, HCI) 디스터브가 발생될 수 있다.
도 6은 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 6을 참조하면, 셀 스트링의 구조는 도 5를 참조하여 설명된 셀 스트링의 구조와 동일할 수 있다. 도 6에서, 제1 내지 제3 드레인 더미 셀들의 문턱 전압(Vdfya~Vdfyc)의 크기는 서로 동일할 수 있다. 노멀 프로그램 동작 시 제1 내지 제3 드레인 더미 워드라인들(DDWL_1~DDWL_3)에 인가되는 더미 워드라인 전압의 크기는 다를 수 있다.
구체적으로, 노멀 프로그램 동작 시, 드레인 선택 라인(DSL)과 가장 인접한 드레인 더미 워드라인에는 가장 낮은 레벨의 더미 워드라인 전압이 인가될 수 있다. 드레인 더미 워드라인이 드레인 선택 라인(DSL)으로부터 노멀 워드라인에 가까워 질수록, 드레인 더미 워드라인에 높은 레벨의 더미 워드라인 전압이 인가될 수 있다. 즉, 제1 드레인 더미 워드라인(DDWL_1)에서 제3 드레인 더미 워드라인(DDWL_3)으로 갈수록 더미 워드라인에 인가되는 더미 워드라인 전압의 크기는 감소할 수 있다. 예를 들어, 제3 더미 워드라인 전압(Vddwl_3)은 제2 더미 워드라인 전압(Vddwl_2)보다 작을 수 있다. 제2 더미 워드라인 전압(Vddwl_2)은 제1 더미 워드라인 전압(Vddwl_1)보다 작을 수 있다.
따라서, 제1 내지 제3 드레인 더미 셀들은 동일한 문턱 전압을 가지나, 서로 다른 크기의 더미 워드라인 전압이 인가되므로, 노멀 프로그램 동작시 완만한 기울기을 갖는 채널 전위가 형성될 수 있다.
예를 들어, 제1 드레인 더미 워드라인(DDWL_1)으로부터 제3 드레인 더미 워드라인(DDWL_3)으로 갈수록, 더미 워드라인에 인가되는 더미 워드라인 전압의 크기는 감소하므로, 제1 내지 제3 드레인 더미 셀들의 채널 전위(DCh1~Dch3)는 완만하게 감소할 수 있다.
따라서, 도 5를 참조하여 설명된 급격한 채널 전위 차로 인한 HCI 디스터브가 개선될 수 있다. 다만, 각 드레인 더미 워드라인에 서로 다른 레벨의 더미 워드라인 전압을 인가하기 위해 추가되는 별도의 전압 생성 회로로 인해 칩 사이즈가 증가될 수 있다.
도 7은 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 7을 참조하면, 셀 스트링의 구조는 도 5를 참조하여 설명된 셀 스트링의 구조와 동일할 수 있다. 도 7에서, 제1 내지 제3 드레인 더미 셀들 각각의 문턱 전압(Vdfya~Vdfyc)의 크기는 서로 상이할 수 있다. 노멀 프로그램 동작 시 제1 내지 제3 드레인 더미 워드라인들(DDWL_1~DDWL_3)에 인가되는 더미 워드라인 전압(Vddwl_1~Vddwl_3)의 크기는 서로 동일할 수 있다.
실시 예서, 제1 내지 제3 드레인 더미 셀들은 제1 내지 제3 드레인 더미 셀들의 위치에 기초하여, 서로 다른 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다.
예를 들어, 드레인 선택 라인(DSL)과 연결된 드레인 선택 트랜지스터와 가장 가까운 제3 드레인 더미 셀은 제1 내지 제3 드레인 더미 셀들 중 가장 큰 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다. 제N 워드라인(WL_N)과 연결된 메모리 셀과 가장 가까운 제1 드레인 더미 셀은 제1 내지 제3 드레인 더미 셀들 중 가장 작은 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다. 제2 드레인 더미 셀은 제1 드레인 더미 셀의 문턱 전압과 제3 드레인 더미 셀의 문턱 전압 사이의 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다.
따라서, 제1 드레인 더미 셀의 문턱 전압(Vdfya)은 제2 드레인 더미 셀의 문턱 전압(Vdfyb)보다 작고, 제2 드레인 더미 셀의 문턱 전압(Vdfyb)은 제3 드레인 더미 셀의 문턱 전압(Vdfyc)보다 작을 수 있다.
따라서, 노멀 프로그램 동작 시 제1 내지 제3 드레인 더미 셀들에 동일한 더미 워드라인 전압이 인가되나, 제1 내지 제3 드레인 더미 셀들이 서로 다른 문턱 전압을 가지므로, 노멀 프로그램 동작시 완만한 기울기을 갖는 채널 전위가 형성될 수 있다.
예를 들어, 제1 드레인 더미 셀로부터 제3 드레인 더미 셀로 갈수록, 드레인 더미 셀의 문턱 전압 크기는 상승하므로, 제1 내지 제3 드레인 더미 셀들의 채널 전위(DCh1~DCh3)는 완만하게 감소할 수 있다.
따라서, 도 5를 참조하여 설명된 급격한 채널 전위 차로 인한 HCI 디스터브가 개선될 수 있다. 각 드레인 더미 워드라인에 같은 레벨의 더미 워드라인 전압을 인가하기 때문에, 도 6을 참조하여 설명된 바와 달리, 서로 다른 레벨의 더미 워드라인 전압을 인가하기 위해 추가되는 별도의 전압 생성 회로가 불필요하고 칩 사이즈가 감소될 수 있다.
도 8은 일 실시 예에 따른, 프로그램 동작 시 워드라인의 위치에 따른 셀 스트링의 채널 전위를 설명하기 위한 도면이다.
도 8을 참조하면, 가로 축은 선택 라인 및 워드라인의 순번을 나타내고, 세로 축은 셀 스트링의 채널 전위를 나타낸다. 채널 전위는 각 워드라인에 인가되는 전압과 워드라인과 연결된 메모리 셀의 문턱 전압의 차이를 기초로 결정될 수 있다.
도 8에서, 셀 스트링은 제1 내지 제3 소스 더미 셀들을 포함하는 것으로 가정하여 설명한다. 다만, 셀 스트링에 포함되는 소스 더미 셀들의 개수는 본 실시 예에 제한되지 않는다. 제1 소스 더미 셀은 제1 소스 더미 워드라인(SDWL_1)과 연결될 수 있다. 제2 소스 더미 셀은 제2 소스 더미 워드라인(SDWL_2)과 연결될 수 있다. 제3 소스 더미 셀은 제3 소스 더미 워드라인(SDWL_3)과 연결될 수 있다.
도 8에서, 제1 내지 제3 소스 더미 셀들 각각의 문턱 전압(Vsfya~Vsfyc)의 크기는 서로 상이할 수 있다. 노멀 프로그램 동작 시 제1 내지 제3 소스 더미 워드라인들(SDWL_1~SDWL_3)에 인가되는 더미 워드라인 전압(Vsdwl_1~Vsdwl_3)의 크기는 서로 동일할 수 있다.
실시 예서, 제1 내지 제3 소스 더미 셀들은 제1 내지 제3 소스 더미 셀들의 위치에 기초하여, 서로 다른 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다.
예를 들어, 소스 선택 라인(SSL)과 연결된 소스 선택 트랜지스터와 가장 가까운 제1 소스 더미 셀은 제1 내지 제3 소스 더미 셀들 중 가장 큰 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다. 제1 워드라인(WL_1)과 연결된 메모리 셀과 가장 가까운 제3 소스 더미 셀은 제1 내지 제3 소스 더미 셀들 중 가장 작은 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다. 제2 소스 더미 셀은 제1 소스 더미 셀의 문턱 전압과 제3 소스 더미 셀의 문턱 전압 사이의 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다.
따라서, 제1 소스 더미 셀의 문턱 전압(Vsfya)은 제2 소스 더미 셀의 문턱 전압(Vsfyb)보다 크고, 제2 소스 더미 셀의 문턱 전압(Vsfyb)은 제3 소스 더미 셀의 문턱 전압(Vsfyc)보다 클 수 있다.
따라서, 노멀 프로그램 동작 시 제1 내지 제3 소스 더미 셀들에 동일한 더미 워드라인 전압이 인가되나, 제1 내지 제3 소스 더미 셀들이 서로 다른 문턱 전압을 가지므로, 노멀 프로그램 동작시 완만한 기울기을 갖는 채널 전위가 형성될 수 있다.
예를 들어, 제1 소스 더미 셀로부터 제3 소스 더미 셀로 갈수록, 소스 더미 셀의 문턱 전압 크기는 감소하므로, 제1 내지 제3 소스 더미 셀들의 채널 전위(SCh1~SCh3)는 완만하게 증가할 수 있다.
따라서, 급격한 채널 전위 차로 인한 HCI 디스터브가 개선될 수 있다. 각 소스 더미 워드라인에 같은 레벨의 더미 워드라인 전압을 인가하기 때문에, 서로 다른 레벨의 더미 워드라인 전압을 인가하기 위해 추가되는 별도의 전압 생성 회로가 불필요하고 칩 사이즈가 감소될 수 있다.
도 9는 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 9를 참조하면, 제1 내지 제3 드레인 더미 워드라인(DDWL_1~DDWL_3)에 연결된 드레인 더미 셀들의 문턱 전압 분포가 도시된다.
도 9에서, 복수의 드레인 더미 워드라인(DDWL_1~DDWL_3)에 연결된 드레인 더미 셀들이 동일한 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 예를 들어, 복수의 메모리 셀들에 대한 노멀 프로그램 동작이 수행되기 전에 즉 제1 내지 제3 드레인 더미 셀들의 문턱 전압들(Vfya_1~Vfyc_1)이 모두 같도록 더미 프로그램 동작이 수행될 수 있다.
예를 들어, 더미 프로그램 동작을 통해, 제1 내지 제3 드레인 더미 셀들의 문턱 전압들(Vfya_1~Vfyc_1)은 -0.5V일 수 있다. 노멀 프로그램 동작에서, 제3 드레인 더미 워드라인(DDWL_3)에는 3V가 인가되고, 제2 드레인 더미 워드라인(DDWL_2)에는 6V가 인가되고, 제1 드레인 더미 워드라인(DDWL_1)에는 7V가 인가될 수 있다. 이 경우, 제1 드레인 더미 셀에는 제1 더미 워드라인 전압과 제1 드레인 더미 셀의 문턱 전압(Vfya_1) 차이에 기초하여, 약 6V~7.5V의 채널 전위가 형성될 수 있다. 이와 유사하게, 제2 드레인 더미 셀에는 제2 드레인 더미 워드라인 전압과 제2 드레인 더미 셀의 문턱 전압(Vfyb_1) 차이에 기초하여, 약 5V~6.5V의 채널 전위가 형성될 수 있다. 마지막으로, 제3 드레인 더미 셀에는 제3 드레인 더미 워드라인 전압과 제3 드레인 더미 셀의 문턱 전압(Vfyc_1) 차이에 기초하여, 2V~3.5V의 채널 전위가 형성될 수 있다.
도 9에서, 드레인 더미 셀들의 문턱 전압 분포를 기준으로 설명하였지만, 소스 더미 셀들의 문턱 전압 분포도 마찬가지 방식으로 설명될 수 있다.
도 10은 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 10을 참조하면, 제1 내지 제3 드레인 더미 워드라인(DDWL_1~DDWL_3)에 연결된 드레인 더미 셀들의 문턱 전압 분포가 도시된다.
도 10에서, 복수의 드레인 더미 셀들은 드레인 더미 셀의 위치에 기초하여, 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 예를 들어, 복수의 드레인 더미 워드라인(DDWL_1~DDWL_3)에 연결된 드레인 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 더미 프로그램 동작은 복수의 메모리 셀들에 대한 노멀 프로그램 동작이 수행되기 전에 수행될 수 있다.
구체적으로, 드레인 선택 라인에 가장 가까운 제3 드레인 더미 워드라인(DDWL_3)에 연결된 제3 드레인 더미 셀은 제1 내지 제3 드레인 더미 셀들 중 가장 높은 문턱 전압(Vfyc_2)을 갖도록 더미 프로그램 동작이 수행될 수 있다. 노멀 워드라인에 가장 가까운 제1 드레인 더미 워드라인(DDWL_1)에 연결된 제1 드레인 더미 셀은 제1 내지 제3 드레인 더미 셀들 중 가장 낮은 문턱 전압(Vfya_2)을 갖도록 프로그램 동작이 수행될 수 있다. 마지막으로, 제2 드레인 더미 워드라인(DDWL_2)에 연결된 제2 드레인 더미 셀은 제1 드레인 더미 셀의 문턱 전압(Vfya_1)보다 크고 제3 드레인 더미 셀의 문턱 전압(Vfyc_2)보다 작은 문턱 전압(Vfyb_2)을 갖도록 더미 프로그매 동작이 수행될 수 있다. 즉 드레인 선택 라인으로부터 노멀 워드라인에 가까운 드레인 더미 셀 일수록, 낮은 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다.
도 10에서, 제1 내지 제3 드레인 더미 셀들이 서로 다른 더미 셀 문턱 전압을 갖게 하기 위해서, 더미 프로그램 동작 시, 복수의 드레인 더미 워드라인(DDWL_1~DDWL_3)에는 서로 다른 더미 프로그램 검증 전압이 인가될 수 있다. 구체적으로, 드레인 선택 라인으로부터 노멀 워드라인에 가까운 드레인 더미 워드라인일수록, 더미 프로그램 동작시 낮은 더미 프로그램 검증 전압이 인가될 수 있다.
예를 들어, 더미 프로그램 동작을 통해, 제1 드레인 더미 셀의 문턱 전압(Vfya_2)은 -1.5V일 수 있다. 제2 드레인 더미 셀의 문턱 전압(Vfyb_2)은 -0.5V일 수 있다. 제3 드레인 더미 셀의 문턱 전압(Vfyc_2)은 2.5V일 수 있다.
더미 프로그램 동작이 수행된 이후 노멀 프로그램 동작시 제1 내지 제3 더미 워드라인들(DDWL_1~DDWL_3)에 동일한 더미 워드라인 전압이 인가될 수 있다.
구체적으로, 제1 내지 제3 드레인 더미 워드라인들(DDWL_1~DDWL_3)에 모두 6V가 인가될 수 있다. 이 경우, 제1 드레인 더미 셀에는 제1 드레인 더미 워드라인 전압과 제1 더미 셀의 문턱 전압(Vfya_2) 차이에 기초하여, 약 6V~7.5V의 채널 전위가 형성될 수 있다. 이와 유사하게, 제2 드레인 더미 셀에는 제2 드레인 더미 워드라인 전압과 제2 더미 셀의 문턱 전압(Vfyb_2) 차이에 기초하여, 약 5V~6.5V의 채널 전위가 형성될 수 있다. 마지막으로, 제3 드레인 더미 셀에는 제3 드레인 더미 워드라인 전압과 제3 더미 셀의 문턱 전압(Vfyc_2) 차이에 기초하여, 2V~3.5V의 채널 전위가 형성될 수 있다.
도 10에서 복수의 드레인 더미 셀들에 대한 더미 프로그램 동작 및 노멀 프로그램 동작이 설명되었지만, 마찬가지 방식으로 복수의 소스 더미 셀들에 대한 더미 프로그램 동작 및 노멀 프로그램 동작이 수행될 수 있다.
예를 들어, 복수의 소스 더미 워드라인에 연결된 복수의 소스 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 복수의 소스 더미 셀들은, 소스 더미 셀의 위치에 기초 하여 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 예를 들어, 소스 선택 라인에 가장 가까운 소스 더미 셀은 복수의 소스 더미 셀들 중 가장 높은 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다. 노멀 워드라인에 가장 가까운 소스 더미 셀은 가장 낮은 문턱 전압을 갖도록 더미 프로그램 동작이 수행될 수 있다. 즉 소스 선택 라인으로부터 노멀 워드라인에 가까운 소스 더미 셀일수록, 낮은 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다.
도 11은 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 11을 참조하면, 제1 내지 제3 드레인 더미 워드라인(DDWL_1~DDWL_3)에 연결된 드레인 더미 셀들의 문턱 전압 분포가 도시된다.
도 11에서, 복수의 드레인 더미 셀들은 드레인 더미 셀의 위치에 기초하여, 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 예를 들어, 복수의 드레인 더미 워드라인(DDWL_1~DDWL_3)에 연결된 드레인 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 더미 프로그램 동작은 복수의 메모리 셀들에 대한 노멀 프로그램 동작이 수행되기 전에 수행될 수 있다.
구체적으로, 제1 드레인 더미 셀의 문턱 전압(Vfya_3)과 제3 드레인 더미 셀의 문턱 전압(Vfyc_3)은 동일할 수 있다. 제1 드레인 더미 셀의 문턱 전압(Vfya_3)과 제2 드레인 더미 셀의 문턱 전압(Vfyb_3)은 서로 다를 수 있다.
더미 프로그램 동작 시, 제1 내지 제3 드레인 더미 워드라인(DDWL_1~DDWL_3) 중 적어도 둘 이상의 드레인 더미 워드라인들에는 서로 다른 더미 프로그램 검증 전압이 인가될 수 있다. 구체적으로, 제3 드레인 더미 워드라인(DDWL_3)과 제1 드레인 더미 워드라인(DDWL_1)에는 동일한 더미 프로그램 검증 전압이 인가되고, 제2 드레인 더미 워드라인(DDWL_2)에는 다른 더미 프로그램 검증 전압이 인가될 수 있다.
실시 예에서, 더미 프로그램 동작을 통해, 제1 드레인 더미 셀 문턱 전압(Vfya_3)과 제3 드레인 더미 셀 문턱 전압(Vfyc_3)은 -0.5V일 수 있다. 제2 드레인 더미 셀 문턱 전압(Vfyb_3)은 0.5V일 수 있다.
노멀 프로그램 동작 시, 제1 및 제2 드레인 더미 워드라인들(DDWL_1~DDWL_2)에 모두 7V가 인가될 수 있다. 제3 드레인 더미 워드라인(DDWL_3)에는 3V가 인가될 수 있다.
이 경우, 제1 드레인 더미 셀에서 제1 더미 워드라인 전압과 제1 더미 셀의 문턱 전압(Vfya_3) 차이에 기초하여, 약 6V~7.5V의 채널 전위가 형성될 수 있다. 제2 드레인 더미 셀에서 제2 더미 워드라인 전압과 제2 더미 셀의 문턱 전압(Vfyb_3) 차이에 기초하여, 약 5V~6.5V의 채널 전위가 형성될 수 있다. 마지막으로, 제3 드레인 더미 셀에서 제3 더미 워드라인 전압과 제3 더미 셀의 문턱 전압(Vfyc_3) 차이에 기초하여, 2V~3.5V의 채널 전위가 형성될 수 있다.
따라서, 드레인 선택 라인에서 노멀 워드라인 방향으로, 즉 제3 드레인 더미 셀에서 제1 드레인 더미 셀로 갈수록 높은 채널 전위가 형성된다.
또 다른 실시 예로서, 설명의 편의를 위해 도 11에는 드레인 선택 라인(DSL)과 노멀 워드라인(WL) 사이의 복수의 드레인 더미 워드라인들(DDWL_1~DDWL_3)에 대하여만 도시 되었지만, 소스 선택 라인(SSL)과 노멀 워드라인(WL) 사이의 복수의 소스 더미 워드라인들에도 유사한 방법으로 더미 프로그램 동작 및 노멀 프로그램 동작이 수행될 수 있다.
도 11에서 복수의 드레인 더미 셀들에 대한 더미 프로그램 동작 및 노멀 프로그램 동작이 설명되었지만, 마찬가지 방식으로 복수의 소스 더미 셀들에 대한 더미 프로그램 동작 및 노멀 프로그램 동작이 수행될 수 있다.
도 12는 일 실시 예에 따른 더미 워드라인의 위치에 따른 더미 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 12를 참조하면, 제1 내지 제N 드레인 더미 워드라인(DDWL_1~DDWL_L, (L은 양의 정수))에 연결된 드레인 더미 셀들의 문턱 전압 분포가 도시된다. 복수의 메모리 셀들에 대한 노멀 프로그램 동작 시, 드레인 선택 라인과 복수의 노멀 워드라인들 사이의 채널 전위 변화가 완만하도록, 노멀 프로그램 동작 전, 더미 프로그램 동작이 수행될 수 있다.
복수의 드레인 더미 셀들은 서로 다른 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 복수의 드레인 더미 셀들 중 적어도 둘 이상의 드레인 더미 셀들은 서로 같은 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 이러한 더미 셀들의 문턱 전압 분포를 형성하기 위해, 적어도 둘 이상의 드레인 더미 워드라인들에 같은 더미 프로그램 검증 전압이 인가될 수 있다.
도 12에서, 서로 인접한 제L 드레인 더미 셀과 제L-1 드레인 더미 셀은 같은 문턱 전압(vfyn_4, vfyn-1_4)을 가질 수 있다. 제3 드레인 더미 셀과 제2 드레인 더미 셀은 같은 문턱 전압(vfyc_4, vfyb_4)을 가질 수 있다.
더미 프로그램 검증 동작 시, 제L 및 제L-1 드레인 더미 워드라인들(DDWL_L, DDWL_L-1)에 같은 더미 프로그램 검증 전압이 인가될 수 있다. 또한, 제3 및 제2 드레인 더미 워드라인들(DDWL_3, DDWL_2)에 같은 더미 프로그램 검증 전압이 인가될 수 있다.
드레인 선택 라인으로부터 복수의 노멀 워드라인에 가까운 드레인 더미 셀일수록 낮은 문턱 전압 분포를 갖도록 더미 프로그램 동작이 수행될 수 있다. 예를 들어, 제L 드레인 더미 셀의 문턱 전압(Vfyn_4)과 제L-1 드레인 더미 셀의 문턱 전압(Vfyn-1_4)은 제3 드레인 더미 셀들의 문턱 전압(vfyc_4)과 제2 드레인 더미 셀의 문턱 전압(vfyb_4)보다 클 수 있다. 제3 드레인 더미 셀들의 문턱 전압(vfyc_4)과 제2 드레인 더미 셀의 문턱 전압(vfyb_4)은 제1 드레인 더미 셀들의 문턱 전압(vfya_4)보다 클 수 있다.
실시 예에서는 설명의 편의를 위해 인접한 두 개의 드레인 더미 셀들이 같은 문턱 전압 을 갖는 것으로 설명되었지만, 다양한 실시 예에서, 세 개 이상의 드레인 더미 셀들이 같은 문턱 전압을 가질 수 있다.
도 12에서, 더미 프로그램 검증 동작 시, 제L 및 제L-1 드레인 더미 워드라인들(DDWL_L, DDWL_L-1)에 동일한 더미 프로그램 검증 전압이 인가될 수 있다. 제3 및 제2 드레인 더미 워드라인(DDWL_3, DDWL_2)들에 동일한 더미 프로그램 검증 전압이 인가될 수 있다.
실시 예에서, 노멀 프로그램 동작 시, 서로 다른 문턱 전압 분포를 갖는 드레인 더미 셀들에 동일한 더미 워드라인 전압이 인가될 수 있다. 동일한 문턱 전압 분포를 갖는 드레인 더미 셀들에 서로 다른 더미 워드라인 전압이 인가될 수 있다. 드레인 선택 라인에서 노멀 워드라인으로 갈수록 복수의 드레인 더미 셀들의 채널 전위가 점진적으로 상승하도록 드레인 더미 셀들에 인가되는 더미 워드라인 전압이 결정될 수 있다.
다른 실시 예에서, 노멀 프로그램 동작 시, 모든 드레인 더미 워드라인들(DDWL_1~DDWL_L)에 동일한 더미 워드라인 전압이 인가될 수 있다. 이 경우, 제L 및 제L-1 드레인 더미 셀들의 문턱 전압들(Vfyn_4, Vfyn-1_4)이 같고, 제3 및 제2 드레인 더미 셀들의 문턱 전압들(Vfyb_4, Vfyc_4)이 같기 때문에, 드레인 선택 라인에서 노멀 워드라인으로 갈수록 복수의 드레인 더미 셀들의 채널 전위는 계단 식으로 상승할 수 있다.
도 12에서 복수의 드레인 더미 셀들에 대한 더미 프로그램 동작 및 노멀 프로그램 동작이 설명되었지만, 마찬가지 방식으로 복수의 소스 더미 셀들에 대한 더미 프로그램 동작 및 노멀 프로그램 동작이 수행될 수 있다.
도 13은 일 실시 예에 따른 도 1의 메모리 장치의 소거 동작 및 소프트 프로그램 동작을 설명하기 위한 순서도이다.
도 13을 참조하면, S1301단계에서, 메모리 장치는 복수의 메모리 셀들에 대한 소거 동작을 수행할 수 있다. 소거 동작은 복수의 메모리 셀들의 문턱 전압 분포를 소거 상태에 대응되는 문턱 전압 분포로 이동시키는 동작일 수 있다. 복수의 메모리 셀들은 각각 저장하는 데이터에 따라 다른 문턱 전압 분포를 가질 수 있다. 따라서, 원래 갖고 있던 문턱 전압 분포에 따라 소거 동작 이후에 정상 분포보다 과소거된 메모리 셀들이 발생할 수 있다.
S1303단계에서 메모리 장치는 소프트 프로그램 동작을 수행할 수 있다. 소프트 프로그램 동작은 소거 동작으로 정상 분포를 벗어난 메모리 셀들을 정상 분포로 이동시키기 위해 프로그램하는 동작일 수 있다.
실시 예에서, 소프트 프로그램 동작은 더미 셀들에 대한 더미 프로그램 동작과 노멀 셀들에 대한 노멀 프로그램 동작을 포함할 수 있다. 더미 프로그램 동작은 노멀 프로그램 동작을 수행하기 이전에 복수의 더미 셀들이 타겟 문턱 전압 분포를 갖도록 프로그램하는 동작일 수 있다.
도 14는 일 실시 예에 따른 도 1의 메모리 장치의 더미 프로그램 동작 및 노멀 프로그램 동작을 설명하기 위한 순서도이다.
도 14를 참조하면, S1401단계에서 메모리 장치는 더미 셀들에 대한 더미 프로그램 동작을 수행할 수 있다. 메모리 장치는 선택 트랜지스터 및 노멀 셀들 사이에 직렬로 연결된 복수의 더미 셀들에 대한 더미 프로그램 동작을 수행할 수 있다. 메모리 장치는 복수의 더미 셀들이 더미 셀의 위치에 따라 서로 다른 문턱 전압을 갖도록 더미 프로그램 동작을 수행할 수 있다. 메모리 장치는 노멀 셀들로부터 선택 트랜지스터 방향으로 갈수록, 더미 메모리 셀이 높은 문턱 전압을 갖도록 더미 프로그램 동작을 수행할 수 있다.
메모리 장치는 복수의 더미 셀들과 연결된 복수의 더미 워드라인들에 더미 워드라인의 위치에 따라 서로 다른 더미 워드라인 검증 전압들을 인가하여 더미 프로그램 검증 동작을 수행할 수 있다.
S1403단계에서, 메모리 장치는 복수의 노멀 셀들에 대한 노멀 프로그램 동작을 수행할 수 있다. 메모리 장치는 복수의 노멀 셀들과 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가할 수 있다. 메모리 장치는 복수의 워드라인들 중 비선택된 워드라인에 프로그램 패스 전압을 인가할 수 있다. 메모리 장치는 노멀 프로그램 동작에서, 복수의 더미 워드라인들에 동일한 더미 워드라인 전압을 인가할 수 있다. 더미 워드라인 전압은 프로그램 패스 전압보다 작거나 같을 수 있다. 다양한 실시 예에서 메모리 장치는 복수의 더미 워드라인들 중 적어도 둘 이상의 더미 워드라인들에 서로 다른 더미 워드라인 전압을 인가할 수 있다.
도 15는 도 14의 더미 프로그램 동작을 상세히 설명하기 위한 순서도이다.
도 15를 참조하면, S1501단계에서, 메모리 장치는 복수의 더미 셀들과 연결된 복수의 더미 워드라인들 중 선택된 더미 워드라인에 프로그램 펄스를 인가할 수 있다.
S1503단계에서, 메모리 장치는 선택된 더미 워드라인과 노멀 메모리 셀들 간의 거리에 따라 결정된 프로그램 검증 전압을 선택된 더미 워드라인에 인가할 수 있다.
S1505단계에서, 메모리 장치는 모든 더미 워드라인에 대한 더미 프로그램 동작이 완료되었는지 판단할 수 있다. 판단 결과 더미 프로그램 동작이 완료되었으면 동작을 종료하고 그렇지 않으면 S1501단계로 진행할 수 있다.
S1505 단계에서, 모든 더미 워드라인의 프로그램 동작이 완료될 때까지 S1501 단계와 S1503단계가 반복적으로 수행된다. S1505단계에서, 모든 더미 워드라인의 프로그램 동작이 완료되면 더미 프로그램 동작은 종료된다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 생성부
123: 읽기 및 쓰기 회로
124: 데이터 입출력 회로
125: 센싱 회로
130: 제어 로직
131: 전압 레벨 저장부
132: 프로그램 동작 제어부

Claims (19)

  1. 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 상기 선택 트랜지스터 및 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 셀 스트링;
    상기 복수의 더미 셀들에 대한 더미 프로그램 동작을 수행하는 주변 회로; 및
    상기 더미 프로그램 동작 시, 상기 복수의 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제어 로직은,
    상기 더미 프로그램 동작 시, 상기 복수의 더미 셀들과 연결된 복수의 더미 워드라인들 중 적어도 둘 이상의 더미 워드라인들에 서로 다른 크기를 갖는 더미 프로그램 검증 전압들을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
  3. 제 2항에 있어서, 상기 더미 프로그램 동작은,
    상기 복수의 메모리 셀들에 대한 노멀 프로그램 동작 이전에 수행되는 메모리 장치.
  4. 제 2항에 있어서, 상기 제어 로직은,
    상기 서로 다른 크기를 갖는 더미 프로그램 검증 전압들의 레벨 정보를 저장하는 전압 레벨 저장부; 및
    상기 더미 프로그램 동작 시, 상기 주변 회로가 상기 더미 프로그램 검증 전압들의 레벨 정보를 기초로 상기 서로 다른 크기를 갖는 더미 프로그램 검증 전압들을 상기 복수의 더미 워드라인들에 인가할 수 있도록 제어 신호를 생성하는 프로그램 동작 제어부를 포함하는 메모리 장치.
  5. 제 2항에 있어서, 상기 제어 로직은,
    상기 더미 프로그램 동작 시, 상기 복수의 더미 셀들 중 상기 선택 트랜지스터로부터 상기 복수의 메모리 셀들에 가까운 더미 셀 일수록 낮은 문턱 전압 분포를 갖도록 상기 주변 회로를 제어하는 메모리 장치.
  6. 제 2항에 있어서, 상기 제어 로직은,
    상기 복수의 더미 워드라인들 중 상기 선택 트랜지스터로부터 상기 복수의 메모리 셀들에 가까운 더미 워드라인 일수록, 낮은 더미 프로그램 검증 전압이 인가되도록 상기 주변 회로를 제어하는 메모리 장치.
  7. 제 2항에 있어서, 상기 제어 로직은,
    상기 더미 프로그램 동작 시, 상기 복수의 더미 셀들 중 적어도 두 개의 더미 셀들이 같은 문턱 전압을 갖도록 상기 주변 회로를 제어하는 메모리 장치.
  8. 제 2항에 있어서, 상기 제어 로직은,
    상기 더미 프로그램 동작 시, 상기 복수의 더미 워드라인들 중 적어도 두 개의 더미 워드라인들에 같은 더미 프로그램 검증 전압이 인가 되도록 상기 주변 회로를 제어하는 메모리 장치.
  9. 제 3항에 있어서, 상기 제어 로직은,
    상기 노멀 프로그램 동작 시, 상기 복수의 더미 워드라인들에 동일한 전압이 인가될 수 있도록 상기 주변 회로를 제어하는 메모리 장치.
  10. 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 상기 선택 트랜지스터 및 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 복수의 더미 셀들과 연결된 복수의 더미 워드라인들 중 선택된 더미 워드라인에 더미 셀 프로그램 전압을 인가하는 단계;
    상기 선택된 더미 워드라인과 상기 복수의 메모리 셀들 간의 거리에 따라 결정된 더미 셀 프로그램 검증 전압을 상기 선택된 더미 워드라인에 인가하는 단계;를 포함하는 메모리 장치의 동작 방법.
  11. 제 10항에 있어서, 상기 더미 셀 프로그램 검증 전압을 상기 선택된 더미 워드라인에 인가하는 단계는,
    상기 선택된 더미 워드라인이 상기 복수의 메모리 셀들에 인접한 더미 워드라인일수록, 상기 선택된 더미 워드라인에 더 작은 전압 레벨을 갖는 상기 더미 셀 프로그램 검증 전압을 인가하는 메모리 장치의 동작 방법.
  12. 제 10항에 있어서, 상기 더미 셀 프로그램 검증 전압을 상기 선택된 더미 워드라인에 인가하는 단계는,
    상기 선택된 더미 워드라인이 상기 선택 트랜지스터에 인접한 더미 워드라인일수록, 상기 선택된 더미 워드라인에 더 큰 전압 레벨을 갖는 상기 더미 셀 프로그램 검증 전압을 인가하는 메모리 장치의 동작 방법.
  13. 제 10항에 있어서, 상기 더미 셀 프로그램 검증 전압을 상기 선택된 더미 워드라인에 인가하는 단계는,
    상기 선택된 더미 워드라인에 상기 선택된 더미 워드라인과 인접한 더미 워드라인에 인가된 더미 셀 프로그램 검증 전압과 같은 전압을 인가하는 메모리 장치의 동작 방법.
  14. 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 상기 선택 트랜지스터 및 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 셀 스트링;
    상기 복수의 더미 셀들에 대한 더미 프로그램 동작을 수행하는 주변 회로; 및
    상기 더미 프로그램 동작 시에, 상기 복수의 메모리 셀들까지의 거리가 가까운 더미 셀 일수록 더 낮은 문턱 전압을 갖도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 메모리 장치.
  15. 제 14항에 있어서, 상기 제어 로직은,
    상기 더미 프로그램 동작 시에, 상기 선택 트랜지스터에 인접한 더미 셀 일수록 더 높은 문턱 전압을 갖도록 상기 주변 회로를 제어하는 메모리 장치.
  16. 제 14항에 있어서, 상기 복수의 더미 셀들은,
    상기 복수의 메모리 셀들에 데이터를 저장하는 노멀 프로그램 동작 시, 동일한 레벨의 전압을 제공받는 메모리 장치.
  17. 제 14항에 있어서, 상기 주변 회로는,
    상기 더미 프로그램 동작에 사용되는 전압들을 생성하는 전압 생성부를 더 포함하는 메모리 장치.
  18. 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 상기 선택 트랜지스터 및 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 더미 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 복수의 더미 셀들이 서로 다른 문턱 전압 분포를 갖도록 프로그램 하는 단계;
    상기 복수의 더미 셀들과 연결된 복수의 더미 워드라인들에 동일한 전압을 인가하는 단계; 및
    상기 복수의 메모리 셀들에 대한 노멀 프로그램 동작을 수행하는 메모리 장치의 동작 방법.
  19. 제 18항에 있어서, 상기 복수의 더미 워드라인들에 동일한 전압을 인가하는 단계는,
    상기 복수의 더미 워드라인들 중 상기 선택 트랜지스터로부터 상기 복수의 메모리 셀들에 가까운 더미 워드라인 일수록, 큰 채널 전압을 형성하는 메모리 장치의 동작 방법.
KR1020200063136A 2020-05-26 2020-05-26 메모리 장치 및 그 동작 방법 KR20210146093A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200063136A KR20210146093A (ko) 2020-05-26 2020-05-26 메모리 장치 및 그 동작 방법
US17/068,258 US11348644B2 (en) 2020-05-26 2020-10-12 Memory device for performing dummy program operation and operating method thereof
CN202110223921.4A CN113724752A (zh) 2020-05-26 2021-03-01 存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200063136A KR20210146093A (ko) 2020-05-26 2020-05-26 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20210146093A true KR20210146093A (ko) 2021-12-03

Family

ID=78672531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200063136A KR20210146093A (ko) 2020-05-26 2020-05-26 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11348644B2 (ko)
KR (1) KR20210146093A (ko)
CN (1) CN113724752A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220099063A (ko) * 2021-01-05 2022-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11935593B2 (en) * 2022-05-25 2024-03-19 Sandisk Technologies Llc Dummy cell resistance tuning in NAND strings

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140488A (ja) * 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
KR101216876B1 (ko) * 2011-09-20 2012-12-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US8885411B2 (en) * 2013-03-15 2014-11-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR20160058521A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
KR102624612B1 (ko) 2016-11-15 2024-01-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102677515B1 (ko) * 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10008271B1 (en) * 2017-09-01 2018-06-26 Sandisk Technologies Llc Programming of dummy memory cell to reduce charge loss in select gate transistor
US10297323B2 (en) * 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming
US10636496B2 (en) * 2018-03-09 2020-04-28 Macronix International Co., Ltd. Memory device with programming cycle stages
US10559368B1 (en) * 2018-08-07 2020-02-11 Sandisk Technologies Llc Non-volatile memory with countermeasures for select gate disturb during program pre-charge
KR102465965B1 (ko) * 2018-11-13 2022-11-10 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US11348644B2 (en) 2022-05-31
US20210375365A1 (en) 2021-12-02
CN113724752A (zh) 2021-11-30

Similar Documents

Publication Publication Date Title
KR20200109820A (ko) 메모리 장치 및 그 동작 방법
US11568946B2 (en) Memory device performing verify operation and method of operating the same
US20220076754A1 (en) Memory device and method of operating the same
KR20220093912A (ko) 메모리 장치 및 그 동작 방법
US20230071618A1 (en) Memory device and operating method of the memory device
US11348644B2 (en) Memory device for performing dummy program operation and operating method thereof
KR20210067677A (ko) 메모리 장치 및 그 동작 방법
US11335406B2 (en) Memory device for performing program verify operation and method of operating the same
US11646084B2 (en) Memory device performing program operation and method of operating the same
KR20210074028A (ko) 메모리 장치 및 그 동작 방법
US11894057B2 (en) Memory device performing program operation and method of operating the same
US11742035B2 (en) Memory device including bit line precharge operation during program verify operation
US11538531B2 (en) Memory device and method of operating the same
US11335421B2 (en) Memory device and method of operating the same
US11646089B2 (en) Memory device for performing verify operation and operating method thereof
US11875863B2 (en) Memory device configured to apply first and second pass voltages to unselected word lines based on an operating voltage
US11854626B2 (en) Storage device related to performing a read operation and method of operating the storage device
US11615847B2 (en) Memory device and operating method of the memory device
KR20240008468A (ko) 메모리 장치 및 그것의 동작 방법
KR20240050568A (ko) 메모리 장치 및 그것의 동작 방법
KR20230016299A (ko) 메모리 장치 및 그 동작 방법
KR20220013260A (ko) 페이지 버퍼 및 그 동작 방법