KR20220099063A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR20220099063A
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Abstract

반도체 메모리 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 더미 워드 라인들과 연결된 더미 메모리 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 블록에 대한 소거 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어한다. 상기 제어 로직은, 상기 메모리 블록에 대한 소거 커맨드에 응답하여, 상기 더미 워드 라인들 중 제1 더미 워드 라인들에 연결된 제1 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하고, 상기 제1 더미 메모리 셀들에 대한 프리 프로그램 동작 이후에 상기 더미 워드 라인들 중 제2 더미 워드 라인들에 연결된 제2 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하도록, 상기 주변 회로를 제어한다. 한편, 상기 제어 로직은 상기 노멀 메모리 셀들에 대한 소거 동작을 수행하도록 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 더미 워드 라인들과 연결된 더미 메모리 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 블록에 대한 소거 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어한다. 상기 제어 로직은, 상기 메모리 블록에 대한 소거 커맨드에 응답하여, 상기 더미 워드 라인들 중 제1 더미 워드 라인들에 연결된 제1 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하고, 상기 제1 더미 메모리 셀들에 대한 프리 프로그램 동작 이후에 상기 더미 워드 라인들 중 제2 더미 워드 라인들에 연결된 제2 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하도록, 상기 주변 회로를 제어한다. 한편, 상기 제어 로직은 상기 노멀 메모리 셀들에 대한 소거 동작을 수행하도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 메모리 블록은 비트 라인들과 연결되는 드레인 선택 트랜지스터들 및 공통 소스 라인과 연결되는 소스 선택 트랜지스터들을 포함할 수 있다. 상기 제1 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 드레인 선택 트랜지스터들 사이에 위치할 수 있다. 상기 제2 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 소스 선택 트랜지스터들 사이에 위치할 수 있다.
일 실시 예에서, 상기 제1 더미 메모리 셀들에 대한 프리 프로그램 동작 동안, 상기 제어 로직은, 상기 공통 소스 라인에 접지 전압을 인가하고, 상기 제2 더미 워드 라인들 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하며, 상기 제1 더미 워드 라인들에 제1 프로그램 펄스를 인가하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제2 더미 메모리 셀들에 대한 프리 프로그램 동작 동안, 상기 제어 로직은, 상기 공통 소스 라인에 접지 전압을 인가하고, 상기 제1 더미 워드 라인들 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하며, 상기 제2 더미 워드 라인들에 제2 프로그램 펄스를 인가하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제1 프로그램 펄스는 상기 제2 프로그램 펄스와 동일한 크기를 가질 수 있다.
일 실시 예에서, 상기 제1 프로그램 펄스는 상기 제2 프로그램 펄스보다 클 수 있다.
일 실시 예에서, 상기 제1 프로그램 펄스는 상기 제2 프로그램 펄스보다 작을 수 있다.
일 실시 예에서, 상기 노멀 메모리 셀들에 대한 소거 동작 동안, 상기 제어 로직은, 상기 제1 및 제2 더미 워드 라인들에 소거 금지 전압을 인가하고, 상기 노멀 워드 라인들에 소거 허용 전압을 인가하며, 상기 공통 소스 라인에 소거 전압을 인가하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 노멀 메모리 셀들에 대한 소거 동작 동안, 상기 제어 로직은, 상기 제1 및 제2 더미 워드 라인들을 플로팅하고, 상기 노멀 워드 라인들에 소거 허용 전압을 인가하며, 상기 공통 소스 라인에 소거 전압을 인가하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 제2 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행한 이후에, 상기 더미 워드 라인들 중 제3 더미 워드 라인들에 연결된 제3 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 메모리 블록은 비트 라인들과 연결되는 드레인 선택 트랜지스터들 및 공통 소스 라인과 연결되는 소스 선택 트랜지스터들을 포함할 수 있다. 상기 제1 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 드레인 선택 트랜지스터들 사이에 위치할 수 있다. 상기 제2 더미 메모리 셀들은 상기 노멀 메모리 셀들 사이에 위치할 수 있다. 상기 제3 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 소스 선택 트랜지스터들 사이에 위치할 수 있다.
본 발명의 다른 실시 예에 따라, 제1 더미 워드 라인과 연결된 제1 더미 메모리 셀들, 제2 더미 워드 라인과 연결된 제2 더미 메모리 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법에 제공된다. 상기 반도체 메모리 장치의 동작 방법은 소거 커맨드를 수신하는 단계, 상기 복수의 메모리 블록들 중, 상기 소거 커맨드에 대응하는 선택된 메모리 블록에 포함된 제1 더미 메모리 셀들을 프리 프로그램하는 단계, 상기 선택된 메모리 블록에 포함된 제2 더미 메모리 셀들을 프리 프로그램하는 단계 및 상기 선택된 메모리 블록에 포함된 노멀 메모리 셀들을 소거하는 단계를 포함한다.
일 실시 예에서, 상기 제1 더미 메모리 셀들을 프리 프로그램하는 단계는 상기 선택된 메모리 블록과 연결된 공통 소스 라인에 접지 전압을 인가하는 단계, 상기 제2 더미 워드 라인 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계 및 상기 제1 더미 워드 라인에 제1 프로그램 펄스를 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제2 더미 메모리 셀들을 프리 프로그램하는 단계는 상기 선택된 메모리 블록과 연결된 공통 소스 라인에 접지 전압을 인가하는 단계, 상기 제1 더미 워드 라인 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계 및 상기 제2 더미 워드 라인에 제2 프로그램 펄스를 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 더미 메모리 셀들은 드레인 측 더미 메모리 셀들이고, 상기 제2 더미 메모리 셀들은 소스 측 더미 메모리 셀들일 수 있다.
일 실시 예에서, 상기 제1 더미 메모리 셀들은 소스 측 더미 메모리 셀들이고, 상기 제2 더미 메모리 셀들은 드레인 측 더미 메모리 셀들일 수 있다.
일 실시 예에서, 상기 노멀 메모리 셀들을 소거하는 단계는, 상기 노멀 워드 라인들에 소거 허용 전압을 인가하고, 상기 더미 워드 라인들에 소거 금지 전압을 인가하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 노멀 메모리 셀들을 소거하는 단계는, 상기 노멀 워드 라인들에 소거 허용 전압을 인가하고, 상기 더미 워드 라인들을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치는 제3 더미 워드 라인과 연결된 제3 더미 메모리 셀들을 더욱 포함할 수 있다. 상기 반도체 메모리 장치의 동작 방법은, 상기 제2 더미 메모리 셀들을 프리 프로그램하는 단계 이후 및 상기 노멀 메모리 셀들을 소거하는 단계 이전에, 상기 선택된 메모리 블록에 포함된 제3 더미 메모리 셀들을 프리 프로그램하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 제1 더미 메모리 셀들은 드레인 측 더미 메모리 셀들이고, 상기 제2 더미 메모리 셀들은 상기 노말 메모리 셀들 사이에 위치하는 더미 메모리 셀들이며, 상기 제3 더미 메모리 셀들은 소스 측 더미 메모리 셀들일 수 있다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 7a는 도 5의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 7b는 도 5의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다.
도 8은 도 5의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 11a는 도 5의 단계(S130)의 다른 예시적인 실시 예를 나타내는 순서도이다.
도 11b는 도 5의 단계(S150)의 다른 예시적인 실시 예를 나타내는 순서도이다.
도 12는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 14a는 도 5의 단계(S130)의 또다른 예시적인 실시 예를 나타내는 순서도이다.
도 14b는 도 5의 단계(S150)의 또다른 예시적인 실시 예를 나타내는 순서도이다.
도 15는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 또다른 실시 예(BLK1”)를 보여주는 회로도이다.
도 16은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 17a는 도 16의 단계(S230)의 예시적인 실시 예를 나타내는 순서도이다. 도 17b는 도 16의 단계(S250)의 예시적인 실시 예를 나타내는 순서도이다. 도 17c는 도 16의 단계(S260)의 예시적인 실시 예를 나타내는 순서도이다.
도 18은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 19는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 이 때 주변 회로는 제어 로직(140)의 제어에 의해 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 제어 로직은 메모리 셀 어레이(110)의 프로그램 동작 시 사용되는 다양한 전압들을 생성하도록 전압 생성부(150)를 제어한다. 또한, 제어 로직(140)은 전압 생성부(150)로부터 생성된 전압들을 글로벌 라인들을 통해 동작 대상인 메모리 블록의 로컬 라인들로 전달하도록 어드레스 디코더(120)를 제어한다. 한편, 제어 로직(140)은 리드 동작 시 비트 라인들(BL1~BLm)을 통해 메모리 블록의 선택된 페이지의 데이터를 리드하여 페이지 버퍼(PB1~PBm)에 저장하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한, 제어 로직(140)은 프로그램 동작 시 페이지 버퍼(PB1~PBm)에 저장된 데이터를 선택된 페이지에 프로그램하도록 읽기 및 쓰기 회로(130)를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 3을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
각 셀 스트링에 2개의 소스 측 더미 메모리 셀들(SDC1, SDC2)이 제공될 수 있다. 하지만, 이는 예시적인 것으로서 각 셀 스트링에 3개 이상의 소스 측 더미 메모리 셀들이 제공될 수 있음이 이해될 것이다. 각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)과 노멀 메모리 셀들(MC1~MCp) 사이에 직렬 연결된다. 각 셀 스트링의 제 1 소스 측 더미 메모리 셀(SDC1)의 게이트는 제 1 소스 측 더미 워드 라인(SDWL1)에 연결된다. 제 2 소스 측 더미 메모리 셀(SDC2)의 게이트는 제 2 소스 측 더미 워드 라인(SDWL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다.
제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 측 더미 메모리 셀들(SDC1, SDC2)과 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에서 직렬 연결된다. 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(WL1~WLn)에 연결된다.
제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)에 데이터가 저장될 수 있다. 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)에 저장된 데이터는 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽어질 수 있다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링에 2개의 드레인 측 더미 메모리 셀들(DDC1, DDC2)이 제공된다. 하지만, 이는 예시적인 것으로서 각 셀 스트링에 3개 이상의 드레인 측 더미 메모리 셀들이 제공될 수 있음이 이해될 것이다. 각 셀 스트링들의 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MCp+1~MCn) 사이에 직렬 연결된다. 각 셀 스트링의 제 1 드레인 측 더미 메모리 셀(DDC1)의 게이트는 제 1 드레인 측 더미 워드 라인(DDWL1)에 연결된다. 각 셀 스트링의 제 2 드레인 측 더미 메모리 셀(DDC2)의 게이트는 제 2 드레인 측 더미 워드 라인(DDWL2)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)은 해당 셀 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 제공된다. 예를 들면, 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 예를 들면, 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK1)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK1)의 크기는 감소하는 반면 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하된다.
더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)을 효율적으로 제어하기 위해, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)이 원하는 문턱 전압을 갖는 것이 요구된다. 메모리 블록(BLK1)에 대한 소거 동작 이전에, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 중 전부 혹은 일부에 대한 프리 프로그램 동작들이 수행될 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들(예를 들면, CS11'~CS1m')의 소스 선택 트랜지스터들은 동일한 소스 선택 라인(예를 들면, SSL1)에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들(MC1~MCn) 사이에서 직렬 연결된다. 동일한 높이의 소스 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인에 연결된다. 제 1 및 제 2 소스 측 더미 메모리 셀들(SDC1, SDC2)의 게이트들은 각각 제 1 및 제 2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에서 직렬 연결된다. 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MC1~MCn) 사이에서 직렬 연결된다. 동일한 높이의 드레인 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인에 연결된다. 제 1 및 제 2 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 각각 제 1 및 제 2 드레인 더미 워드 라인들(DDWL1, DDWL2)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
이하, 설명의 편의를 위해 도 4의 메모리 블록(BLK1)을 중심으로 본 발명의 실시 예가 설명된다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 소거 커맨드를 수신하는 단계(S110), 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제1 더미 메모리 셀들을 프리 프로그램하는 단계(S130), 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제2 더미 메모리 셀들을 프리 프로그램하는 단계(S150) 및 선택된 메모리 블록에 포함된 노멀 메모리 셀들을 소거하는 단계(S170)를 포함한다.
단계(S110)에서, 반도체 메모리 장치(100)는 외부로부터 소거 커맨드를 수신할 수 있다. 보다 구체적으로, 반도체 메모리 장치(100)는 컨트롤러로부터 소거 커맨드를 수신할 수 있다. 이 때, 반도체 메모리 장치(100)는 소거 커맨드와 함께 소거 대상으로 선택된 메모리 블록의 어드레스를 함께 수신할 수 있다.
단계(S130)에서, 소거 대상으로 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제1 더미 메모리 셀들을 프리 프로그램할 수 있다. 즉, 단계(S130)에서는 소거 대상으로 선택된 메모리 블록에 포함된 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들에 대한 프리 프로그램 동작이 수행될 수 있다. 이를 위해, 반도체 메모리 장치(100)는 선택된 메모리 블록에 연결된 워드 라인들 중 상기 제1 더미 메모리 셀들과 연결된 더미 워드 라인들에 프로그램 펄스를 인가할 수 있다. 일 실시 예에서, 제1 더미 메모리 셀들에 대한 검증 동작이 수행될 수 있다. 다른 실시 예에서, 제1 더미 메모리 셀들에 대한 검증 동작이 수행되지 않을 수 있다. 단계(S130)에서 제1 더미 메모리 셀들과 연결된 더미 워드 라인들에 인가되는 프로그램 펄스는, 제1 더미 메모리 셀들의 문턱 전압을 목표 문턱 전압으로 설정하기 위한 전압 레벨을 가질 수 있다.
단계(S150)에서, 소거 대상으로 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제2 더미 메모리 셀들을 프리 프로그램할 수 있다. 제2 더미 메모리 셀들은 제1 더미 메모리 셀들과는 상이한 더미 메모리 셀들일 수 있다. 이를 위해, 반도체 메모리 장치(100)는 선택된 메모리 블록에 연결된 워드 라인들 중 상기 제2 더미 메모리 셀들과 연결된 더미 워드 라인들에 프로그램 펄스를 인가할 수 있다. 일 실시 예에서, 제2 더미 메모리 셀들에 대한 검증 동작이 수행될 수 있다. 다른 실시 예에서, 제2 더미 메모리 셀들에 대한 검증 동작이 수행되지 않을 수 있다. 단계(S150)에서 제2 더미 메모리 셀들과 연결된 더미 워드 라인들에 인가되는 프로그램 펄스는, 제2 더미 메모리 셀들의 문턱 전압을 목표 문턱 전압으로 설정하기 위한 전압 레벨을 가질 수 있다.
단계(S170)에서, 선택된 메모리 블록에 포함된 노멀 메모리 셀들을 소거할 수 있다. 이를 위해, 반도체 메모리 장치는 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가할 수 있다. 이때 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 플로팅 상태가 되도록 제어할 수 있다. 또한, 반도체 메모리 장치(100)는 선택된 메모리 블록과 연결된 노멀 워드 라인들에 소거 허용 전압(예: 접지 전압)이 인가할 수 있다. 또한, 반도체 메모리 장치(100)는 선택된 메모리 블록과 연결된 더미 워드 라인들에 소거 금지 전압을 인가할 수 있다. 이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들에 연결된 소스 선택 라인들 및 드레인 선택 라인들은 커플링 현상에 의해 전위 레벨이 상승할 수 있다.
상승한 채널(Channel)의 전위 레벨에 의해 노멀 메모리 셀들에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 노멀 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 로컬 워드라인들의 전위 레벨 차이에 따라 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나, 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다.
소거 동작에 의해 노멀 메모리 셀들의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(VERS)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다. 소거 동작에서 공통 소스 라인(CSL)에 높은 전압 레벨을 갖는 소거 전압(VERS)이 인가되면, 소스 선택 트랜지스터는 플로팅 상태에 있으므로, 소스 쪽과의 전압 차이로 인해 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하고, 핫홀이 발생되어 채널(Channel) 방향으로 유입되어 채널(Channel)의 전위가 상승할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 7a는 도 5의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다. 도 7b는 도 5의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다. 도 8은 도 5의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다. 이하에서는 도 6, 도 7a, 도 7b 및 도 8을 함께 참조하여, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로 프로그램 단계와 소거 단계로 구분될 수 있다. 프리 프로그램 단계는 기간(t1~t4)에 수행되고, 소거 단계는 기간(t5~t6)에 수행될 수 있다.
기간(t1~t2)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 더미 워드 라인들에 프로그램 펄스(VPGM)가 인가될 수 있다. 구체적으로, 제1 더미 워드 라인들은 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)일 수 있다. 이에 따라, 기간(t1~t2)동안 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)과 연결된 드레인 측 더미 메모리 셀들(DDC1, DDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 기간(t1~t2)동안 소스 측 더미 메모리 셀들(SDC1, SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S130)는 도 6의 기간(t1~t2) 동안의 동작에 대응할 수 있다.
도 7a를 참조하면, 도 5의 단계(S130)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S131), 소스 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S133) 및 드레인 측 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S135)를 포함할 수 있다.
도 6의 기간(t1~t2)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S131), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)을 인가하며(S133), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)를 인가한다(S135). 단계(S133)의 “프로그램 패스 전압”은 워드 라인에 인가되는 전압으로서, 메모리 셀들의 문턱 전압을 변경하지 않는 전압일 수 있다. 도 6의 예시에서 프로그램 패스 전압은 접지 전압(VSS)인 것으로 도시되었다.
기간(t3~t4)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 더미 워드 라인들에 프로그램 펄스(VPGM)가 인가될 수 있다. 구체적으로, 제2 더미 워드 라인들은 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)일 수 있다. 이에 따라, 기간(t3~t4)동안 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)과 연결된 소스 측 더미 메모리 셀들(SDC1, SDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 기간(t3~t4)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S150)는 도 6의 기간(t3~t4) 동안의 동작에 대응할 수 있다.
도 7b를 참조하면, 도 5의 단계(S150)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S151), 드레인 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S153) 및 소스 측 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S155)를 포함할 수 있다.
도 6의 기간(t3~t4)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S151), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)을 인가하며(S153), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 프로그램 펄스(VPGM)를 인가한다(S155).
기간(t5~t6)에서 더미 워드 라인들(DDWL1, DDWL2, SDWL1, SDWL2)에 소거 금지 전압(Vinh)이 인가되고, 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 또한, 기간(t5~t6)에서 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가될 수 있다.
도 8을 참조하면, 도 5의 단계(S170)는 노멀 워드 라인들에 소거 허용 전압을 인가하고, 더미 워드 라인들에 소거 금지 전압을 인가하는 단계(S171) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S173)를 포함할 수 있다. 소거 허용 전압은 소거 동작 시 소거 대상 메모리 셀들과 연결된 워드 라인에 인가되는 전압으로서, 접지 전압(VSS)일 수 있다. 소거 금지 전압은 소거 동작 시 소거 대상이 아닌 메모리 셀들과 연결된 워드 라인에 인가되는 전압으로서, 소거 허용 전압보다 높은 전압일 수 있다. 도 6에서, 소거 허용 전압(Vinh)은 접지 전압(VSS)보다 높은 전압인 것으로 도시되어 있다. 한편, 실시 예에 따라, 더미 워드 라인들에 소거 금지 전압을 인가하는 대신 더미 워드 라인들이 플로팅될 수도 있다. 이 경우, 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가되더라도, 플로팅된 더미 워드 라인들의 전압이 상승하여 더미 메모리 셀들은 소거되지 않을 수 있다.
도 5 내지 도 8을 통해 설명한 본 발명의 실시 예에 의하면, 선택된 메모리 블록의 소거 동작 전 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행할 수 있다. 이 때, 소거 검증 동작 없이 더미 메모리 셀들에 대하여 하나의 프로그램 펄스만을 인가함으로써 상기 프리 프로그램 동작을 수행할 수 있다. 이에 따라, 프리 프로그램 동작의 수행에 필요한 시간을 줄일 수 있다.
한편, 본 발명의 실시 예에 의하면, 드레인 측 더미 메모리 셀들을 프로그램하는 구간(t1~t2)과 소스 측 더미 메모리 셀들의 프로그램하는 구간(t3~t4)을 분리할 수 있다. 드레인 측 더미 메모리 셀들과 소스측 더미 메모리 셀들을 상이한 구간에서 개별적으로 프리 프로그램하므로, 프리 프로그램 동작의 안정성이 향상될 수 있다.
도 6에서는 제1 및 제2 드레인 측 더미 워드 라인들(DDWL1, DDWL2)에 먼저 프로그램 펄스(VPGM)가 인가되고, 이후에 제1 및 제2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 프로그램 펄스(VPGM)가 인가되는 실시 예가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 실시 예에 따라 제1 및 제2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 먼저 프로그램 펄스(VPGM)가 인가되고, 그 이후에 제1 및 제2 드레인 측 더미 워드 라인들(DDWL1, DDWL2)에 먼저 프로그램 펄스(VPGM)가 인가될 수도 있다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로 프로그램 단계와 소거 단계로 구분될 수 있다. 프리 프로그램 단계는 기간(t7~t10)에 수행되고, 소거 단계는 기간(t11~t12)에 수행될 수 있다.
기간(t7~t8)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 더미 워드 라인들에 프로그램 펄스(VPGM)가 인가될 수 있다. 구체적으로, 제1 더미 워드 라인들은 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)일 수 있다. 이에 따라, 기간(t7~t8)동안 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)과 연결된 드레인 측 더미 메모리 셀들(DDC1, DDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 도 6을 참조하면, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가되었으나, 도 9의 실시 예에서는 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)보다 큰 프로그램 패스 전압(Vpass)이 인가된다. 프로그램 패스 전압(Vpass)은 프로그램 펄스(VPGM)보다 작은 전압일 수 있다.
이에 따라, 기간(t7~t8)동안 소스 측 더미 메모리 셀들(SDC1, SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S130)는 도 9의 기간(t7~t8) 동안의 동작에 대응할 수 있다.
도 7a의 단계(S133)의 “프로그램 패스 전압”은 워드 라인에 인가되는 전압으로서, 메모리 셀들의 문턱 전압을 변경하지 않는 전압일 수 있다. 도 9의 예시에서 프로그램 패스 전압(Vpass)은 접지 전압(VSS)보다 큰 전압인 것으로 도시되었다.
마찬가지로, 기간(t9~t10)동안 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t9~t10)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S150)는 도 9의 기간(t9~t10) 동안의 동작에 대응할 수 있다.
기간(t11~t12)에서 반도체 메모리 장치(100)의 동작은 도 6에 도시된 기간(t5~t6)의 동작과 동일할 수 있다. 이에 따라, 중복된 설명은 생략하기로 한다.
도 10은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 11a는 도 5의 단계(S130)의 다른 예시적인 실시 예를 나타내는 순서도이다. 도 11b는 도 5의 단계(S150)의 다른 예시적인 실시 예를 나타내는 순서도이다. 이하에서는 도 10, 도 11a 및 도 11b를 함께 참조하여, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로 프로그램 단계와 소거 단계로 구분될 수 있다. 프리 프로그램 단계는 기간(t13~t16)에 수행되고, 소거 단계는 기간(t17~t18)에 수행될 수 있다.
기간(t13~t14)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 더미 워드 라인들에 제1 프로그램 펄스(VPGM1)가 인가될 수 있다. 구체적으로, 제1 더미 워드 라인들은 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)일 수 있다. 이에 따라, 기간(t13~t14)동안 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)과 연결된 드레인 측 더미 메모리 셀들(DDC1, DDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t13~t14)동안 소스 측 더미 메모리 셀들(SDC1, SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S130)는 도 10의 기간(t13~t14) 동안의 동작에 대응할 수 있다.
도 11a를 참조하면, 도 5의 단계(S130)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S132), 소스 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S134) 및 드레인 측 더미 워드 라인에 제1 프로그램 펄스를 인가하는 단계(S136)를 포함할 수 있다.
도 10의 기간(t13~t14)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S132), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)을 인가하며(S134), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 제1 프로그램 펄스(VPGM1)를 인가한다(S136).
기간(t15~t16)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 더미 워드 라인들에 제2 프로그램 펄스(VPGM2)가 인가될 수 있다. 구체적으로, 제2 더미 워드 라인들은 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)일 수 있다. 이에 따라, 기간(t15~t16)동안 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)과 연결된 소스 측 더미 메모리 셀들(SDC1, SDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t15~t16)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S150)는 도 10의 기간(t15~t16) 동안의 동작에 대응할 수 있다.
도 11b를 참조하면, 도 5의 단계(S150)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S152), 드레인 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S154) 및 소스 측 더미 워드 라인에 제1 프로그램 펄스와 상이한 제2 프로그램 펄스를 인가하는 단계(S156)를 포함할 수 있다.
도 10의 기간(t15~t16)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S152), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)을 인가하며(S154), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 제2 프로그램 펄스(VPGM2)를 인가한다(S156).
드레인 측 더미 메모리 셀들(DDC1, DDC2)의 프로그램 동작 특성과 소스 측 더미 메모리 셀들(SDC1, SDC2)의 프로그램 동작 특성은 상이할 수 있다. 따라서, 드레인 측 더미 메모리 셀들(DDC1, DDC2)의 프리 프로그램 동작과 소스 측 더미 메모리 셀들(SDC1, SDC2)의 프리 프로그램 동작에서 동일한 프로그램 펄스를 이용하는 경우, 더미 메모리 셀들(DDC1, DDC2, SDC1, SDC2)의 문턱 전압 분포 특성이 열화될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 드레인 측 더미 메모리 셀들(DDC1, DDC2)의 프리 프로그램 동작과 소스 측 더미 메모리 셀들(SDC1, SDC2)의 프리 프로그램 동작에서 상이한 프로그램 펄스를 이용할 수 있다.
기간(t17~t18)에서 반도체 메모리 장치(100)의 동작은 도 6에 도시된 기간(t5~t6)의 동작 또는 도 9에 도시된 기간(t11~t12)의 동작과 동일할 수 있다. 이에 따라, 중복된 설명은 생략하기로 한다.
도 10, 도 11a 및 도 11b를 통해 설명한 본 발명의 실시 예에 의하면, 선택된 메모리 블록의 소거 동작 전 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행할 수 있다. 이 때, 소거 검증 동작 없이 더미 메모리 셀들에 대하여 하나의 프로그램 펄스만을 인가함으로써 상기 프리 프로그램 동작을 수행할 수 있다. 이에 따라, 프리 프로그램 동작의 수행에 필요한 시간을 줄일 수 있다.
한편, 본 발명의 실시 예에 의하면, 드레인 측 더미 메모리 셀들을 프로그램하는 구간(t13~t14)과 소스 측 더미 메모리 셀들의 프로그램하는 구간(t15~t16)을 분리할 수 있다. 드레인 측 더미 메모리 셀들과 소스측 더미 메모리 셀들을 상이한 구간에서 개별적으로 프리 프로그램하므로, 프리 프로그램 동작의 안정성이 향상될 수 있다.
또한, 본 발명의 실시 예에 의하면, 드레인 측 더미 메모리 셀들(DDC1, DDC2)을 프리 프로그램하기 위해 제1 프로그램 펄스(VPGM1)를 사용하고, 소스 측 더미 메모리 셀들(SDC1, SDC2)을 프리 프로그램하기 위해 제1 프로그램 펄스(VPGM1)와 상이한 제2 프로그램 펄스(VPGM2)를 사용할 수 있다.
도 10에서는 제1 및 제2 드레인 측 더미 워드 라인들(DDWL1, DDWL2)에 인가되는 제1 프로그램 펄스(VPGM1)가 제1 및 제2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 인가되는 제2 프로그램 펄스(VPGM2)보다 큰 실시 예가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 실시 예에 따라 제1 및 제2 드레인 측 더미 워드 라인들(DDWL1, DDWL2)에 인가되는 제1 프로그램 펄스(VPGM1)가 제1 및 제2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 인가되는 제2 프로그램 펄스(VPGM2)보다 작을 수도 있다.
도 12는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로 프로그램 단계와 소거 단계로 구분될 수 있다. 프리 프로그램 단계는 기간(t19~t24)에 수행되고, 소거 단계는 기간(t25~t26)에 수행될 수 있다.
기간(t19~t20)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 드레인 측 더미 워드 라인(DDWL1)에 제1 프로그램 펄스(VPGM1)가 인가될 수 있다. 이에 따라, 기간(t19~t20)동안 제1 드레인 측 더미 워드 라인(DDWL1)과 연결된 제1 드레인 측 더미 메모리 셀(DDC1)의 문턱 전압이 상승할 수 있다. 제1 드레인 측 더미 워드 라인(DDWL1)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 드레인 측 더미 워드 라인(DDWL1)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 제2 드레인 측 더미 워드 라인(DDWL2), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t19~t20)동안 제2 드레인 측 더미 메모리 셀(DDC2), 소스 측 더미 메모리 셀들(SDC1, SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다.
기간(t20~t21)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 드레인 측 더미 워드 라인(DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가될 수 있다. 이에 따라, 기간(t20~t21)동안 제2 드레인 측 더미 워드 라인(DDWL2)과 연결된 제2 드레인 측 더미 메모리 셀(DDC2)의 문턱 전압이 상승할 수 있다. 제2 드레인 측 더미 워드 라인(DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제2 드레인 측 더미 워드 라인(DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 제1 드레인 측 더미 워드 라인(DDWL1), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t20~t21)동안 제1 드레인 측 더미 메모리 셀(DDC1), 소스 측 더미 메모리 셀들(SDC1, SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다.
기간(t22~t23)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 소스 측 더미 워드 라인(SDWL1)에 제2 프로그램 펄스(VPGM2)가 인가될 수 있다. 이에 따라, 기간(t22~t23)동안 제1 소스 측 더미 워드 라인(SDWL1)과 연결된 제1 소스 측 더미 메모리 셀(SDC1)의 문턱 전압이 상승할 수 있다. 제1 소스 측 더미 워드 라인(SDWL1)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 소스 측 더미 워드 라인(SDWL1)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2), 제2 소스 측 더미 워드 라인(SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t22~t23)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2), 제2 소스 측 더미 메모리 셀(SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다.
기간(t23~t24)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 소스 측 더미 워드 라인(SDWL2)에 제2 프로그램 펄스(VPGM2)가 인가될 수 있다. 이에 따라, 기간(t23~t24)동안 제2 소스 측 더미 워드 라인(SDWL2)과 연결된 제2 소스 측 더미 메모리 셀(SDC2)의 문턱 전압이 상승할 수 있다. 제2 소스 측 더미 워드 라인(SDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제2 소스 측 더미 워드 라인(SDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2), 제1 소스 측 더미 워드 라인(SDWL1) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t23~t24)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2), 제1 소스 측 더미 메모리 셀(SDC1) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다.
기간(t25~t26)에서 반도체 메모리 장치(100)의 동작은 도 6에 도시된 기간(t5~t6)의 동작과 동일할 수 있다. 이에 따라, 중복된 설명은 생략하기로 한다.
도 6, 도 9 및 도 10에 도시된 실시 예에 의하면, 제1 및 제2 드레인 측 더미 메모리 셀들(DDC1, DDC2)이 동시에 프리 프로그램되고, 제1 및 제2 소스 측 더미 메모리 셀들(SDC1, SDC2)이 동시에 프리 프로그램되는 실시 예가 도시되어 있다. 그러나 이는 예시적인 것으로서, 본 발명은 이에 한정되지 않는다. 도 12에 도시된 바와 같이, 제1 및 제2 드레인 측 더미 메모리 셀들(DDC1, DDC2)이 서로 상이한 기간 동안 프리 프로그램 되고, 제1 및 제2 소스 측 더미 메모리 셀들(SDC1, SDC2)이 서로 상이한 기간 동안 프리 프로그램 될 수도 있다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 14a는 도 5의 단계(S130)의 또다른 예시적인 실시 예를 나타내는 순서도이다. 14b는 도 5의 단계(S150)의 또다른 예시적인 실시 예를 나타내는 순서도이다. 이하에서는 도 13, 도 14a 및 도 14b를 함께 참조하여, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로 프로그램 단계와 소거 단계로 구분될 수 있다. 프리 프로그램 단계는 기간(t27~t30)에 수행되고, 소거 단계는 기간(t31~t32)에 수행될 수 있다.
기간(t27~t28)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 더미 워드 라인들에 프로그램 펄스가 인가될 수 있다. 구체적으로, 제1 더미 워드 라인들은 제1 드레인 측 더미 워드 라인(DDWL1) 및 제1 소스 측 더미 워드 라인(SDWL1)일 수 있다. 이에 따라, 기간(t27~t28)동안 제1 드레인 측 더미 워드 라인(DDWL1) 및 제1 소스 측 더미 워드 라인(SDWL1)과 연결된 제1 드레인 측 더미 메모리 셀(DDC1) 및 제1 소스 측 더미 메모리 셀(SDC1)의 문턱 전압이 상승할 수 있다. 예시적인 실시 예에서, 제1 드레인 측 더미 워드 라인(DDWL1)에는 제1 프로그램 펄스(VPGM1)가 인가되고, 제1 소스 측 더미 워드 라인(SDWL1)에는 제2 프로그램 펄스(VPGM2)가 인가될 수 있다. 제1 드레인 측 더미 워드 라인(DDWL1) 및 제1 소스 측 더미 워드 라인(SDWL1)에 프로그램 펄스가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 드레인 측 더미 워드 라인(DDWL1) 및 제1 소스 측 더미 워드 라인(SDWL1)에 프로그램 펄스가 인가되는 동안, 제2 드레인 측 더미 워드 라인(DDWL2), 제2 소스 측 더미 워드 라인(SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t27~t28)동안 제2 드레인 측 더미 메모리 셀(DDC2), 제2 소스 측 더미 메모리 셀(SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S130)는 도 13의 기간(t27~t28) 동안의 동작에 대응할 수 있다.
도 14a를 참조하면, 도 5의 단계(S130)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S137), 제2 소스 측 더미 워드 라인, 제2 드레인 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S138) 및 제1 소스 측 더미 워드 라인 및 제1 드레인 측 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S139)를 포함할 수 있다.
도 13의 기간(t27~t28)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S137), 제2 소스 측 더미 워드 라인(SDWL2), 제2 드레인 측 더미 워드 라인(DDWL2) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)을 인가하며(S138), 제1 소스 측 더미 워드 라인(SDWL1), 제1 드레인 측 더미 워드 라인(DDWL1)에 프로그램 펄스를 인가한다(S139). 단계(S139)에서, 제1 드레인 측 더미 워드 라인(DDWL1)에 제1 프로그램 펄스(VPGM1)가 인가되고, 제1 소스 측 더미 워드 라인(SDWL1)에 제2 프로그램 펄스(VPGM2)가 인가될 수 있다.
기간(t29~t30)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 더미 워드 라인들에 프로그램 펄스가 인가될 수 있다. 구체적으로, 제2 더미 워드 라인들은 제2 드레인 측 더미 워드 라인(DDWL2) 및 제2 소스 측 더미 워드 라인(SDWL2)일 수 있다. 이에 따라, 기간(t29~t30)동안 제2 드레인 측 더미 워드 라인(DDWL2) 및 제2 소스 측 더미 워드 라인(SDWL2)과 연결된 제2 드레인 측 더미 메모리 셀(DDC2) 및 제2 소스 측 더미 메모리 셀(SDC2)의 문턱 전압이 상승할 수 있다. 예시적인 실시 예에서, 제2 드레인 측 더미 워드 라인(DDWL2)에는 제1 프로그램 펄스(VPGM1)가 인가되고, 제2 소스 측 더미 워드 라인(SDWL2)에는 제2 프로그램 펄스(VPGM2)가 인가될 수 있다. 제2 드레인 측 더미 워드 라인(DDWL2) 및 제2 소스 측 더미 워드 라인(SDWL2)에 프로그램 펄스가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제2 드레인 측 더미 워드 라인(DDWL2) 및 제2 소스 측 더미 워드 라인(SDWL2)에 프로그램 펄스가 인가되는 동안, 제1 드레인 측 더미 워드 라인(DDWL1), 제1 소스 측 더미 워드 라인(SDWL1) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)이 인가될 수 있다. 이에 따라, 기간(t29~t30)동안 제1 드레인 측 더미 메모리 셀(DDC1), 제1 소스 측 더미 메모리 셀(SDC1) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 5의 단계(S130)는 도 13의 기간(t29~t30) 동안의 동작에 대응할 수 있다.
도 14b를 참조하면, 도 5의 단계(S150)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S157), 제1 소스 측 더미 워드 라인, 제1 드레인 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S158) 및 제2 소스 측 더미 워드 라인 및 제2 드레인 측 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S159)를 포함할 수 있다.
도 13의 기간(t29~t30)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S157), 제1 소스 측 더미 워드 라인(SDWL1), 제1 드레인 측 더미 워드 라인(DDWL1) 및 노멀 워드 라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)을 인가하며(S158), 제2 소스 측 더미 워드 라인(SDWL2), 제2 드레인 측 더미 워드 라인(DDWL2)에 프로그램 펄스를 인가한다(S159). 단계(S159)에서, 제2 드레인 측 더미 워드 라인(DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가되고, 제2 소스 측 더미 워드 라인(SDWL2)에 제2 프로그램 펄스(VPGM2)가 인가될 수 있다.
기간(t31~t32)에서 반도체 메모리 장치(100)의 동작은 도 6에 도시된 기간(t5~t6)의 동작 또는 도 9에 도시된 기간(t11~t12)의 동작과 동일할 수 있다. 이에 따라, 중복된 설명은 생략하기로 한다.
도 15는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 또다른 실시 예(BLK1”)를 보여주는 회로도이다.
도 15를 참조하면 제 1 메모리 블록(BLK1”)은 복수의 셀 스트링들(CS11”~CS1m”, CS21”~CS2m”)을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11”~CS1m”, CS21”~CS2m”) 각각은, 메모리 블록(BLK1”) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 적어도 하나의 중앙 더미 메모리 셀(CDC1, CDC2) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 중앙 더미 메모리 셀(CDC1, CDC2)은 제i 노멀 메모리 셀(MCi) 및 제j 노멀 메모리 셀(MCj) 사이에서 직렬 연결된다. 동일한 높이의 중앙 더미 메모리 셀들은 동알한 중앙 더미 워드 라인에 연결된다. 제 1 및 제 2 중앙 더미 메모리 셀들(CDC1, CDC2)의 게이트들은 각각 제 1 및 제 2 중앙 더미 워드 라인들(CDWL1, CDWL2)에 연결된다.
일 실시 예에서, 제2 소스 측 더미 메모리 셀(SDC2)과 제1 중앙 더미 메모리 셀(CDC1) 사이에 위치하는 제1 내지 제i 노멀 메모리 셀들(MC1~MCi)의 개수와, 제2 중앙 더미 메모리 셀(CDC2)과 제1 드레인 측 더미 메모리 셀(DDC1) 사이에 위치하는 제j 내지 제n 노멀 메모리 셀들(MCj~MCn)의 개수는 동일할 수 있다.
다른 실시 예에서, 제2 소스 측 더미 메모리 셀(SDC2)과 제1 중앙 더미 메모리 셀(CDC1) 사이에 위치하는 제1 내지 제i 노멀 메모리 셀들(MC1~MCi)의 개수와, 제2 중앙 더미 메모리 셀(CDC2)과 제1 드레인 측 더미 메모리 셀(DDC1) 사이에 위치하는 제j 내지 제n 노멀 메모리 셀들(MCj~MCn)의 개수는 상이할 수 있다.
도 15에 도시된 메모리 블록(BLK1”)은 은 제i 노멀 메모리 셀(MCi) 및 제j 노멀 메모리 셀(MCj) 사이에 위치하는 중앙 더미 메모리 셀(CDC1, CDC2)을 더 포함한다는 점을 제외하면 도 4에 도시된 메모리 블록(BLK1')과 동일하다. 따라서, 중앙 더미 메모리 셀(CDC1, CDC2)을 제외한 나머지 구성 요소들에 대한 중복된 설명은 생략하기로 한다.
도 16은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 소거 커맨드를 수신하는 단계(S210), 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제1 더미 메모리 셀들을 프리 프로그램하는 단계(S230), 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제2 더미 메모리 셀들을 프리 프로그램하는 단계(S250), 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제3 더미 메모리 셀들을 프리 프로그램하는 단계(S260) 및 선택된 메모리 블록에 포함된 노멀 메모리 셀들을 소거하는 단계(S270)를 포함한다.
단계(S210)에서, 반도체 메모리 장치(100)는 외부로부터 소거 커맨드를 수신할 수 있다. 보다 구체적으로, 반도체 메모리 장치(100)는 컨트롤러로부터 소거 커맨드를 수신할 수 있다. 이 때, 반도체 메모리 장치(100)는 소거 커맨드와 함께 소거 대상으로 선택된 메모리 블록의 어드레스를 함께 수신할 수 있다.
단계(S230)에서, 소거 대상으로 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제1 더미 메모리 셀들을 프리 프로그램할 수 있다. 즉, 단계(S230)에서는 소거 대상으로 선택된 메모리 블록에 포함된 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들에 대한 프리 프로그램 동작이 수행될 수 있다. 이를 위해, 반도체 메모리 장치(100)는 선택된 메모리 블록에 연결된 워드 라인들 중 상기 제1 더미 메모리 셀들과 연결된 더미 워드 라인들에 프로그램 펄스를 인가할 수 있다. 일 실시 예에서, 제1 더미 메모리 셀들에 대한 검증 동작이 수행될 수 있다. 다른 실시 예에서, 제1 더미 메모리 셀들에 대한 검증 동작이 수행되지 않을 수 있다. 단계(S230)에서 제1 더미 메모리 셀들과 연결된 더미 워드 라인들에 인가되는 프로그램 펄스는, 제1 더미 메모리 셀들의 문턱 전압을 목표 문턱 전압으로 설정하기 위한 전압 레벨을 가질 수 있다.
단계(S250)에서, 소거 대상으로 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제2 더미 메모리 셀들을 프리 프로그램할 수 있다. 제2 더미 메모리 셀들은 제1 더미 메모리 셀들과는 상이한 더미 메모리 셀들일 수 있다. 이를 위해, 반도체 메모리 장치(100)는 선택된 메모리 블록에 연결된 워드 라인들 중 상기 제2 더미 메모리 셀들과 연결된 더미 워드 라인들에 프로그램 펄스를 인가할 수 있다. 일 실시 예에서, 제2 더미 메모리 셀들에 대한 검증 동작이 수행될 수 있다. 다른 실시 예에서, 제2 더미 메모리 셀들에 대한 검증 동작이 수행되지 않을 수 있다. 단계(S250)에서 제2 더미 메모리 셀들과 연결된 더미 워드 라인들에 인가되는 프로그램 펄스는, 제2 더미 메모리 셀들의 문턱 전압을 목표 문턱 전압으로 설정하기 위한 전압 레벨을 가질 수 있다.
단계(S260)에서, 소거 대상으로 선택된 메모리 블록에 포함된 더미 메모리 셀들 중, 제3 더미 메모리 셀들을 프리 프로그램할 수 있다. 제3 더미 메모리 셀들은 제1 및 제2 더미 메모리 셀들과는 상이한 더미 메모리 셀들일 수 있다. 이를 위해, 반도체 메모리 장치(100)는 선택된 메모리 블록에 연결된 워드 라인들 중 상기 제3 더미 메모리 셀들과 연결된 더미 워드 라인들에 프로그램 펄스를 인가할 수 있다. 일 실시 예에서, 제3 더미 메모리 셀들에 대한 검증 동작이 수행될 수 있다. 다른 실시 예에서, 제2 더미 메모리 셀들에 대한 검증 동작이 수행되지 않을 수 있다. 단계(S260)에서 제3 더미 메모리 셀들과 연결된 더미 워드 라인들에 인가되는 프로그램 펄스는, 제1 더미 메모리 셀들 또는 제2 더미 메모리 셀들의 문턱 전압을 목표 문턱 전압으로 설정하기 위한 전압 레벨을 가질 수 있다.
단계(S270)에서, 선택된 메모리 블록에 포함된 노멀 메모리 셀들을 소거할 수 있다. 이를 위해, 반도체 메모리 장치는 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가할 수 있다. 이때 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 플로팅 상태가 되도록 제어할 수 있다. 또한, 반도체 메모리 장치(100)는 선택된 메모리 블록과 연결된 노멀 워드 라인들에 소거 허용 전압(예: 접지 전압)이 인가할 수 있다. 또한, 반도체 메모리 장치(100)는 선택된 메모리 블록과 연결된 더미 워드 라인들에 소거 금지 전압을 인가할 수 있다. 이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들에 연결된 소스 선택 라인들 및 드레인 선택 라인들은 커플링 현상에 의해 전위 레벨이 상승할 수 있다.
상승한 채널(Channel)의 전위 레벨에 의해 노멀 메모리 셀들에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 노멀 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 로컬 워드라인들의 전위 레벨 차이에 따라 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나, 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다.
소거 동작에 의해 노멀 메모리 셀들의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(VERS)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다. 소거 동작에서 공통 소스 라인(CSL)에 높은 전압 레벨을 갖는 소거 전압(VERS)이 인가되면, 소스 선택 트랜지스터는 플로팅 상태에 있으므로, 소스 쪽과의 전압 차이로 인해 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하고, 핫홀이 발생되어 채널(Channel) 방향으로 유입되어 채널(Channel)의 전위가 상승할 수 있다.
도 17a는 도 16의 단계(S230)의 예시적인 실시 예를 나타내는 순서도이다. 도 17b는 도 16의 단계(S250)의 예시적인 실시 예를 나타내는 순서도이다. 도 17c는 도 16의 단계(S260)의 예시적인 실시 예를 나타내는 순서도이다. 한편, 도 18은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 17a, 도 17b, 도 17c 및 도 18을 함께 참조하여, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 18을 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로 프로그램 단계와 소거 단계로 구분될 수 있다. 프리 프로그램 단계는 기간(t33~t38)에 수행되고, 소거 단계는 기간(t39~t40)에 수행될 수 있다.
기간(t33~t34)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제1 더미 워드 라인들에 제1 프로그램 펄스(VPGM1)가 인가될 수 있다. 구체적으로, 제1 더미 워드 라인들은 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)일 수 있다. 이에 따라, 기간(t33~t34)동안 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)과 연결된 드레인 측 더미 메모리 셀들(DDC1, DDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 제1 프로그램 펄스(VPGM1)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2), 중앙 더미 워드 라인(CDWL1, CDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 기간(t33~t34)동안 소스 측 더미 메모리 셀들(SDC1, SDC2), 중앙 더미 메모리 셀들(CDC1, CDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 16의 단계(S130)는 도 6의 기간(t33~t34) 동안의 동작에 대응할 수 있다.
도 17a를 참조하면, 도 16의 단계(S230)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S231), 소스 측 더미 워드 라인, 중앙 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S233) 및 드레인 측 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S235)를 포함할 수 있다.
도 18의 기간(t33~t34)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S231), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2), 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)을 인가하며(S233), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2)에 제1 프로그램 펄스(VPGM1)를 인가한다(S235). 단계(S233)의 “프로그램 패스 전압”은 워드 라인에 인가되는 전압으로서, 메모리 셀들의 문턱 전압을 변경하지 않는 전압일 수 있다. 도 18의 예시에서 프로그램 패스 전압은 접지 전압(VSS)인 것으로 도시되었다.
기간(t35~t36)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 더미 워드 라인들에 제2 프로그램 펄스(VPGM2)가 인가될 수 있다. 일 실시 예에서, 제2 프로그램 펄스(VPGM2)는 제1 프로그램 펄스(VPGM1)와 동일한 값을 가질 수 있다. 다른 실시 예에서, 제2 프로그램 펄스(VPGM2)는 제1 프로그램 펄스(VPGM1)와 상이한 값을 가질 수 있다.
제2 더미 워드 라인들은 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2)일 수 있다. 이에 따라, 기간(t35~t36)동안 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2)과 연결된 중앙 더미 메모리 셀들(CDC1, CDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되는 동안, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 기간(t35~t36)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2), 소스 측 더미 메모리 셀들(SDC1, SDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 17b의 단계(S250)는 도 18의 기간(t35~t36) 동안의 동작에 대응할 수 있다.
도 17b를 참조하면, 도 16의 단계(S250)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S251), 드레인 측 더미 워드 라인, 소스 측 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S253) 및 중앙 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S255)를 포함할 수 있다.
도 18의 기간(t35~t36)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S251), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)을 인가하며(S253), 중앙 더미 워드 라인(CDWL1, CDWL2)에 제2 프로그램 펄스(VPGM2)를 인가한다(S255).
기간(t37~t38)에 선택된 메모리 블록에 연결된 더미 워드 라인들 중 제2 더미 워드 라인들에 프로그램 펄스(VPGM)가 인가될 수 있다. 일 실시 예에서, 제3 프로그램 펄스(VPGM3)는 제1 프로그램 펄스(VPGM1) 또는 제2 프로그램 펄스(VPGM2) 중 적어도 어느 하나와 동일한 값을 가질 수 있다. 다른 실시 예에서, 제3 프로그램 펄스(VPGM3)는 제1 프로그램 펄스(VPGM1) 또는 제2 프로그램 펄스(VPGM2) 중 적어도 하나와 상이한 값을 가질 수 있다.
구체적으로, 제3 더미 워드 라인들은 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)일 수 있다. 이에 따라, 기간(t37~t38)동안 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)과 연결된 소스 측 더미 메모리 셀들(SDC1, SDC2)의 문턱 전압이 상승할 수 있다. 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다. 한편, 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 프로그램 펄스(VPGM)가 인가되는 동안, 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2), 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 기간(t37~t38)동안 드레인 측 더미 메모리 셀들(DDC1, DDC2), 중앙 더미 메모리 셀들(CDC1, CDC2) 및 노멀 메모리 셀들(MC1~MCn)의 문턱 전압은 상승하지 않을 수 있다. 도 16의 단계(S260)는 도 18의 기간(t37~t38) 동안의 동작에 대응할 수 있다.
도 17c를 참조하면, 도 16의 단계(S260)는 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하는 단계(S261), 드레인 측 더미 워드 라인, 중앙 더미 워드 라인 및 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S263) 및 소스 측 더미 워드 라인에 프로그램 펄스를 인가하는 단계(S265)를 포함할 수 있다.
도 18의 기간(t37~t38)을 참조하면, 공통 소스 라인(CSL)에 접지 전압(VSS)을 인가하고(S261), 제1 및 제2 드레인 측 더미 워드 라인(DDWL1, DDWL2), 제1 및 제2 중앙 더미 워드 라인(CDWL1, CDWL2) 및 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)을 인가하며(S263), 제1 및 제2 소스 측 더미 워드 라인(SDWL1, SDWL2)에 제3 프로그램 펄스(VPGM3)를 인가한다(S265).
한편, 도 18의 기간(t39~t40)에서 더미 워드 라인들(DDWL1, DDWL2, SDWL1, SDWL2)에 소거 금지 전압(Vinh)이 인가되고, 노멀 워드 라인들(WL1~WLn)에 접지 전압(VSS)이 인가될 수 있다. 또한, 기간(t39~t40)에서 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가될 수 있다.
도 15 내지 도 18을 통해 설명한 본 발명의 실시 예에 의하면, 선택된 메모리 블록의 소거 동작 전 세 그룹의 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행할 수 있다. 이 때, 소거 검증 동작 없이 더미 메모리 셀들에 대하여 하나의 프로그램 펄스만을 인가함으로써 상기 프리 프로그램 동작을 수행할 수 있다. 이에 따라, 프리 프로그램 동작의 수행에 필요한 시간을 줄일 수 있다.
한편, 본 발명의 실시 예에 의하면, 드레인 측 더미 메모리 셀들을 프로그램하는 구간(t33~t34), 중앙 더미 메모리 셀들을 프로그램하는 구간(t35~t36) 및 소스 측 더미 메모리 셀들의 프로그램하는 구간(t37~t38)을 분리할 수 있다. 드레인 측 더미 메모리 셀들, 중앙 더미 메모리 셀들 및 소스 측 더미 메모리 셀들을 상이한 구간에서 개별적으로 프리 프로그램하므로, 프리 프로그램 동작의 안정성이 향상될 수 있다.
도 18에서는 제1 및 제2 드레인 측 더미 워드 라인들(DDWL1, DDWL2)에 먼저 제1 프로그램 펄스(VPGM1)가 인가되고, 이후에 중앙 더미 워드 라인들(CDWL1, CDWL2)에 제2 프로그램 펄스(VPGM2)가 인가되며, 마지막으로 제1 및 제2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 제3 프로그램 펄스(VPGM3)가 인가되는 실시 예가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 드레인 측 더미 메모리 셀들(DDC1, DDC2), 중앙 더미 메모리 셀들(CDC1, CDC2) 및 소스 측 더미 메모리 셀들(SDC1, SDC2)이 프로그램 되는 순서는 필요에 따라 다양하게 변경될 수 있다.
도 19는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 15를 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 더미 워드 라인들과 연결된 더미 메모리 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 소거 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서, 상기 제어 로직은:
    상기 메모리 블록에 대한 소거 커맨드에 응답하여, 상기 더미 워드 라인들 중 제1 더미 워드 라인들에 연결된 제1 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하고, 상기 제1 더미 메모리 셀들에 대한 프리 프로그램 동작 이후에 상기 더미 워드 라인들 중 제2 더미 워드 라인들에 연결된 제2 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하도록, 상기 주변 회로를 제어하고,
    상기 노멀 메모리 셀들에 대한 소거 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 메모리 블록은 비트 라인들과 연결되는 드레인 선택 트랜지스터들 및 공통 소스 라인과 연결되는 소스 선택 트랜지스터들을 포함하고,
    상기 제1 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 드레인 선택 트랜지스터들 사이에 위치하고,
    상기 제2 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 소스 선택 트랜지스터들 사이에 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 더미 메모리 셀들에 대한 프리 프로그램 동작 동안, 상기 제어 로직은:
    상기 공통 소스 라인에 접지 전압을 인가하고,
    상기 제2 더미 워드 라인들 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하며,
    상기 제1 더미 워드 라인들에 제1 프로그램 펄스를 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제2 더미 메모리 셀들에 대한 프리 프로그램 동작 동안, 상기 제어 로직은:
    상기 공통 소스 라인에 접지 전압을 인가하고,
    상기 제1 더미 워드 라인들 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하며,
    상기 제2 더미 워드 라인들에 제2 프로그램 펄스를 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 프로그램 펄스는 상기 제2 프로그램 펄스와 동일한 크기를 갖는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제1 프로그램 펄스는 상기 제2 프로그램 펄스보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 제1 프로그램 펄스는 상기 제2 프로그램 펄스보다 작은 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 노멀 메모리 셀들에 대한 소거 동작 동안, 상기 제어 로직은:
    상기 제1 및 제2 더미 워드 라인들에 소거 금지 전압을 인가하고,
    상기 노멀 워드 라인들에 소거 허용 전압을 인가하며,
    상기 공통 소스 라인에 소거 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 노멀 메모리 셀들에 대한 소거 동작 동안, 상기 제어 로직은:
    상기 제1 및 제2 더미 워드 라인들을 플로팅하고,
    상기 노멀 워드 라인들에 소거 허용 전압을 인가하며,
    상기 공통 소스 라인에 소거 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 제어 로직은:
    상기 제2 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행한 이후에, 상기 더미 워드 라인들 중 제3 더미 워드 라인들에 연결된 제3 더미 메모리 셀들에 대한 프리 프로그램 동작을 수행하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 메모리 블록은 비트 라인들과 연결되는 드레인 선택 트랜지스터들 및 공통 소스 라인과 연결되는 소스 선택 트랜지스터들을 포함하고,
    상기 제1 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 드레인 선택 트랜지스터들 사이에 위치하고,
    상기 제2 더미 메모리 셀들은 상기 노멀 메모리 셀들 사이에 위치하며,
    상기 제3 더미 메모리 셀들은 상기 노멀 메모리 셀들과 상기 소스 선택 트랜지스터들 사이에 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제1 더미 워드 라인과 연결된 제1 더미 메모리 셀들, 제2 더미 워드 라인과 연결된 제2 더미 메모리 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    소거 커맨드를 수신하는 단계;
    상기 복수의 메모리 블록들 중, 상기 소거 커맨드에 대응하는 선택된 메모리 블록에 포함된 제1 더미 메모리 셀들을 프리 프로그램하는 단계;
    상기 선택된 메모리 블록에 포함된 제2 더미 메모리 셀들을 프리 프로그램하는 단계; 및
    상기 선택된 메모리 블록에 포함된 노멀 메모리 셀들을 소거하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 제1 더미 메모리 셀들을 프리 프로그램하는 단계는:
    상기 선택된 메모리 블록과 연결된 공통 소스 라인에 접지 전압을 인가하는 단계;
    상기 제2 더미 워드 라인 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계; 및
    상기 제1 더미 워드 라인에 제1 프로그램 펄스를 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 제2 더미 메모리 셀들을 프리 프로그램하는 단계는:
    상기 선택된 메모리 블록과 연결된 공통 소스 라인에 접지 전압을 인가하는 단계;
    상기 제1 더미 워드 라인 및 상기 노멀 워드 라인들에 프로그램 패스 전압을 인가하는 단계; 및
    상기 제2 더미 워드 라인에 제2 프로그램 펄스를 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  15. 제14 항에 있어서, 상기 제1 더미 메모리 셀들은 드레인 측 더미 메모리 셀들이고, 상기 제2 더미 메모리 셀들은 소스 측 더미 메모리 셀들인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제14 항에 있어서, 상기 제1 더미 메모리 셀들은 소스 측 더미 메모리 셀들이고, 상기 제2 더미 메모리 셀들은 드레인 측 더미 메모리 셀들인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제12 항에 있어서, 상기 노멀 메모리 셀들을 소거하는 단계는:
    상기 노멀 워드 라인들에 소거 허용 전압을 인가하고, 상기 더미 워드 라인들에 소거 금지 전압을 인가하는 단계; 및
    상기 공통 소스 라인에 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제12 항에 있어서, 상기 노멀 메모리 셀들을 소거하는 단계는:
    상기 노멀 워드 라인들에 소거 허용 전압을 인가하고, 상기 더미 워드 라인들을 플로팅하는 단계; 및
    상기 공통 소스 라인에 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제12 항에 있어서, 상기 반도체 메모리 장치는 제3 더미 워드 라인과 연결된 제3 더미 메모리 셀들을 더욱 포함하고,
    상기 제2 더미 메모리 셀들을 프리 프로그램하는 단계 이후 및 상기 노멀 메모리 셀들을 소거하는 단계 이전에:
    상기 선택된 메모리 블록에 포함된 제3 더미 메모리 셀들을 프리 프로그램하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 제19 항에 있어서, 상기 제1 더미 메모리 셀들은 드레인 측 더미 메모리 셀들이고, 상기 제2 더미 메모리 셀들은 상기 노말 메모리 셀들 사이에 위치하는 더미 메모리 셀들이며, 상기 제3 더미 메모리 셀들은 소스 측 더미 메모리 셀들인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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