KR20130129638A - 불휘발성 반도체 메모리 장치 및 그의 리드 방법 - Google Patents

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Abstract

NAND형 플래시 메모리를 포함하는 불휘발성 반도체 메모리 장치에 관한 것으로, 적어도 하나 이상의 비트 라인; 및 비트 라인에 각각 접속되며, 노말 데이터가 프로그램 및 독출되는 노말 메모리 셀과 더미 데이터가 고정적으로 프로그램된 더미 메모리 셀이 교대로 접속된 적어도 하나 이상의 셀 스트링을 포함하는 불휘발성 반도체 메모리 장치가 제공된다.

Description

불휘발성 반도체 메모리 장치 및 그의 리드 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF READING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 불휘발성 반도체 메모리 장치 및 그의 리드 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도 측면에서 우수한 특성을 갖는다. 따라서, 고집적 불휘발성 메모리 장치로는 주로 NAND형 플래시 메모리가 사용된다.
도 1에는 종래기술에 따른 NAND형 플래시 메모리가 도시되어 있다.
도 1을 참조하면, NAND형 플래시 메모리(10)는 각각의 비트 라인(EVEN BL, ODD BL)을 통해 전송된 데이터를 프로그램하거나 또는 프로그램된 데이터를 각각의 비트 라인(EVEN BL, ODD BL)을 통해 제공하기 위한 메모리 셀 어레이(12)와, 외부로부터 입력된 프로그램될 데이터를 각각의 비트 라인(EVEN BL, ODD BL)을 통해 전송하거나 또는 각각의 비트 라인(EVEN BL, ODD BL)을 통해 제공된 데이터를 외부로 출력하기 위한 입출력 제어회로(14)를 포함한다.
여기서, 메모리 셀 어레이(12)는 일단이 각각의 비트 라인(EVEN BL, ODD BL)에 접속되고 타단이 공통 소오스 라인(GSL에 접속되는 제1 및 제2 셀 스트링(ST1, ST2)을 포함한다. 여기서, 메모리 셀 어레이(12)는 설명의 편의를 위하여 두 개의 셀 스트링(ST1, ST2)이 구비되는 것으로 예를 들어 설명함에 유의하며, 이하에서는 제1 및 제2 셀 스트링(ST1, ST2)에 각각 접속된 비트 라인(EVEN BL, ODD BL)을 제1 및 제2 비트 라인(EVEN BL, ODD BL)이라 칭한다. 제1 및 제2 셀 스트링(ST1, ST2) 각각은 양단에 제1 및 제2 스위칭부(SW1, SW2)가 배치되고 제1 및 제2 스위칭부(SW1, SW2) 사이에 복수의 메모리 셀(MC0 ~ MCm)이 직렬로 배치된다. 여기서, 제1 스위칭부(SW1)는 드레인 선택 라인(DSL)에 접속되며, 드레인 선택 라인(DSL)의 전압 레벨에 따라 일단에 배치된 메모리 셀(MCm)과 각각의 비트 라인(EVEN BL, ODD BL)을 선택적으로 연결한다. 그리고, 제2 스위칭부(SW2)는 소오스 선택 라인(SSL)에 접속되며, 소오스 선택 라인(SSL)의 전압 레벨에 따라 타단에 배치된 메모리 셀(MC0)과 공통 소오스 라인(GSL)을 선택적으로 연결한다. 또한, 복수의 메모리 셀(MC0 ~ MCm)은 복수의 워드 라인(WL0 ~ WLm)에 1대1로 접속되며, 각각의 워드 라인(WL0 ~ WLm)에 인가되는 전압 레벨에 따라 데이터가 프로그램되거나 또는 데이터가 독출된다.
한편, 입출력 제어회로(14)는 프로그램될 데이터 또는 독출될 데이터를 래치하기 위한 페이지 버퍼(도면에 미도시), 페이지 버퍼와 외부와의 인터페이스를 위한 입출력 회로(도면에 미도시) 등을 포함한다. 페이지 버퍼 및 입출력 회로는 이미 많이 사용되는 기술이므로, 자세한 설명은 생략하도록 한다.
이와 같이 구성되는 NAND형 플래시 메모리(10)는 집적도 측면에서 우수한 특성을 가진다.
그러나, 상기와 같은 구성을 가지는 NAND형 플래시 메모리(10)는 다음과 같은 문제점이 있다. 이때, NAND형 플래시 메모리(10)의 문제점은 도 2a 및 도 2d를 참조하여 설명한다.
도 2a 및 도 2b는 고온(high temperature)에서의 리텐션(retention) 특성에 따른 문제점을 설명하기 위하여 일부의 메모리 셀만이 도시된 도면이고, 도 2c 및 도 2d는 리드 디스터브(read disturb)에 따른 문제점을 설명하기 위하여 일부의 메모리 셀만이 도시된 도면이다.
먼저, 고온(high temperature)에서의 리텐션(retention) 특성에 따른 문제점을 도 2a를 참조하여 설명하면, 데이터가 프로그램된 임의의 메모리 셀(MCx)에 이웃하는 메모리 셀(MCx-1, MCx+1)이 소거(erase) 상태인 경우에는 플로팅 게이트(floating gate) 간의 필드(field)로 인하여 주위의 모바일 이온(mobile ion)이 프로그램된 메모리 셀(MCx) 주변으로 이동하게 된다. 그로 인해 프로그램된 메모리 셀(MCx)의 문턱 전압(Vt)이 변동(예:drop)되면서 리텐션(retention) 특성이 열화되는 문제점이 있다. 반면, 도 2b에 도시된 바와 같이 데이터가 프로그램된 메모리 셀(MCx)에 이웃하는 메모리 셀(MCx-1, MCx+1)이 프로그램된 상태인 경우에는 주위의 모바일 이온(mobile ion)이 움직이지 않으므로, 리텐션(retention) 특성이 열화되지 않는다.
다음, 리드 디스터브(read disturb)에 따른 문제점을 도 2c를 참조하여 설명하면, 독출 동작시에는 선택된 메모리 셀(MCX)에 접속된 워드 라인(WLx)에 리드 전압(Sel Bias) - 후술하는 리드 패스 전압(VREAD)보다 낮은 전압임 - 이 인가되고 선택되지 않은 메모리 셀(MCx-1, MCx+1)에 접속된 워드 라인(WLx-1, WLx+1, WLx+2)에 리드 패스 전압(VRead) - 메모리 셀(MCx-1, MCx+1)의 문턱 전압(Vt)보다 높은 전압임 - 이 인가된다. 이때, 선택된 메모리 셀(MCx)에 이웃하는 메모리 셀(MCx-1, MCx+1)이 소거 상태인 경우에는 리드 패스 전압(VRead)과 소거 상태의 메모리 셀(MCx-1, MCx+1)의 포텐셜(potential)이 더해져 래터럴 필드(lateral field)가 선택된 메모리 셀(MCx)에 크게 작용하게 된다. 그로 인해 선택된 메모리 셀(MCx)은 래터럴 필드에 의하여 전하 손실(charge loss) 현상이 발생하는 문제점이 있다. 반면, 도 2d에 도시된 바와 같이 선택된 메모리 셀(MCx)에 이웃하는 메모리 셀(MCx-1, MCx+1)이 프로그램된 상태인 경우에는 래터럴 필드가 감소됨을 알 수 있다. 그 이유는 프로그램된 메모리 셀(MCx-1, MCx+1)이 네거티브 포텐셜(negative potential)을 가짐에 따라 리드 패스 전압(VREAD)에 의한 래터럴 필드가 감쇠되기 때문이다.
한편, 상기와 같은 문제점은 시스템 펌웨어 데이터(System firmware data)가 프로그램된 메모리 셀 블록에 더 크게 작용한다. 시스템 펌웨어 데이터는, 메모리에서 사용되는 자체적인 정보가 아닌 메모리를 동작시키기 위한 컨트롤러에서 주로 사용되는 정보로, 한 번 프로그램된 이후 메모리가 동작할 때마다 지속적으로 독출 동작을 반복하기 때문에, 시스템 펌웨어 데이터가 프로그램된 메모리 셀 블록은 상기의 문제점이 더욱 크게 작용할 수밖에 없다.
본 발명은 고온(high temperature)에서의 리텐션(retention) 특성을 개선하면서도 리드 디스터브(read disturb) 특성이 개선된 불휘발성 반도체 메모리 장치 및 그의 리드 방법을 제공한다.
본 발명의 일 측면에 따르면, 본 발명은 적어도 하나 이상의 비트 라인; 및 비트 라인에 각각 접속되며, 노말 데이터가 프로그램 및 독출되는 노말 메모리 셀과 더미 데이터가 고정적으로 프로그램된 더미 메모리 셀이 교대로 접속된 적어도 하나 이상의 셀 스트링을 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 노말 데이터가 프로그램 및 독출되는 노말 메모리 셀과 더미 데이터가 고정적으로 프로그램된 더미 메모리 셀이 교대로 접속된 제1 및 제2 셀 스트링; 제1 셀 스트링의 일단에 접속된 제1 비트 라인; 제2 셀 스트링의 일단에 접속된 제2 비트 라인; 제1 및 제2 셀 스트링의 타단에 공통으로 접속된 공통 소오스 라인; 및 제1 및 제2 비트 라인 중 어느 하나를 선택하기 위한 공통 페이지 버퍼를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 노말 데이터를 저장 및 제공하기 위한 노말 메모리 셀과 더미 데이터를 고정적으로 저장하기 위한 더미 메모리 셀이 교대로 배치된 셀 스트링 구조를 가지는 불휘발성 반도체 메모리 장치의 리드 방법에 있어서, 리드할 노말 메모리 셀이 선택되는 제1 단계; 및 선택된 노말 메모리 셀에 리드 전압이 인가되고, 미선택된 노말 메모리 셀과 더미 메모리 셀에 리드 패스 전압이 인가되는 제2 단계를 포함하며, 제1 및 제2 단계를 리드할 노말 메모리 셀별로 반복 실시 - 더미 메모리 셀은 생략함 - 한다.
셀 스트링에 포함된 노말 메모리 셀 사이마다 고정적으로 더미 데이터가 프로그램된 더미 메모리 셀을 배치함으로써, 고온(high temperature)에서의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성이 개선되어 불휘발성 반도체 메모리 장치의 동작 신뢰성 및 안정성이 향상되는 효과가 있다.
도 1은 종래기술에 따른 불휘발성 반도체 메모리 장치의 구성도이다.
도 2a 내지 도 2d는 도 2에 도시된 불휘발성 반도체 메모리 장치의 문제점을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 구성도이다.
도 4는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 리드 방법을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 두 개의 비트 라인이 하나의 페이지 버퍼를 공유하는 구조를 예로 들어 설명하며, 설명의 편의를 위하여 두 개의 비트 라인과 하나의 페이지 버퍼만을 포함하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치가 도시되어 있다.
도 3을 참조하면, 불휘발성 반도체 메모리 장치(100)는 제1 및 제2 비트 라인(EVEN BL, ODD BL)을 통해 전송된 데이터를 프로그램하거나 또는 프로그램된 데이터를 제1 및 제2 비트 라인(EVEN BL, ODD BL)을 통해 제공하기 위한 메모리 셀 어레이(110)와, 프로그램 동작시 또는 독출 동작시 제1 및 제2 비트 라인(EVEN BL, ODD BL) 중 어느 하나를 선택하기 위한 페이지 버퍼(120)를 포함한다.
여기서, 메모리 셀 어레이(110)는 일단이 제1 비트 라인(EVEN BL)에 접속되고 타단이 공통 소오스 라인(GSL)에 접속된 제1 셀 스트링(ST11)과, 일단이 제2 비트 라인(ODD BL)에 접속되고 타단이 공통 소오스 라인(GSL)에 접속된 제2 셀 스트링(ST12)을 포함한다. 제1 및 제2 셀 스트링(ST11, ST12)는 동일하게 구성되므로, 이하에서는 설명의 편의상 제1 셀 스트링(ST11)에 대하여서만 설명한다. 제1 셀 스트링(ST11)은 양단에 제1 및 제2 스위칭부(SW11, SW12)가 배치되고 제1 및 제2 스위칭부(SW11, SW12) 사이에 복수의 노말 메모리 셀(MC0 ~ MCm)과 복수의 더미 메모리 셀(DMC0 ~ DMCm)이 직렬로 접속되되 한 개의 메모리 셀씩 교대로 배치된다. 예컨대, 노말 메모리 셀(MCm)을 시작으로 노말 메모리 셀(MC0 ~ MCm)과 더미 메모리 셀(DMC0 ~ DMCm)이 교대로 접속되며 더미 메모리 셀(DMC0)로 끝나는 구조를 가진다. 그리고, 복수의 노말 메모리 셀(MC0 ~ MCm)은 시스템 펌웨어 데이터(System firmware data)가 프로그램되며 소거 동작없이 독출 동작만이 수행되는 메모리 셀을 말하며, 복수의 더미 메모리 셀(DMC0 ~ DMCm)은 더미 데이터가 고정적으로 프로그램되며 독출 동작시 독출되지 않는 메모리 셀을 말한다. 한편, 복수의 노말 메모리 셀(MC0 ~ MCm)은 복수의 노말 워드 라인(WL0 ~ WLm)에 1대1로 접속된다. 그리고, 복수의 더미 메모리 셀(DMC0 ~ DMCm)은 복수의 더미 워드 라인(DWL0 ~ DWLm)에 1대1로 접속된다. 또한, 제1 스위칭부(SW11)는 드레인 선택 라인(DSL)에 접속되며 드레인 선택 라인(DSL)의 전압 레벨에 따라 일단에 배치된 메모리 셀(MCm)과 제1 비트 라인(EVEN BL)을 선택적으로 연결하며, 제2 스위칭부(SW12)는 소오스 선택 라인(SSL)에 접속되며 소오스 선택 라인(SSL)의 전압 레벨에 따라 타단에 배치된 더미 메모리 셀(DMC0)과 공통 소오스 라인(GSL)을 선택적으로 연결한다.
한편, 페이지 버퍼(120)는 공지공용의 기술이므로, 자세한 설명은 생략하도록 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치(100)의 동작을 도 4를 참조하여 설명한다. 이때, 본 발명의 실시예에 따른 제1 및 제2 셀 스트링(ST11, ST12)에는 32개의 노말 메모리 셀(MC0 ~ MC31) 및 더미 메모리 셀(DMC0 ~ DMC31)이 구비되는 것을 예로 들어 설명한다.
도 4에는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치(100)의 리드 방법을 설명하기 위한 도면이 도시되어 있다.
도 4를 참조하면, 제1 및 제2 셀 스트링(ST11, ST12)에 각각 포함된 제1 내지 제32 노말 메모리 셀(MC0 ~ MC31)에 시스템 펌웨어 데이터가 프로그램된 상태에서, 제32 워드 라인(WL31)이 선택되고 페이지 버퍼(120)에 의하여 제1 비트 라인(EVEN BL)이 선택됨에 따라 제32 노말 메모리 셀(MC31)에 프로그램된 데이터가 독출된다. 예컨대, 선택된 제32 워드 라인(WL31)에는 리드 전압(SEL BIAS) - 후술하는 리드 패스 전압(VREAD)보다 낮은 전압임 - 이 인가되고 선택되지 않은 제1 내지 제31 워드 라인(WL0 ~ WL30) 및 제1 내지 제32 더미 메모리 셀(DMC0 ~ DMC31)에는 리드 패스 전압(VREAD) - 제1 내지 제31 노말 메모리 셀(MC0 ~ MC30) 및 제1 내지 제32 더미 메모리 셀(DMC0 ~ DMC31)의 문턱 전압(Vt)보다 높은 전압임 - 이 인가된다. 이후, 제1 내지 제32 워드 라인(WL0 ~ WL31)과 제1 및 제2 비트 라인(EVEN BL, ODD BL)이 선택되는 조합에 따라 도 4에 도시된 바와 같은 순서(0 → 1 → 2 → 3 → … → 60 → 61 → 62 → 63)로 순차적으로 데이터가 독출된다. 이때, 제1 내지 제32 더미 메모리 셀(DMC0 ~ DMC31)은 독출되지 않는다.
다시 말해, 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치(100)의 리드 방법은 제1 내지 제32 노말 메모리 셀(MC0 ~ MC31) 중 리드할 노말 메모리 셀이 선택되는 제1 단계와, 선택된 노말 메모리 셀에 리드 전압이 인가되고 선택되지 않은 노말 메모리 셀 및 제1 내지 제32 더미 메모리 셀(DMC0 ~ DMC31)에 리드 패스 전압이 인가되는 제2 단계를 포함하며, 제1 및 제2 단계를 나머지 리드할 노말 메모리 셀별로 반복 실시하되 제1 내지 제31 더미 메모리 셀(DMC0 ~ DMC31)은 생략하고 실시된다. 한편, 상기 제1 및 제2 단계가 반복 실시될 때에는 제1 및 제2 셀 스트링(ST11, ST12)에 포함된 노말 메모리 셀(MC0 ~ MC31)들에 대하여 지그재그 순서로 순차적으로 실시된다.
이와 같은 본 발명의 실시예에 따르면, 셀 스트링에 포함된 노말 메모리 셀 사이마다 고정적으로 더미 데이터가 프로그램된 더미 메모리 셀을 배치함으로써, 고온(high temperature)에서의 리텐션(retention) 특성 및 리드 디스터브(read disturb) 특성이 개선되어 불휘발성 반도체 메모리 장치의 동작 신뢰성 및 안정성이 향상되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에 도시된 셀 스트링은 배치 순서가 노말 메모리 셀로 시작하여 더미 메모리 셀로 끝나는 구조를 가지는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 동작 특성 및 설계에 따라 상이한 배치 순서를 가질 수도 있다. 즉, 셀 스트링은 배치 순서가 노말 메모리 셀로 시작하여 노말 메모리 셀로 끝나는 구조를 가질 수도 있고, 또는 더미 메모리 셀로 시작하여 노말 메모리 셀로 끝나는 구조를 가질 수도 있으며, 또는 더미 메모리 셀로 시작하여 더미 메모리 셀로 끝나는 구조를 가질 수도 있다. 다만, 노말 메모리 셀과 더미 메모리 셀이 한 개씩 교대로 배치되는 구조에는 변함이 없다.
또한, 본 발명의 실시예에서는 두 개의 비트 라인이 하나의 공통 페이지 버퍼를 공유하는 구조로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 하나의 비트 라인당 하나의 페이지 버퍼가 접속된 구조에도 본 발명이 적용될 수 있다.
100 : 불휘발성 반도체 메모리 장치 110 : 메모리 셀 어레이
ST1, ST2 : 제1 및 제2 셀 스트링 SW11, SW12 : 제1 및 제2 스위칭부
MC0 ~ MCm : 노말 메모리 셀 DMC0 ~ DMCm : 더미 메모리 셀
120 : 페이지 버퍼 DSL : 드레인 선택 라인
SSL : 소오스 선택 라인 GSL : 공통 소오스 라인
WL0 ~ WLm : 노말 워드 라인 DWL0 ~ DWLm : 더미 워드 라인
EVEN BL : 제1 비트 라인 ODD BL : 제2 비트 라인

Claims (20)

  1. 적어도 하나 이상의 비트 라인; 및
    상기 비트 라인에 각각 접속되며, 노말 데이터가 프로그램 및 독출되는 노말 메모리 셀과 더미 데이터가 고정적으로 프로그램된 더미 메모리 셀이 교대로 접속된 적어도 하나 이상의 셀 스트링
    을 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 노말 데이터는 시스템 펌웨어 데이터(System firmware data)를 포함하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 셀 스트링은,
    제1 선택 신호에 응답하여 일단에 배치된 메모리 셀 - 상기 노말 메모리 셀과 상기 더미 메모리 셀 중 어느 하나임 - 과 상기 비트 라인을 선택적으로 접속하기 위한 제1 스위칭부; 및
    제2 선택 신호에 응답하여 타단에 배치된 메모리 셀 - 상기 노말 메모리 셀과 상기 더미 메모리 셀 중 어느 하나임 - 과 공통 소오스 라인을 선택적으로 접속하기 위한 제2 스위칭부를 더 포함하는 불휘발성 메모리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 셀 스트링은 상기 노말 메모리 셀과 상기 더미 메모리 셀이 1대1로 구비되는 불휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 셀 스트링은 일단이 상기 노말 메모리 셀로 시작하여 타단이 상기 더미 메모리 셀로 끝나는 배치 구조를 가지는 불휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 셀 스트링은 일단이 상기 더미 메모리 셀로 시작하여 타단이 상기 노말 메모리 셀로 끝나는 배치 구조를 가지는 불휘발성 메모리 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 셀 스트링은 상기 더미 메모리 셀이 상기 노말 메모리 셀의 양 단에 이웃하여 접속되는 배치 구조를 가지는 불휘발성 메모리 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 셀 스트링은 상기 노말 메모리 셀이 상기 더미 메모리 셀의 양 단에 이웃하여 접속되는 배치 구조를 가지는 불휘발성 메모리 장치.
  9. 노말 데이터가 프로그램 및 독출되는 노말 메모리 셀과 더미 데이터가 고정적으로 프로그램된 더미 메모리 셀이 교대로 접속된 제1 및 제2 셀 스트링;
    상기 제1 셀 스트링의 일단에 접속된 제1 비트 라인;
    상기 제2 셀 스트링의 일단에 접속된 제2 비트 라인;
    상기 제1 및 제2 셀 스트링의 타단에 공통으로 접속된 공통 소오스 라인; 및
    상기 제1 및 제2 비트 라인 중 어느 하나를 선택하기 위한 공통 페이지 버퍼
    를 포함하는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 노말 데이터는 시스템 펌웨어 데이터(System firmware data)를 포함하는 불휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 제1 및 제2 셀 스트링 각각은,
    제1 선택 신호에 응답하여 일단에 배치된 메모리 셀 - 상기 노말 메모리 셀 또는 상기 더미 메모리 셀임 - 과 해당 비트 라인 - 상기 제1 비트 라인 또는 상기 제2 비트 라인임 - 을 선택적으로 접속하기 위한 제1 스위칭부; 및
    제2 선택 신호에 응답하여 타단에 배치된 메모리 셀 - 상기 노말 메모리 셀 또는 상기 더미 메모리 셀임 - 과 상기 공통 소오스 라인을 선택적으로 접속하기 위한 제2 스위칭부를 더 포함하는 불휘발성 메모리 장치.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 및 제2 셀 스트링 각각은 상기 노말 메모리 셀과 상기 더미 메모리 셀이 1대1로 구비되는 불휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 및 제2 셀 스트링 각각은 일단이 상기 노말 메모리 셀로 시작하여 타단이 상기 더미 메모리 셀로 끝나는 배치 구조를 가지는 불휘발성 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 및 제2 셀 스트링 각각은 일단이 상기 더미 메모리 셀로 시작하여 타단이 상기 노말 메모리 셀로 끝나는 배치 구조를 가지는 불휘발성 메모리 장치.
  15. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 및 제2 셀 스트링 각각은 상기 더미 메모리 셀이 상기 노말 메모리 셀의 양 단에 이웃하여 접속되는 배치 구조를 가지는 불휘발성 메모리 장치.
  16. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 및 제2 셀 스트링 각각은 상기 노말 메모리 셀이 상기 더미 메모리 셀의 양 단에 이웃하여 접속되는 배치 구조를 가지는 불휘발성 메모리 장치.
  17. 노말 데이터를 저장 및 제공하기 위한 노말 메모리 셀과 더미 데이터를 고정적으로 저장하기 위한 더미 메모리 셀이 교대로 배치된 셀 스트링 구조를 가지는 불휘발성 반도체 메모리 장치의 리드 방법에 있어서,
    리드할 노말 메모리 셀이 선택되는 제1 단계; 및
    선택된 노말 메모리 셀에 리드 전압이 인가되고, 미선택된 노말 메모리 셀과 상기 더미 메모리 셀에 리드 패스 전압이 인가되는 제2 단계를 포함하며,
    상기 제1 및 제2 단계를 상기 리드할 노말 메모리 셀별로 반복 실시 - 상기 더미 메모리 셀은 생략함 - 하는 불휘발성 반도체 메모리 장치의 리드 방법.
  18. 제17항에 있어서,
    상기 노말 데이터는 시스템 펌웨어 데이터(System firmware data)를 포함하는 불휘발성 반도체 메모리 장치의 리드 방법.
  19. 제17항에 있어서,
    상기 제1 및 제2 단계는 상기 셀 스트링의 일단에 배치된 노말 메모리 셀부터 타단에 배치된 노말 메모리 셀까지 순차적으로 실시되는 불휘발성 반도체 메모리 장치의 리드 방법.
  20. 제17항에 있어서,
    상기 불휘발성 반도체 메모리 장치가 하나의 페이지 버퍼에 제1 및 제2 비트 라인이 공통으로 접속된 구조를 가지는 경우에는, 상기 제1 및 제2 단계가 상기 제1 및 제2 비트 라인에 각각 접속된 셀 스트링의 노말 메모리 셀들에 대하여 지그재그 순서로 순차적으로 실시되는 불휘발성 반도체 메모리 장치의 리드 방법.
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