KR20150019269A - 반도체 메모리 장치 - Google Patents

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KR20150019269A KR20130095910A KR20130095910A KR20150019269A KR 20150019269 A KR20150019269 A KR 20150019269A KR 20130095910 A KR20130095910 A KR 20130095910A KR 20130095910 A KR20130095910 A KR 20130095910A KR 20150019269 A KR20150019269 A KR 20150019269A
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Abstract

반도체 메모리 장치는 제1 비트의 데이터를 저장하도록 구성된 제1 내지 제n 메모리 셀들(n>1, n은 자연수)과 데이터를 저장하지 않도록 구성된 더미 메모리 셀들을 포함하는 셀 스트링, 및 더미 메모리 셀들 중 적어도 하나의 더미 메모리 셀에 제1 비트의 데이터를 저장하고, 제1 내지 제n 메모리 셀들 중 적어도 두 개의 메모리 셀들에 제1 비트 보다 작은 제2 비트의 데이터를 저장하도록 셀 스트링을 제어하는 주변회로를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
다양한 원인들로 인해, 반도체 메모리 장치의 신뢰성이 저하된다.
반도체 메모리 장치가 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 높은 데이터 신뢰성을 갖는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제1 비트의 데이터를 저장하도록 구성된 제1 내지 제n 메모리 셀들(n>1, n은 자연수)과 데이터를 저장하지 않도록 구성된 더미 메모리 셀들을 포함하는 셀 스트링, 및 상기 더미 메모리 셀들 중 적어도 하나의 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제1 내지 제n 메모리 셀들 중 적어도 두 개의 메모리 셀들에 상기 제1 비트 보다 작은 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 주변회로를 포함할 수 있다.
상기 적어도 두 개의 메모리 셀들은 상기 셀 스트링에서 일정하게 이격되어 있는 메모리 셀들인 것을 특징으로 할 수 있다.
상기 적어도 두 개의 메모리 셀들 중 하나의 메모리 셀은 상기 제1 비트의 데이터가 저장되어 있는 메모리 셀들 중 최외각 메모리 셀로부터 제1 방향으로 두 번째에 위치한 메모리 셀인 것을 특징으로 할 수 있다.
상기 적어도 두 개의 메모리 셀들 중 하나의 메모리 셀은 상기 제1 비트의 데이터가 저장되어 있는 메모리 셀들 중 최외각 메모리 셀로부터 제1 방향으로 세 번째에 위치한 메모리 셀인 것을 특징으로 할 수 있다.
상기 주변회로는 상기 셀 스트링에 저장되는 데이터의 전체 비트 수가 유지되도록, 상기 적어도 하나의 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고 상기 적어도 두 개의 메모리 셀들에 상기 제2 비트의 데이터를 저장하도록 구성될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 프로그램 디스터브로 인한 페일이 발생되는 것을 방지하여 데이터의 신뢰성을 향상시킬 수 있다.
또한 수율 및 프로그램 성능을 향상시킬 수 있다.
도 1은 주변 메모리 셀들에 의한 간섭 현상을 설명하기 위한 회로도이다.
도 2는 워드라인 별 프로그램 디스터브에 의한 페일 비트의 개수를 설명하기 위한 도면이다.
도 3은 프로그램 순서에 따라 메모리 셀들의 문턱전압이 변경되는 것을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 6 내지 도 20은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 21은 도 6에 도시된 방법을 수행한 경우에 프로그램 순서에 따라 메모리 셀들의 문턱전압이 변경된 것을 설명하기 위한 도면이다.
도 22는 도 6에 도시된 방법을 수행한 경우에 워드라인 별 프로그램 디스터브에 의한 페일 비트의 개수를 설명하기 위한 도면이다.
도 23은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 24는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 25는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 주변 메모리 셀들에 의한 간섭 현상을 설명하기 위한 회로도이다.
도 1을 참조하면, n번째 워드라인 2번째 비트라인에 연결된 메모리 셀(M2n)은 그 주변의 8개의 메모리 셀들에 의한 간섭 현상(interference)의 영향으로 문턱전압이 이동(shift)된다. 이는 메모리 셀(M2n)과 워드라인 방향으로 인접한 메모리 셀들(M1n, M3n) 사이의 캐패시턴스(Cx)와, 비트라인 방향으로 인접한 메모리 셀들(M2n+1, M2n-1) 사이의 캐패시턴스(Cy)와, 대각선 방향으로 인접한 메모리 셀들(M1n+1, M3n+1, M1n-1, M3n+1) 사이의 캐패시턴스(Cz)에 의해 유발된다.
도 2는 워드라인 별 프로그램 디스터브에 의한 페일 비트의 개수를 설명하기 위한 도면이다.
일반적으로, 메모리 셀들의 프로그램 동작은 소스 셀렉트 라인에 인접한 워드라인부터 드레인 셀렉트 라인 방향으로 순차적으로 수행된다. 드레인 셀렉트 라인에 가까운 워드라인의 메모리 셀들일수록 도 1에서 설명한 주변 셀들에 의한 간섭 현상으로 인해 문턱전압이 양의 방향으로 이동하는 정도가 커진다. 또한 드레인 셀렉트 라인에 가까운 워드라인의 메모리 셀들일수록 소스 쪽(source side) 저항이 커지므로 워드라인 방향의 간섭 현상의 영향을 크게 받는다.
도 2를 참조하면, 드레인 셀렉트 라인에 가까운 워드라인의 메모리 셀들일수록 프로그램 디스터브에 의한 페일 비트의 개수가 증가한다. 페일 비트의 개수가 임계치(Criterion) 보다 많을 경우 프로그램 페일이 발생한다.
도 3은 프로그램 순서에 따라 메모리 셀들의 문턱전압이 변경되는 것을 설명하기 위한 도면이다.
도 3을 참조하면, 초기 상태(initial)로부터 WLn-1에 LSB 프로그램 동작이 수행되기 전까지(A)는 간섭 현상으로 인한 문턱전압의 이동은 없고, 예를 들면 리드 디스터브나 패스 디스터브로 인해 메모리 셀들의 문턱전압의 이동이 발생한다.
WLn-1에 LSB 프로그램 동작이 수행되면(B), 워드라인 방향 및 대각선 방향(diagonal)의 간섭 현상과 패스 디스터브로 인해 메모리 셀들의 문턱전압의 이동이 발생한다.
WLn에 LSB 프로그램 동작이 수행되면(C), 비트라인 방향의 간섭 현상과 프로그램 디스터브로 인해 메모리 셀들의 문턱전압의 이동이 발생한다.
WLn-1에 MSB 프로그램 동작이 수행되면(D), 추가적인 워드라인 방향 및 대각선 방향의 간섭 현상과 패스 디스터브로 인해 메모리 셀들의 문턱전압의 이동이 발생한다.
WLn에 MSB 프로그램 동작이 수행되면(E), 비트라인 방향의 간섭 현상과 프로그램 디스터브로 인해 메모리 셀들의 문턱전압의 이동이 발생한다.
WLn+1에 MSB 프로그램 동작이 수행되면(F), 워드라인 방향 및 대각선 방향의 간섭 현상으로 인해 메모리 셀들의 문턱전압의 이동이 발생한다.
하나의 스트링에 데이터를 저장하는 12개의 메모리 셀들(M1~M12)이 연결된다면, 드레인 셀렉트 라인에 인접한 메모리 셀(M12)은 이후에 프로그램 동작을 수행할 워드라인이 존재하지 않기 때문에 WLn+1 MSB 프로그램 동작이 수행되지 않는다. 따라서 다른 메모리 셀들(M1~M11) 보다 문턱전압의 이동이 작다. 이로 인해 프로그램 디스터브에 의한 페일 비트의 개수도 다른 메모리 셀들에 비해 작다(도 2 참조).
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 검증 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다.
도 5를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 더미 메모리 셀들(SDM1~SDM3, DDM1~DDM3), 복수의 메모리 셀들(M01~Mn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(SDM3~SDM1, M01~Mn1, DDM1~DDM3)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 더미 메모리 셀들(SDM1~SDM3, DDM1~DDM3)의 게이트는 더미 워드 라인들(SDWL1~SDWL3, DDWL1~DDWL3)에 각각 연결되고, 메모리 셀들(M01~Mn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작의 기본 단위가 된다.
더미 메모리 셀들(SDM1~SDM3, DDM1~DDM3)은 메모리 셀들(M01~Mn1)과 드레인 셀렉트 트랜지스터(DST) 사이의 드레인 측 더미 메모리 셀들(DDM1~DDM3)과 메모리 셀들(M01~Mn1)과 소스 셀렉트 트랜지스터(SST) 사이의 소스 측 더미 메모리 셀들(SDM1~SDM3)으로 구분된다. 도 5에서는 드레인 측 더미 메모리 셀들(DDM1~DDM3)과 소스 측 더미 메모리 셀들(SDM1~SDM3)이 셀 스트링(ST1)에 모두 포함되는 경우를 예시하였으나, 셀 스트링(ST1)은 드레인 측 더미 메모리 셀들(DDM1~DDM3)만을 포함하거나 또는 소스 측 더미 메모리 셀들(SDM1~SDM3)만을 포함하도록 구성될 수 있다. 또한, 셀 스트링(ST1)은 3개의 드레인 측 더미 메모리 셀들(DDM1~DDM3)과 3개의 소스 측 더미 메모리 셀들(SDM1~SDM3)을 포함하는 것을 예시하였으나, 이는 설명의 편의를 위한 것이고 더미 메모리 셀들의 개수가 이에 한정되는 것은 아니다.
메모리 셀들(M01~Mn1)은 제1 비트의 데이터를 저장하도록 구성된다. 더미 메모리 셀들(SDM1~SDM3, DDM1~DDM3)은 메모리 셀들(M01~Mn1)과 그 구조가 동일하지만 데이터를 저장하지 않도록 구성된다.
주변회로(PERI)는 제어회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150), 및 입출력 회로(160)를 포함한다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작 또는 검증 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 특히, 제어 회로(120)는 더미 메모리 셀들(SDM1~SDM3, DDM1~DDM3) 중 적어도 하나의 더미 메모리 셀에 제1 비트의 데이터를 저장하고, 메모리 셀들(M01~Mn1) 중 적어도 두 개의 메모리 셀들에 제1 비트 보다 작은 제2 비트의 데이터를 저장하도록 전압 제어 신호(VCON) 및 로우 어드레스 신호(RADD)를 출력한다.
실시예로서, 적어도 두 개의 메모리 셀들은 셀 스트링(ST1)에서 일정하게 이격되어 있는 메모리 셀들이다.
실시예로서, 적어도 두 개의 메모리 셀들 중 하나의 메모리 셀은 제1 비트의 데이터가 저장되어 있는 메모리 셀들 중 드레인 셀렉트 라인에 가장 가까운 메모리 셀로부터 소스 라인 방향으로 두 번째에 위치한 메모리 셀이다.
실시예로서, 적어도 두 개의 메모리 셀들 중 하나의 메모리 셀은 제1 비트의 데이터가 저장되어 있는 메모리 셀들 중 드레인 셀렉트 라인에 가장 가까운 메모리 셀로부터 소스 라인 방향으로 세 번째에 위치한 메모리 셀이다.
제어 회로(120)는 셀 스트링(ST1)에 저장되는 데이터의 전체 비트 수가 유지되도록 하기 위해 적어도 하나의 더미 메모리 셀에 제1 비트의 데이터를 저장하고 적어도 두 개의 메모리 셀들에 제2 비트의 데이터를 저장하도록 전압 제어 신호(VCON) 및 로우 어드레스 신호(RADD)를 출력한다. 예를 들어, 하나의 더미 메모리 셀에 2비트의 데이터를 저장하는 경우 두 개의 메모리 셀들에 1비트의 데이터를 저장하도록 전압 제어 신호(VCON) 및 로우 어드레스 신호(RADD)를 출력할 수 있다. 또한, 두 개의 더미 메모리 셀에 2비트의 데이터를 저장하는 경우 네 개의 메모리 셀들에 1비트의 데이터를 저장하도록 전압 제어 신호(VCON) 및 로우 어드레스 신호(RADD)를 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 또는 검증 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 더미 워드라인들(SDWL1~SDWL3, DDWL1~DDWL3), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 검증 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 검증 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 검증 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, SDWL1~SDWL3, DDWL1~DDWL3, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, SDWL1~SDWL3, DDWL1~DDWL3, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀과 연결된 로컬 워드라인에는 전압 생성 회로로부터 글로벌 워드라인을 통해 프로그램 전압이 인가된다. 그리고, 선택되지 않은 셀들과 연결된 로컬 워드라인들에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압이 인가된다. 이에 따라, 선택된 셀에 데이터가 프로그램 전압에 의해 저장된다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(M01~M0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다.
도 6 내지 도 20은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 도 21은 도 6에 도시된 방법을 수행한 경우에 프로그램 순서에 따라 메모리 셀들의 문턱전압이 변경된 것을 설명하기 위한 도면이다. 도 22는 도 6에 도시된 방법을 수행한 경우에 워드라인 별 프로그램 디스터브에 의한 페일 비트의 개수를 설명하기 위한 도면이다.
하나의 셀 스트링은 3개의 드레인 셀렉트 라인 측 더미 메모리 셀들(DDM1~DDM3), 12개의 메모리 셀들(M1~M12), 및 3개의 소스 셀렉트 라인 측 더미 메모리 셀들(SDM1~SDM3)을 포함하는 것을 예로 들어 설명한다. 이는 설명의 편의를 위한 것이고 메모리 셀들의 개수가 이에 한정되는 것은 아니다. 또한, 메모리 셀에 2비트 또는 1비트 데이터가 저장되는 것을 예로 설명하였으나 마찬가지로 저장되는 데이터의 비트 수가 이에 한정되는 것은 아니다.
도 6 내지 도 8에서는 하나의 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 2비트 데이터를 저장하고 2개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장한다.
도 6을 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 제1 메모리 셀(M12)과 네 번째에 위치한 제2 메모리 셀(M10)에 2비트가 아닌 1비트 데이터가 저장된다.
도 21을 참조하면, 드레인 셀렉트 라인에 가장 가까운 메모리 셀(DDM1)은 인접 메모리 셀(M11)에 LSB 프로그램 동작만 수행되기 때문에 최종 문턱전압이 감소되어 워드라인 방향 및 대각선 방향의 간섭 현상이 감소되고, 프로그램 동작 수행 횟수가 감소되어 선택 워드라인에 인접한 비선택 워드라인의 패스 디스터브도 감소된다. 따라서 전체적인 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
제1 및 제2 메모리 셀들(M10, M12)은 MSB 프로그램 동작이 수행되지 않으므로 프로그램 전압 인가로 인한 스트레스가 감소되고, 이웃한 비트라인의 프로그램 동작에 의한 문턱전압의 이동도 감소되어 비트라인 방향의 간섭 현상도 감소된다. 프로그램 디스터브로 인한 문턱전압의 이동이 감소되는 정도가 가장 크다.
제1 및 제2 메모리 셀들(M10, M12) 사이의 메모리 셀(M11)은 제1 및 제2 메모리 셀들(M10, M12)로 인해 워드라인 방향 및 대각선 방향의 간섭 현상이 감소되어 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
제2 메모리 셀(M10)에 인접한 메모리 셀(M9)은 제2 메모리 셀(M10)로부터 받는 워드라인 방향 및 대각선 방향의 간섭 현상의 감소로 인하여 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 22를 참조하면, 드레인 셀렉트 라인 측 5개의 메모리 셀들(M9~M12, DDM1)의 프로그램 디스터브로 인한 페일 비트의 개수가 감소(a->b)한 것을 알 수 있다.
도 7을 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 제1 메모리 셀(M12)과 다섯 번째에 위치한 제2 메모리 셀(M9)에 2비트가 아닌 1비트 데이터가 저장된다.
도 6에서는 1비트가 저장되는 메모리 셀들 사이에 2비트가 저장되는 메모리 셀이 1개 존재하나, 도 7에서는 1비트가 저장되는 메모리 셀들 사이에 2비트가 저장되는 메모리 셀들이 2개 존재한다. 이와 같이 함으로써 드레인 셀렉트 라인 측 6개의 메모리 셀들(M8~M12, DDM1)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 8을 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 세 번째에 위치한 제1 메모리 셀(M11)과 여섯 번째에 위치한 제2 메모리 셀(M8)에 2비트가 아닌 1비트 데이터가 저장된다.
이와 같이 함으로써 메모리 셀들(M7, M9, M10, M12, DDM1)이 워드라인 방향 및 대각선 방향의 간섭현상이 감소된다. 드레인 셀렉트 라인 측 7개의 메모리 셀들(M7~M12, DDM1)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
이와 같이, 드레인 셀렉트 라인 측 더미 메모리 셀들 중 하나에 메모리 셀들과 같이 2비트 데이터를 저장하고 두 개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장함으로써, 저장되는 데이터의 총 비트 수를 유지하면서 프로그램되는 메모리 셀의 문턱전압의 이동을 작게 하여 간섭 현상에 의한 문턱전압의 이동을 감소시키고, 프로그램 전압 인가로 인한 스트레스를 감소시켜 프로그램 디스터브에 의한 문턱전압의 이동을 감소시키고, 수행하는 ISPP 루프 수의 감소에 의해 선택 워드라인에 인접한 비선택 워드라인의 패스 디스터브로 인한 문턱전압의 이동을 감소시킬 수 있다. 따라서 다수의 메모리 셀들의 프로그램 디스터브 특성을 개선할 수 있다.
도 9 내지 도 11에서는 하나의 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터를 저장하고 2개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장한다.
도 9를 참조하면, 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(SDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 제1 메모리 셀(M11)과 네 번째에 위치한 제2 메모리 셀(M9)에 2비트가 아닌 1비트 데이터가 저장된다. 도 6에서와 마찬가지로, 드레인 셀렉트 라인 측 5개의 메모리 셀들(M8~M12)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 10을 참조하면, 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(SDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 제1 메모리 셀(M11)과 다섯 번째에 위치한 제2 메모리 셀(M8)에 2비트가 아닌 1비트 데이터가 저장된다. 도 7에서와 마찬가지로 드레인 셀렉트 라인 측 6개의 메모리 셀들(M7~M12)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 11을 참조하면, 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(SDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 세 번째에 위치한 제1 메모리 셀(M10)과 여섯 번째에 위치한 제2 메모리 셀(M7)에 2비트가 아닌 1비트 데이터가 저장된다. 도 8에서와 마찬가지로 메모리 셀들(M6, M8, M9, M11, M12)이 워드라인 방향 및 대각선 방향의 간섭현상이 감소된다. 드레인 셀렉트 라인 측 7개의 메모리 셀들(M6~M12)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 12 내지 도 14에서는 하나의 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1) 및 하나의 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터를 저장하고 4개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장한다.
도 12를 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1) 및 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM1, SDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 메모리 셀(M12), 네 번째에 위치한 메모리 셀(M10), 여섯 번째에 위치한 메모리 셀(M8), 및 여덟 번째에 위치한 메모리 셀(M6)에 2비트가 아닌 1비트 데이터가 저장된다. 이와 같이 함으로써 드레인 셀렉트 라인 측 9개의 메모리 셀들(M5~M12, DDM1)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 13을 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1) 및 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM1, SDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 메모리 셀(M12), 다섯 번째에 위치한 메모리 셀(M9), 여덟 번째에 위치한 메모리 셀(M6), 및 열한 번째에 위치한 메모리 셀(M3)에 2비트가 아닌 1비트 데이터가 저장된다. 이와 같이 함으로써 드레인 셀렉트 라인 측 12개의 메모리 셀들(M2~M12, DDM1)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 14를 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1) 및 소스 셀렉트 라인 측 더미 메모리 셀(SDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM1, SDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 세 번째에 위치한 메모리 셀(M11), 여섯 번째에 위치한 메모리 셀(M8), 아홉 번째에 위치한 메모리 셀(M5), 및 열두 번째에 위치한 메모리 셀(M2)에 2비트가 아닌 1비트 데이터가 저장된다. 이와 같이 함으로써 드레인 셀렉트 라인 측 13개의 메모리 셀들(M1~M12, DDM1)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 15 내지 도 16에서는 하나의 드레인 셀렉트 라인 측 더미 메모리 셀(DDM2)에 2비트 데이터를 저장하고 하나의 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 1비트 데이터를 저장하고 3개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장한다.
도 15를 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM2)에 2비트 데이터가 저장된다. 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 1비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM2 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 네 번째에 위치한 메모리 셀(M11), 여섯 번째에 위치한 메모리 셀(M9), 및 여덟 번째에 위치한 메모리 셀(M7)에 2비트가 아닌 1비트 데이터가 저장된다. 이와 같이 함으로써 드레인 셀렉트 라인 측 9개의 메모리 셀들(M6~M12, DDM1, DDM2)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 16을 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀(DDM2)에 2비트 데이터가 저장된다. 드레인 셀렉트 라인 측 더미 메모리 셀(DDM1)에 1비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM2 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 다섯 번째에 위치한 제2 메모리 셀(M10), 여덟 번째에 위치한 메모리 셀(M7), 및 열한 번째에 위치한 메모리 셀(M4)에 2비트가 아닌 1비트 데이터가 저장된다. 이와 같이 함으로써 드레인 셀렉트 라인 측 12개의 메모리 셀들(M3~M12, DDM1, DDM2)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 17에서는 두 개의 드레인 셀렉트 라인 측 더미 메모리 셀(DDM2, DDM1)에 2비트 데이터를 저장하고 4개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장한다.
도 17을 참조하면, 드레인 셀렉트 라인 측 더미 메모리 셀들(DDM2, DDM1)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(DDM2, DDM1 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 세 번째에 위치한 메모리 셀(M12), 여섯 번째에 위치한 메모리 셀(M9), 아홉 번째에 위치한 메모리 셀(M6), 및 열두 번째에 위치한 메모리 셀(M3)에 2비트가 아닌 1비트 데이터가 저장된다. 이와 같이 함으로써 드레인 셀렉트 라인 측 13개의 메모리 셀들(M2~M12, DDM1, DDM2)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 18 내지 도 20에서는 두 개의 소스 셀렉트 라인 측 더미 메모리 셀(SDM1, SDM2)에 2비트 데이터를 저장하고 4개의 메모리 셀들에 2비트가 아닌 1비트 데이터를 저장한다.
도 18을 참조하면, 소스 셀렉트 라인 측 더미 메모리 셀들(SDM1, SDM2)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(SDM1, SDM2 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 메모리 셀(M11), 네 번째에 위치한 메모리 셀(M9), 여섯 번째에 위치한 메모리 셀(M7), 및 여덟 번째에 위치한 메모리 셀(M5)에 2비트가 아닌 1비트 데이터가 저장된다. 드레인 셀렉트 라인 측 9개의 메모리 셀들(M4~M12)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 19를 참조하면, 소스 셀렉트 라인 측 더미 메모리 셀들(SDM1, SDM2)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(SDM1, SDM2 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 두 번째에 위치한 메모리 셀(M11), 다섯 번째에 위치한 메모리 셀(M8), 여덟 번째에 위치한 메모리 셀(M5), 및 열한 번째에 위치한 메모리 셀(M2)에 2비트가 아닌 1비트 데이터가 저장된다. 드레인 셀렉트 라인 측 12개의 메모리 셀들(M1~M12)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 20을 참조하면, 소스 셀렉트 라인 측 더미 메모리 셀들(SDM1, SDM2)에 2비트 데이터가 저장된다. 2비트 데이터가 저장된 메모리 셀들(SDM1, SDM2 포함) 중 드레인 셀렉트 라인 측으로부터 소스 셀렉트 라인 방향으로 세 번째에 위치한 메모리 셀(M10), 여섯 번째에 위치한 메모리 셀(M7), 아홉 번째에 위치한 메모리 셀(M4), 및 열두 번째에 위치한 메모리 셀(M1)에 2비트가 아닌 1비트 데이터가 저장된다. 드레인 셀렉트 라인 측 13개의 메모리 셀들(SDM1, M1~M12)이 프로그램 디스터브로 인한 문턱전압의 이동이 감소된다.
도 23은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 24는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 25에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 MB1~MBm: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 공급 회로
132: 전압 생성 회로 134: 로우 디코더
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로

Claims (26)

  1. 제1 비트의 데이터를 저장하도록 구성된 제1 내지 제n 메모리 셀들(n>1, n은 자연수)과 데이터를 저장하지 않도록 구성된 더미 메모리 셀들을 포함하는 셀 스트링; 및
    상기 더미 메모리 셀들 중 적어도 하나의 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제1 내지 제n 메모리 셀들 중 적어도 두 개의 메모리 셀들에 상기 제1 비트 보다 작은 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 주변회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 적어도 두 개의 메모리 셀들은
    상기 셀 스트링에서 일정하게 이격되어 있는 메모리 셀들인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 적어도 두 개의 메모리 셀들 중 하나의 메모리 셀은
    상기 제1 비트의 데이터가 저장되어 있는 메모리 셀들 중 최외각 메모리 셀로부터 제1 방향으로 두 번째에 위치한 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 적어도 두 개의 메모리 셀들 중 하나의 메모리 셀은
    상기 제1 비트의 데이터가 저장되어 있는 메모리 셀들 중 최외각 메모리 셀로부터 제1 방향으로 세 번째에 위치한 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 주변회로는
    상기 셀 스트링에 저장되는 데이터의 전체 비트 수가 유지되도록, 상기 적어도 하나의 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고 상기 적어도 두 개의 메모리 셀들에 상기 제2 비트의 데이터를 저장하도록 구성된 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 비트는 2비트이고, 상기 제2 비트는 1비트이고,
    상기 주변회로는 하나의 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하는 경우 두 개의 메모리 셀들에 상기 제2 비트의 데이터를 저장하도록 구성된 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 더미 메모리 셀은 상기 제1 메모리 셀 또는 상기 제n 메모리 셀에 인접하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 제1 비트는 2비트이고, 상기 제2 비트는 1비트이고,
    상기 주변회로는 두 개의 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하는 경우 네 개의 메모리 셀들에 상기 제2 비트의 데이터를 저장하도록 구성된 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 두 개의 더미 메모리 셀 중 하나는 상기 제1 메모리 셀에 인접하고, 다른 하나는 상기 제n 메모리 셀에 인접하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 두 개의 더미 메모리 셀 중 제1 더미 메모리 셀은 상기 제1 메모리 셀에 인접하고, 제2 더미 메모리 셀은 상기 제1 더미 메모리 셀에 인접하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 두 개의 더미 메모리 셀 중 제1 더미 메모리 셀은 상기 제n 메모리 셀에 인접하고, 제2 더미 메모리 셀은 상기 제1 더미 메모리 셀에 인접하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n 메모리 셀 및 제n-2 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  13. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n 메모리 셀 및 제n-3 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  14. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-1 메모리 셀 및 제n-4 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제1 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-1 메모리 셀 및 제n-3 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  16. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제1 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-1 메모리 셀 및 제n-4 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  17. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제1 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-2 메모리 셀 및 제n-5 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  18. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 더미 메모리 셀 및 상기 제1 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n 메모리 셀, 제n-2 메모리 셀, 제n-4 메모리 셀 및 제n-6 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  19. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 더미 메모리 셀 및 상기 제1 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n 메모리 셀, 제n-3 메모리 셀, 제n-6 메모리 셀 및 제n-9 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  20. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 더미 메모리 셀 및 상기 제1 메모리 셀에 인접한 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-1 메모리 셀, 제n-4 메모리 셀, 제n-7 메모리 셀 및 제n-10 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  21. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제1 메모리 셀에 인접한 제1 더미 메모리 셀 및 상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-1 메모리 셀, 제n-3 메모리 셀, 제n-5 메모리 셀 및 제n-7 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  22. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제1 메모리 셀에 인접한 제1 더미 메모리 셀 및 상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-1 메모리 셀, 제n-4 메모리 셀, 제n-7 메모리 셀 및 제n-10 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  23. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제1 메모리 셀에 인접한 제1 더미 메모리 셀 및 상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하고, 상기 제n-2 메모리 셀, 제n-5 메모리 셀, 제n-8 메모리 셀 및 제n-11 메모리 셀에 상기 제2 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  24. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 제1 더미 메모리 셀, 상기 제n-1 메모리 셀, 제n-3 메모리 셀, 및 제n-5 메모리 셀에 상기 제2 비트의 데이터를 저장하고, 상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
  25. 제1항에 있어서, 상기 주변회로는
    상기 더미 메모리 셀들 중 상기 제n 메모리 셀에 인접한 제1 더미 메모리 셀, 상기 제n-2 메모리 셀, 제n-5 메모리 셀, 및 제n-8 메모리 셀에 상기 제2 비트의 데이터를 저장하고, 상기 제1 더미 메모리 셀에 인접한 제2 더미 메모리 셀에 상기 제1 비트의 데이터를 저장하도록 상기 셀 스트링을 제어하는 반도체 메모리 장치.
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