KR102114234B1 - 데이터 저장 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

데이터 저장 시스템은 커맨드 및 어드레스에 응답하여, 선택된 페이지의 리드 동작이 패스될 때까지 리드 리트라이 테이블에 포함된 리드전압에 따라 리드전압을 변경하면서 리드동작을 반복 수행하도록 구성된 반도체 장치, 및 커맨드 및 어드레스를 생성하여 상기 반도체 장치의 리드동작을 제어하되, 특정 횟수의 리드동작 수행 결과 리드된 데이터에 기반하여 상기 반도체 장치가 리드동작을 수행할 때 상기 리드 리트라이 테이블에 포함된 리드전압들 중 어느 리드전압으로 리드동작을 수행할지를 결정하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 시스템 및 그것의 동작 방법{Data storing system and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법에 관한 것이다.
데이터 저장 시스템에 포함되는 반도체 장치 중 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
데이터 저장 시스템이 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 성능 저하를 최소화하면서 높은 데이터 신뢰성을 갖는 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법을 제공한다.
본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법은 리드 리트라이 테이블 상의 제1 리드전압으로 리드 동작을 수행하는 단계, 상기 리드 동작이 페일된 경우 리드된 데이터를 버퍼의 제1 위치에 저장하는 단계, 상기 리드 리트라이 테이블 상에서 상기 제1 리드전압과 제1 방향으로 인접한 제2 리드전압으로 리드 동작을 수행하는 단계, 상기 리드 동작이 페일된 경우 리드된 데이터를 상기 버퍼의 제2 위치에 저장하는 단계, 상기 리드 리트라이 테이블 상에서 상기 제2 리드전압과 제1 방향으로 인접한 제3 리드전압으로 리드 동작을 수행하는 단계, 상기 리드 동작이 페일된 경우 리드된 데이터를 상기 버퍼의 제3 위치에 저장하는 단계, 상기 버퍼의 제1 내지 제3 위치에 저장된 데이터에 기반하여 상기 리드 리트라이 테이블 상의 어느 리드전압으로 리드 동작을 수행할지를 결정하는 단계, 및 결정된 리드전압으로 리드 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은 커맨드 및 어드레스에 응답하여, 선택된 페이지의 리드 동작이 패스될 때까지 리드 리트라이 테이블에 포함된 리드전압에 따라 리드전압을 변경하면서 리드동작을 반복 수행하도록 구성된 반도체 장치, 및 커맨드 및 어드레스를 생성하여 상기 반도체 장치의 리드동작을 제어하되, 특정 횟수의 리드동작 수행 결과 리드된 데이터에 기반하여 상기 반도체 장치가 리드동작을 수행할 때 상기 리드 리트라이 테이블에 포함된 리드전압들 중 어느 리드전압으로 리드동작을 수행할지를 결정하도록 구성된 컨트롤러를 포함할 수 있다.
상기 컨트롤러는 리드된 데이터의 에러 비트를 정정하고, 리드된 데이터의 에러 비트 수와 정정가능한 에러 비트 수를 비교하여 리드동작의 패스 또는 페일을 결정하는 에러정정부, 리드동작이 페일된 경우 상기 리드된 데이터를 저장하는 버퍼부, 상기 버퍼부에 저장된 데이터에 기반하여 리드동작 수행 시의 리드전압들 사이에 있는 메모리 셀들의 개수를 산정하는 연산부, 및 리드동작이 페일되면 상기 메모리 셀들의 개수에 기반하여 상기 리드 리트라이 테이블에 포함된 리드전압들 중 특정 리드전압으로 리드동작을 수행하도록 커맨드 및 어드레스를 생성하는 커맨드 및 어드레스 생성부를 포함할 수 있다.
데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법은 리드 리트라이 테이블 상에서 리드전압을 변경하는 방향을 제어할 수 있다. 따라서 리드 동작이 수행되는 횟수를 줄임으로써 높은 데이터 신뢰성을 가지면서도 성능 저하를 최소화할 수 있다.
도 1은 메모리 셀들의 문턱전압 분포가 변경되는 것을 설명하기 위한 도면이다.
도 2는 메모리 셀들로부터 리드된 데이터에 발생한 에러의 정정을 설명하기 위한 도면이다.
도 3은 메모리 셀들로부터 리드된 데이터에 발생한 에러의 정정이 불가능한 경우의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 6는 도 5에 도시된 버퍼부에 저장된 데이터를 설명하기 위한 도면이다.
도 7은 도 4에 도시된 반도체 장치를 설명하기 위한 블록도이다.
도 8은 도 7에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 9는 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 10 및 도 11은 도 9에 도시된 리드 동작 수행 순서를 설명하기 위한 도면이다.
도 12는 도 4에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 메모리 셀들의 문턱전압 분포가 변경되는 것을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 셀들의 초기 분포(일점쇄선)는 프로그램/소거 동작 수행 횟수(사이클링 횟수)의 증가에 따라 오른쪽 방향으로 변경(이점쇄선)된다.
메모리 셀들의 초기 분포(일점쇄선)는 데이터 보존과 관련된 리텐션 특성으로 인해 왼쪽 방향으로 변경(실선)된다. 리텐션 특성은 시간이 지남에 따라 플로팅 게이트(또는 전하 저장층)에 저장된 전자가 유출됨으로 인해 메모리 셀의 문턱전압이 낮아지는 것을 의미한다.
이와 같이 메모리 셀들의 문턱전압 분포가 변경됨으로 인해 메모리 셀들의 리드 동작이 페일될 가능성이 존재한다.
도 2는 메모리 셀들로부터 리드된 데이터에 발생한 에러의 정정을 설명하기 위한 도면이다. 도 3은 메모리 셀들로부터 리드된 데이터에 발생한 에러의 정정이 불가능한 경우의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 도 1에서 설명한 메모리 셀들의 문턱전압 분포의 변경으로 인해 인접한 두 개의 문턱전압 분포가 오버랩 될 수 있다. 이로 인해 메모리 셀들의 리드 동작시 문턱전압이 리드전압 이상인 페일 셀('1' 페일 셀)들과 문턱전압이 리드전압 이하인 페일 메모리 셀('0'페일 셀)들이 발생한다.
리드 동작 시 발생한 에러는 정정될 수 있다. 그러나 정정가능한 에러 비트의 개수(NOE)는 제한되어 있다. 리드 동작 시 발생한 에러 비트의 개수가 정정가능한 에러 비트의 개수(NOE) 이하(ECC 범위 내)인 경우에는 에러의 정정이 가능하므로 리드 동작은 페일되지 않는다.
도 3을 참조하면, 리드 동작 시 발생한 에러 비트의 개수가 정정가능한 에러 비트의 개수(NOE)를 초과하는 경우에는 에러의 정정이 불가능하므로 리드 동작이 페일된다. 리드 동작이 페일되면 리드전압 레벨을 변경하여 다시 리드 동작을 수행하는데 이를 '리드 리트라이'라고 한다. '리드 리트라이 테이블'은 다수의 리드전압들을 포함한다. '리드 리트라이'를 수행할 때에 어떤 리드전압으로 다음 리드 동작을 수행할 지는 '리드 리트라이 테이블'의 리드전압 순서에 따라 결정된다. 변경된 리드전압으로 리드 동작을 수행하여 발생한 에러 비트의 개수가 정정가능한 에러 비트의 개수(NOE) 이하가 되면 리드 동작은 패스된다.
리드 동작을 여러 번 수행하는 '리드 리트라이'는 장치의 성능을 저하시킬 수 있으므로 효율적으로 수행할 필요가 있다.
도 4는 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 4를 참조하면, 데이터 저장 시스템(100)은 반도체 장치(110) 및 호스트로부터의 요청에 따라 반도체 장치(110)의 동작을 제어하는 컨트롤러(120)를 포함한다.
반도체 장치(110)는 컨트롤러(120)로부터의 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 블록에 포함되는 페이지들의 메모리 셀들에 리드 동작을 수행한다. 반도체 장치(110)는 선택된 페이지의 리드 동작이 패스될 때까지 리드 리트라이 테이블에 포함된 리드전압에 따라 리드전압을 변경하면서 리드동작을 반복 수행한다. 반도체 장치(110)는 컨트롤러(120)로부터 입력되는 데이터(DATA)를 프로그램 대상 페이지의 메모리 셀들에 프로그램하고 메모리 셀들로부터 리드된 데이터(DATA)를 컨트롤러(120)에 출력한다.
컨트롤러(120)는 특정 횟수의 리드동작 수행 결과 리드된 데이터에 기반하여 반도체 장치(110)가 리드동작을 수행할 때 리드 리트라이 테이블에 포함된 리드전압들 중 어느 리드전압으로 리드동작을 수행할지를 결정한다.
도 5는 도 4에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 컨트롤러(120)는 에러정정부(121), 버퍼부(122), 연산부(123), 커맨드 및 어드레스 생성부(124)를 포함한다.
에러정정부(121)는 반도체 장치(110)로부터 입력되는 리드 데이터(DATA)의 에러 비트를 정정하고, 리드 데이터(DATA)의 에러 비트 수와 정정가능한 에러 비트 수를 비교하여 리드동작의 패스 또는 페일을 결정한다.
버퍼부(122)는 리드동작이 페일된 경우 리드 데이터(DATA)를 저장한다. 버퍼부(122)는 리드 리트라이 테이블 상의 제1 리드전압으로 수행된 리드동작이 페일된 경우 리드 데이터(DATA)를 제1 위치에 저장하고, 리드 리트라이 테이블 상에서 제1 리드전압과 제1 방향으로 인접한 제2 리드전압으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제2 위치에 저장하고, 리드 리트라이 테이블 상에서 제2 리드전압과 제1 방향으로 인접한 제3 리드전압으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제3 위치에 저장한다.
연산부(123)는 버퍼부(122)에 저장된 데이터에 기반하여 리드동작 수행 시의 리드전압들 사이에 있는 메모리 셀들의 개수를 산정한다. 연산부(123)는 버퍼부(122)의 제1 내지 제3 위치에 저장된 데이터에 기반하여 문턱전압이 제1 리드전압과 제2 리드전압 사이에 있는 제1 메모리 셀들의 개수와 문턱전압이 제2 리드전압과 제3 리드전압 사이에 있는 제2 메모리 셀들의 개수를 산정한다.
커맨드 및 어드레스 생성부(124)는 리드동작이 페일되면 메모리 셀들의 개수에 기반하여 리드 리트라이 테이블에 포함된 리드전압들 중 특정 리드전압으로 리드동작을 수행하도록 커맨드 및 어드레스를 생성한다. 커맨드 및 어드레스 생성부(124)는 제1 메모리 셀들의 개수가 제2 메모리 셀들의 개수 보다 큰 경우 리드 리트라이 테이블 상에서 제3 리드전압과 제1 방향으로 인접한 리드전압으로 리드 동작을 수행하도록 커맨드를 생성하고, 제1 메모리 셀들의 개수가 제2 메모리 셀들의 개수 보다 작은 경우 리드 리트라이 테이블 상에서 제1 리드전압과 제1 방향의 반대방향으로 인접한 리드전압으로 다음 리드 동작을 수행하도록 커맨드를 생성한다.
실시예로서, 제1 리드 전압은 이전 페이지의 리드 동작이 패스된 때의 리드전압일 수 있다.
실시예로서, 제1 방향은 이전 페이지의 리드 동작이 패스된 때의 리드 동작 수행 방향일 수 있다.
반도체 장치는 리드 동작이 패스된 경우 리드 동작 수행 시의 리드 전압 및 방향을 저장할 수 있다.
따라서 데이터 저장 시스템은 리드 리트라이 테이블 상에서 리드전압을 변경하는 방향을 제어함으로써 리드 동작이 수행되는 횟수를 줄여 성능을 향상시킬 수 있다.
도 6는 도 5에 도시된 버퍼부에 저장된 데이터를 설명하기 위한 도면이다.
도 6을 참조하면, 버퍼부는 제1 리드전압(R1)으로 수행된 리드동작이 페일된 경우 리드 데이터를 제1 위치에 저장하고, 제2 리드전압(R2)으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제2 위치에 저장하고, 제3 리드전압(R3)으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제3 위치에 저장한다.
문턱전압이 제1 리드전압(R1) 이상인 메모리 셀들의 경우 제1 내지 제3 위치에 '000'이 저장된다. 문턱전압이 제2 리드전압(R2) 이상이고 제1 리드전압(R1) 미만인 메모리 셀들의 경우 제1 내지 제3 위치에 '100'이 저장된다. 문턱전압이 제3 리드전압(R3) 이상이고 제2 리드전압(R2) 미만인 메모리 셀들의 경우 제1 내지 제3 위치에 '110'이 저장된다. 문턱전압이 제3 리드전압(R3) 미만인 메모리 셀들의 경우 제1 내지 제3 위치에 '111'이 저장된다. 따라서 '000', '100', 110', '111'의 개수를 카운트하여 리드전압들 사이에 존재하는 메모리 셀들의 개수를 알 수 있다.
도 7은 도 4에 도시된 반도체 장치를 설명하기 위한 블록도이다. 도 8은 도 7에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(210), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어회로(220), 전압 공급 회로(230), 페이지 버퍼 그룹(240), 컬럼 디코더(250) 및 입출력 회로(260)를 포함한다.
도 8을 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 리드 동작의 기본 단위가 된다.
제어 회로(220)는 외부로부터 입출력 회로(260)를 통해 입력되는 커맨드(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(220)는 입출력 회로(260)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 제어 회로(220)는 리드 리트라이 테이블(222)를 포함한다. 앞서 설명한 바와 같이 리드 리트라이 테이블(222)는 리드 동작을 반복해서 수행할 때 리드전압을 변경하는 순서를 포함한다. 리드전압들 사이의 전압 차는 일정하다. 제어 회로(220)는 리드 리트라이 테이블(222) 상의 리드전압 순서에 따라 리드전압을 변경하여 리드동작을 수행한다. 제어 회로(220)는 리드 동작이 패스된 경우 리드 동작 수행 시의 리드 전압 및 방향을 저장한다.
전압 공급 회로(230)는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(230)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다.
페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)은 제어 회로(220)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(250)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(250)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(260)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(240)으로 입력하기 위하여 제어 회로(220)의 제어에 따라 데이터를 컬럼 디코더(250)에 전달한다. 컬럼 디코더(250)는 입출력 회로(260)로부터 전달된 데이터를 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(260)는 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(250)를 통해 전달된 데이터를 외부로 출력한다.
도 9는 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 9를 참조하면, 리드 동작이 페일된 경우, 리드전압 레벨을 변경하여 다음과 같이 리드 동작을 재수행한다.
데이터 저장 시스템의 동작 방법에서는 우선 리드 리트라이 테이블 상의 제1 리드전압으로 리드 동작을 수행한다(S310). 제1 리드전압의 변경 방향은 제1 방향이다. 제1 리드전압은 이전 페이지의 리드 동작이 패스된 때의 리드전압일 수 있다. 제1 방향은 이전 페이지의 리드 동작이 패스된 때의 리드 동작 수행 방향일 수 있다. 제1 리드전압 및 제1 방향이 다른 메모리 블록에 저장된 경우 저장된 제1 리드전압 및 제1 방향의 리드 동작을 수행할 수 있다.
그 다음 컨트롤러에서 리드 데이터의 에러 정정 동작을 수행한다. 리드 동작이 페일된 경우 리드 데이터를 버퍼에 저장한다(S320). 리드 데이터는 버퍼의 제1 위치에 저장될 수 있다.
그 다음 리드 동작 수행 횟수가 3회 이상인지를 확인한다(S340).
리드 동작 수행 횟수(1회)가 3회 미만이므로 리드 리트라이 테이블 상에서 제1 리드전압과 제1 방향으로 인접한 제2 리드전압으로 리드 동작을 수행한다(S350).
리드 데이터의 에러 정정 동작을 수행하고, 리드 동작이 페일된 경우 리드 데이터를 버퍼에 저장한다(S320). 리드 데이터는 버퍼의 제2 위치에 저장될 수 있다.
그 다음 리드 동작 수행 횟수가 3회 이상인지를 확인한다(S340).
리드 동작 수행 횟수(2회)가 3회 미만이므로 리드 리트라이 테이블 상에서 제2 리드전압과 제1 방향으로 인접한 제3 리드전압으로 리드 동작을 수행한다(S350).
리드 데이터의 에러 정정 동작을 수행하고, 리드 동작이 페일된 경우 리드 데이터를 버퍼에 저장한다(S320). 리드 데이터는 버퍼의 제3 위치에 저장될 수 있다.
그 다음 리드 동작 수행 횟수가 3회 이상인지를 확인한다(S340).
리드 동작 수행 횟수(3회)가 3회 이상이므로 버퍼의 제1 내지 제3 위치에 저장된 데이터에 기반하여 리드 리트라이 테이블 상의 어느 리드전압으로 리드 동작을 수행할지를 결정하고 결정된 리드전압으로 리드 동작을 수행한다.
상세하게는, 버퍼의 제1 내지 제3 위치에 저장된 데이터에 기반하여 문턱전압이 제1 리드전압과 제2 리드전압 사이에 있는 제1 메모리 셀들의 개수와 문턱전압이 제2 리드전압과 제3 리드전압 사이에 있는 제2 메모리 셀들의 개수를 산정하고(S360), 제1 메모리 셀들의 개수와 제2 메모리 셀들의 개수에 기반하여 리드 리트라이 테이블 상의 어느 리드전압으로 리드 동작을 수행할지를 결정한다.
더 상세하게는, 제1 메모리 셀들의 개수가 제2 메모리 셀들의 개수 보다 큰 경우(-N>0) 리드 리트라이 테이블 상에서 제3 리드전압과 제1 방향으로 인접한 리드전압으로 리드 동작을 수행(S350)하도록 결정하고, 제1 메모리 셀들의 개수가 상기 제2 메모리 셀들의 개수 보다 작은 경우(-N<0) 리드 리트라이 테이블 상에서 제1 리드전압과 제1 방향의 반대방향으로 인접한 리드전압으로 다음 리드 동작을 수행(S380)하도록 결정한다.
단계 320에서 리드 동작이 패스된 경우에는 해당 리드 동작 수행 시의 리드전압 및 방향을 저장한다(S390).
따라서 데이터 저장 시스템의 동작 방법은 리드 리트라이 테이블 상에서 리드전압을 변경하는 방향을 제어함으로써 리드 동작이 수행되는 횟수를 줄여 성능을 향상시킬 수 있다.
도 10 및 도 11은 도 9에 도시된 리드 동작 수행 순서를 설명하기 위한 도면이다.
도 10을 참조하면, 리드 동작은 제1 내지 제8 리드전압을 기준으로 수행된다. 제1 리드전압으로 제1 리드 동작을 수행하고(1), 제1 리드 동작이 페일되면 제2 리드전압으로 제2 리드 동작을 수행한다(2). 제2 리드 동작이 페일되면 제3 리드전압으로 제3 리드 동작을 수행한다(3). 이런 방식으로 제4 내지 제8 리드 전압으로 제4 내지 제8 리드 동작을 수행한다(4-8). 제8 리드 동작이 페일되면 다시 제1 리드전압으로 제1 리드동작을 수행한다(1).
도 11을 참조하면, 일 실시예로서 이전 페이지의 리드 동작이 패스된 리드전압이 제2 리드전압이고 방향은 순방향이라고 가정하면, 제2 내지 제4 리드전압으로 리드 동작을 수행한다. 제2 리드전압과 제3 리드전압 사이에 있는 메모리 셀들의 개수(B)가 제3 리드전압과 제4 리드전압 사이에 있는 메모리 셀들의 개수(A) 보다 크면 리드 동작이 2개의 문턱전압 분포의 교차점 방향으로 진행되는 것이다. 따라서 순방향으로 리드 동작을 수행한다.
다음으로, 제5 리드전압으로 리드 동작을 수행한다. 제3 리드전압과 제4 리드전압 사이에 있는 메모리 셀들의 개수가 제4 리드전압과 제5 리드전압 사이에 있는 메모리 셀들의 개수 보다 크므로 순방향으로 리드 동작을 수행한다.
다음으로, 제6 리드전압으로 리드 동작을 수행한다. 제4 리드전압과 제5 리드전압 사이에 있는 메모리 셀들의 개수가 제5 리드전압과 제6 리드전압 사이에 있는 메모리 셀들의 개수 보다 작으면 리드 동작이 2개의 문턱전압 분포의 교차점에서 멀어지는 방향으로 진행되는 것이다. 따라서 역방향으로 리드 동작을 수행한다.
다른 실시예로서, 이전 페이지의 리드 동작이 패스된 리드전압이 제4 리드전압이고 방향은 순방향이라고 가정하면, 제4 내지 제6 리드전압으로 리드 동작을 수행한다. 제4 리드전압과 제5 리드전압 사이에 있는 메모리 셀들의 개수(B)가 제5 리드전압과 제6 리드전압 사이에 있는 메모리 셀들의 개수(A) 보다 작으면 리드 동작이 2개의 문턱전압 분포의 교차점에서 멀어지는 방향으로 진행되는 것이다. 따라서 역방향으로 리드 동작을 수행한다.
다음으로, 제4 리드전압과 역방향으로 인접한 제3 리드전압으로 리드 동작을 수행한다. 제4 리드전압과 제5 리드전압 사이에 있는 메모리 셀들의 개수가 제3 리드전압과 제4 리드전압 사이에 있는 메모리 셀들의 개수 보다 작으면, 다시 역방향의 반대방향인 순방향으로 리드 동작을 수행한다. 즉, 제6 리드전압과 순방향으로 인접한 제7 리드전압으로 리드 동작을 수행한다. 제5 리드전압과 제6 리드전압 사이에 있는 메모리 셀들의 개수가 제6 리드전압과 제7 리드전압 사이에 있는 메모리 셀들의 개수보다 작으므로 다시 역방향으로 리드 동작을 수행한다.
상술한 순서로 리드 리트라이 동작을 수행함으로써, 리드 동작이 패스되는 리드전압을 찾는 시간을 단축할 수 있다. 예를 들면, 제3 리드전압을 사용한 리드 동작이 패스되는 경우, 제4 내지 제6 리드전압을 사용하여 리드 동작을 수행한 후, 제7 리드전압을 사용하지 않고 제3 리드전압을 사용하여 리드 동작을 수행하기 때문에, 리드 동작이 패스되는 리드전압을 빠르게 찾을 수 있다.
도 12는 도 4에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 4에 도시된 데이터 저장 시스템(100)은 반도체 장치(110)와 컨트롤러(120)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
도 12를 참조하면, 컨트롤러(120)는 SRAM(125), 프로세싱 유닛 (126), 호스트 인터페이스(127), 에러 정정 블록(121) 및 메모리 인터페이스(129)를 포함한다. SRAM(125)은 프로세싱 유닛(126)의 동작 메모리로써 사용된다. 호스트 인터페이스(127)는 데이터 저장 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(121)은 반도체 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(129)는 본 발명의 반도체 장치(110)와 인터페이싱 한다. 프로세싱 유닛(126)은 컨트롤러(120)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 장치(110)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 데이터 저장 시스템(100)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 장치가 구비될 수 있다. 이 경우, 컨트롤러(120)는 eMMC, UFS, USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 14에는 본 발명에 따른 반도체 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 데이터 저장 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 저장 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 데이터 저장 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 데이터 저장 시스템
110: 반도체 장치 120: 컨트롤러
210: 메모리 어레이 MB1~MBm: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
220: 제어 회로 230: 전압 공급 회로
240: 페이지 버퍼 그룹 250: 컬럼 디코더
260: 입출력 회로

Claims (13)

  1. 리드 리트라이 테이블 상의 제1 리드전압으로 리드 동작을 수행하는 단계;
    상기 리드 동작이 페일된 경우 리드된 데이터를 버퍼의 제1 위치에 저장하는 단계;
    상기 리드 리트라이 테이블 상에서 상기 제1 리드전압과 제1 방향으로 인접한 제2 리드전압으로 리드 동작을 수행하는 단계;
    상기 리드 동작이 페일된 경우 리드된 데이터를 상기 버퍼의 제2 위치에 저장하는 단계;
    상기 리드 리트라이 테이블 상에서 상기 제2 리드전압과 제1 방향으로 인접한 제3 리드전압으로 리드 동작을 수행하는 단계;
    상기 리드 동작이 페일된 경우 리드된 데이터를 상기 버퍼의 제3 위치에 저장하는 단계;
    상기 버퍼의 제1 내지 제3 위치에 저장된 데이터에 기반하여 상기 리드 리트라이 테이블의 리드전압들 중에서 상기 리드 동작에 사용될 리드전압을 결정하기 위한 방향을 변경하는 단계;
    상기 결정된 리드전압으로 리드 동작을 수행하는 단계; 및
    상기 리드 동작이 패스된 상기 리드전압 및 상기 방향을 저장하는 단계를 포함하는 데이터 저장 시스템의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 버퍼의 제1 내지 제3 위치에 저장된 데이터에 기반하여 상기 리드 리트라이 테이블 상의 어느 리드전압으로 리드 동작을 수행할지를 결정하는 단계는
    상기 버퍼의 제1 내지 제3 위치에 저장된 데이터에 기반하여 문턱전압이 상기 제1 리드전압과 상기 제2 리드전압 사이에 있는 제1 메모리 셀들의 개수와 문턱전압이 상기 제2 리드전압과 상기 제3 리드전압 사이에 있는 제2 메모리 셀들의 개수를 산정하는 단계; 및
    상기 제1 메모리 셀들의 개수와 상기 제2 메모리 셀들의 개수에 기반하여 상기 리드 리트라이 테이블 상의 어느 리드전압으로 리드 동작을 수행할지를 결정하는 단계를 포함하는 데이터 저장 시스템의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 리드 리트라이 테이블 상의 어느 리드전압으로 리드 동작을 수행할지를 결정하는 단계에서,
    상기 제1 메모리 셀들의 개수가 상기 제2 메모리 셀들의 개수 보다 큰 경우 상기 리드 리트라이 테이블 상에서 상기 제3 리드전압과 제1 방향으로 인접한 리드전압으로 리드 동작을 수행하도록 결정하고,
    상기 제1 메모리 셀들의 개수가 상기 제2 메모리 셀들의 개수 보다 작은 경우 제2 방향으로 인접한 리드전압으로 다음 리드 동작을 수행하도록 결정하는 데이터 저장 시스템의 동작 방법.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제1 리드 전압은 이전 페이지의 리드 동작이 패스된 때의 리드전압인 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제1 방향은 이전 페이지의 리드 동작이 패스된 때의 리드 동작 수행 방향인 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  7. 커맨드 및 어드레스에 응답하여, 선택된 페이지의 리드 동작이 패스될 때까지 리드 리트라이 테이블에 포함된 리드전압에 따라 리드전압을 변경하면서 리드동작을 반복 수행하도록 구성된 반도체 장치; 및
    커맨드 및 어드레스를 생성하여 상기 반도체 장치의 리드동작을 제어하되, 특정 횟수의 리드동작 수행 결과로 리드된 데이터에 기반하여, 상기 리드 리트라이 테이블에서 상기 리드전압을 선택하기 위한 방향을 변경하고, 리드 동작이 패스될 때 사용된 리드 전압과 방향을 저장하도록 구성된 컨트롤러를 포함하는 데이터 저장 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서, 상기 컨트롤러는
    리드된 데이터의 에러 비트를 정정하고, 리드된 데이터의 에러 비트 수와 정정가능한 에러 비트 수를 비교하여 리드동작의 패스 또는 페일을 결정하는 에러정정부;
    리드동작이 페일된 경우 상기 리드된 데이터를 저장하는 버퍼부;
    상기 버퍼부에 저장된 데이터에 기반하여 리드동작 수행 시의 리드전압들 사이에 있는 메모리 셀들의 개수를 산정하는 연산부; 및
    리드동작이 페일되면 상기 메모리 셀들의 개수에 기반하여 상기 리드 리트라이 테이블에 포함된 리드전압들 중 특정 리드전압으로 리드동작을 수행하도록 커맨드 및 어드레스를 생성하는 커맨드 및 어드레스 생성부를 포함하는 데이터 저장 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서, 상기 버퍼부는
    리드 리트라이 테이블 상의 제1 리드전압으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제1 위치에 저장하고, 상기 리드 리트라이 테이블 상에서 상기 제1 리드전압과 제1 방향으로 인접한 제2 리드전압으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제2 위치에 저장하고, 상기 리드 리트라이 테이블 상에서 상기 제2 리드전압과 제1 방향으로 인접한 제3 리드전압으로 수행된 리드동작이 페일된 경우 리드된 데이터를 제3 위치에 저장하고,
    상기 연산부는
    상기 버퍼부의 제1 내지 제3 위치에 저장된 데이터에 기반하여 문턱전압이 상기 제1 리드전압과 상기 제2 리드전압 사이에 있는 제1 메모리 셀들의 개수와 문턱전압이 상기 제2 리드전압과 상기 제3 리드전압 사이에 있는 제2 메모리 셀들의 개수를 산정하는 데이터 저장 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 커맨드 및 어드레스 생성부는
    상기 제1 메모리 셀들의 개수가 상기 제2 메모리 셀들의 개수 보다 큰 경우 상기 리드 리트라이 테이블 상에서 상기 제3 리드전압과 제1 방향으로 인접한 리드전압으로 리드 동작을 수행하도록 커맨드를 생성하고,
    상기 제1 메모리 셀들의 개수가 상기 제2 메모리 셀들의 개수 보다 작은 경우 상기 리드 리트라이 테이블 상에서 상기 제1 리드전압과 제1 방향의 반대방향으로 인접한 리드전압으로 다음 리드 동작을 수행하도록 커맨드를 생성하는 데이터 저장 시스템.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 제1 리드 전압은
    이전 페이지의 리드 동작이 패스된 때의 리드전압인 것을 특징으로 하는 데이터 저장 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 제1 방향은
    이전 페이지의 리드 동작이 패스된 때의 리드 동작 수행 방향인 것을 특징으로 하는 데이터 저장 시스템.
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