KR101967368B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 방법은 제1 페이지의 메인 셀들에 대해 초기 리드전압으로 제1 리드 동작을 실시하는 단계, 상기 제1 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수를 초과하는 경우 리드 재수행 횟수에 대응하는 리드전압으로 제2 리드 동작을 실시하고, 상기 제2 리드 동작을 실시하는 동안 상기 제1 페이지의 스페어 셀들에 상기 리드 재수행 횟수를 저장하는 단계, 및 상기 제2 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수 이하가 될 때까지 상기 제2 리드 동작 및 상기 리드 재수행 횟수 저장을 반복 실시하는 단계를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로 특히, 프로그램 동작 및 리드 동작을 실시하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
도 1은 사이클링(cycling) 및 리텐션(retention) 증가에 따른 메모리 셀들의 문턱전압분포의 변화를 설명하기 위한 도면이다.
일반적으로 반도체 메모리 장치의 메모리 셀에 데이터를 저장하기 위해서 프로그램 동작을 실시하여 메모리 셀의 문턱전압을 상승시킨다. 프로그램 동작 시 컨트롤 게이트에 고전압을 인가하면, FN 터널링에 의해 플로팅 게이트에 전자가 유입되어 메모리 셀의 문턱전압이 상승한다. 그러나 메모리 셀에 프로그램/소거 동작이 반복됨에 따라 플로팅 게이트에 유입되었던 전자들이 터널 산화막 등에 트랩된다. 이로 인해 사이클링 횟수가 증가할수록 메모리 셀들의 프로그램 속도가 빨라지는 현상이 알려져 있다.
도 1을 참조하면, 사이클링 횟수가 증가할수록 N 번째 분포의 우측이 점점 넓어지는 것을 볼 수 있다.
한편, 반도체 메모리 중 특히 낸드 플래시 메모리에서는 저장된 데이터가 전원이 꺼져있는 상태에서도 오랜 시간 동안(예: 10년 이상) 유지되어야 하는데, 이를 신뢰성(Reliability)이라 한다. 플래시 메모리가 고집적화됨에 따라 메모리 셀의 크기가 감소하고 각 분포 사이의 간격이 매우 좁아진다. 분포가 좁아지면 플로팅 게이트에 저장된 전자의 개수를 민감하게 조절해야 하며, 신뢰성을 위해서 시간에 따른 전자의 손실을 억제해야 한다. 하지만, 셀의 크기가 작아지고 하나의 셀에 저장된 전자의 개수가 줄어들면서 전자 하나의 손실이 분포상에서 크게 영향을 미치게 된다. 전자는 음전하를 나타내므로 전자의 손실은 분포를 좌측으로 이동시킨다.
도 1을 참조하면 리텐션이 증가할수록 N+1 번째 분포의 좌측이 점점 넓어지는 것을 볼 수 있다.
이로 인해, 기준 분포(N+1)의 좌측 셀과 기준분포의 바로 하위 분포(N)의 우측 셀이 분포상에서 교차되는 문제가 발생한다.
본 발명의 실시예는 리드 동작에 소요되는 시간을 줄일 수 있고 데이터의 신뢰성을 향상시킬 수 있다.
반도체 메모리 장치의 동작 방법은 제1 페이지의 메인 셀들에 대해 초기 리드전압으로 제1 리드 동작을 실시하는 단계, 상기 제1 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수를 초과하는 경우 리드 재수행 횟수에 대응하는 리드전압으로 제2 리드 동작을 실시하고, 상기 제2 리드 동작을 실시하는 동안 상기 제1 페이지의 스페어 셀들에 상기 리드 재수행 횟수를 저장하는 단계, 및 상기 제2 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수 이하가 될 때까지 상기 제2 리드 동작 및 상기 리드 재수행 횟수 저장을 반복 실시하는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 제1 페이지의 메인 셀들에 대해 제1 리드전압으로 제1 리드 동작을 실시하는 단계, 상기 제1 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수를 초과하는 경우 리드 재수행 횟수에 대응하는 제2 리드전압으로 제2 리드 동작을 실시하는 단계, 및 상기 제2 리드 동작을 반복 실시하여 발생한 에러 비트 수가 에러 정정 가능한 비트 수 이하가 되면, 상기 제1 페이지의 스페어 셀들에 리드 재수행 횟수를 저장하는 단계를 포함한다.
반도체 메모리 장치는 데이터를 저장하기 위한 메인 셀들 및 리드 재수행 횟수를 저장하기 위한 스페어 셀들을 포함하는 메모리 어레이, 상기 데이터 또는 상기 리드 재수행 횟수를 독출하도록 구성된 데이터 독출부, 상기 리드 재수행 횟수에 따라 리드전압을 설정하도록 구성된 리드전압 제어부, 및 설정된 리드 전압을 상기 메모리 어레이에 공급하도록 구성된 리드전압 공급부를 포함하고, 독출된 데이터의 에러 정정이 불가능한 경우, 상기 리드전압 제어부는 상기 리드 재수행 횟수를 갱신하여 리드전압을 재설정하고, 상기 데이터 독출부는 재설정된 리드전압으로 상기 데이터를 독출하는 동안 갱신된 리드 재수행 횟수를 상기 스페어 셀들에 저장한다.
반도체 메모리 장치는 데이터를 저장하기 위한 메인 셀들 및 리드 재수행 횟수를 저장하기 위한 스페어 셀들을 포함하는 메모리 어레이, 상기 데이터 또는 상기 리드 재수행 횟수를 독출하도록 구성된 데이터 독출부, 상기 리드 재수행 횟수에 따라 리드전압을 설정하도록 구성된 리드전압 제어부, 및 설정된 리드 전압을 상기 메모리 어레이에 공급하도록 구성된 리드전압 공급부를 포함하고, 독출된 데이터의 에러 정정이 불가능한 경우, 상기 리드전압 제어부는 상기 리드 재수행 횟수를 갱신하여 리드전압을 재설정하고, 상기 데이터 독출부는 갱신된 리드 재수행 횟수를 상기 스페어 셀들에 저장한다.
본 발명의 실시예는 메인 셀들로부터 데이터를 독출하는 동안에 리드 재수행 횟수를 스페어 셀들에 저장함으로써 리드 동작에 소요되는 시간을 줄일 수 있고 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 사이클링(cycling) 및 리텐션(retention) 증가에 따른 메모리 셀들의 문턱전압분포의 변화를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 6은 열전자 주입(Hot Carrier Injection) 방식을 이용하여 리드 재수행 횟수를 저장하는 것을 설명하기 위한 회로도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 실시한 경우의 리드 시간 단축 효과를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 3은 도 2에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(MB)을 포함하는 메모리 어레이(210), 메모리 블록(MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작, 및 에러 정정 동작을 수행하도록 구성된 동작 회로(220, 230, 250), 동작 회로(220, 250)를 제어하도록 구성된 제어 회로를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로, 페이지 버퍼 그룹, 열 선택 회로, 입출력 회로 및 에러 정정 회로(미도시) 등을 포함한다. 본 발명에서는 동작 회로로서 데이터 독출부(220), 에러 정정부(230), 및 리드 전압 공급부(250)를 포함하고, 제어 회로로서 리드 전압 제어부(240)를 포함하는 것을 예로 들어 설명한다.
메모리 어레이(210)는 복수의 메모리 블록(MB)들을 포함한다.
도 3을 참조하면, 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들을 포함한다. 즉, 스트링들은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C11~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C11~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C11~Cn1)의 게이트들은 워드라인들(WL1~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL1)에 연결된 메모리 셀들(C11~C1k)이 하나의 페이지(PAGE1)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 하나의 페이지(PAGE1)를 구성하는 메모리 셀들(C11~C1k)은 일반 메모리 셀들과 스페어 셀들(또는 플래그 셀들)로 구분될 수 있다. 일반 메모리 셀들은 일반 데이터를 저장하기 위한 메모리 셀들이고 스페어 셀들(또는 플래그 셀들)은 메모리 장치의 상태 정보 등을 저장하기 위한 메모리 셀들이다. 실시예로서 스페어 셀들에는 메모리 셀의 리드 재수행 횟수(read retry number) 정보가 저장될 수 있다.
다시, 도 2 및 도 3을 참조하면, 리드 전압 제어부(240)는 외부로부터 입출력 회로를 통해 입력되는 명령 신호(CMD)에 응답하여 리드 전압 공급부(250)를 제어하기 위한 제어신호(VCON)와 데이터 독출부(220)를 제어하기 위한 제어 신호(PBCON)를 출력한다. 리드 전압 제어부(240)는 리드 재수행 횟수에 따라 리드 전압을 설정하고 리드 전압 공급부(250)가 설정된 리드 전압을 생성하도록 제어신호(VCON)를 출력한다. 또한, 리드 전압 제어부(240)는 데이터 독출부(220)에서 독출된 데이터의 에러 정정이 불가능한 경우 리드 재수행 횟수를 갱신한다.
리드 전압 공급부(250)는 리드 전압 제어부(240)의 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들(예, Vr1~Vr10 Vpass, Vdsl, Vssl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 리드 전압 공급부(250)는 전압 발생 회로 및 로우 디코더(미도시)를 포함한다.
전압 발생 회로는 리드 전압 제어부(240)의 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들(예, Vr1~Vr10 Vpass, Vdsl, Vssl)을 글로벌 라인들로 출력한다. 전압 발생 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vr1~Vr10) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다.
로우 디코더는 로우 어드레스 신호들에 응답하여, 전압 발생 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록(MB)의 로컬 라인들(DSL, WL1~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL1~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C11)과 연결된 로컬 워드라인(예, WL1)에는 전압 발생 회로로부터 글로벌 워드라인을 통해 리드 전압(Vr1~Vr10)이 인가된다. 그리고, 선택되지 않은 셀들(C21~Cn1)과 연결된 로컬 워드라인들(예, WL2~WLn)에는 전압 발생 회로로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 선택된 셀(C11)에 데이터가 리드 전압(Vr1~Vr10)에 의해 독출된다.
데이터 독출부(220)는 리드 전압 제어부(240)의 제어 신호(PBCON)에 응답하여 메모리 셀들(C11~Cnk)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C11~Cnk)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
예를 들어, 리드 동작에서, 데이터 독출부(220)는 비트라인들(BL1~BLk)을 프리차지한다. 그리고, 리드 전압 공급부(250)로부터 선택된 워드라인(WL1)에 리드 전압(Vr1~Vr10)이 인가되면, 프로그램 데이터가 저장된 메인 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메인 셀들의 비트라인들은 디스차지된다. 데이터 독출부(220)는 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메인 셀들의 데이터를 래치한다. 데이터 독출부(220)는 메인 셀들로부터 독출된 데이터(R_DATA)를 에러 정정부(230)에 출력한다. 특히, 데이터 독출부(220)는 스페어 셀들에 저장된 리드 재수행 횟수를 독출하여 횟수 정보(CNT)를 리드 전압 제어부(240)에 출력한다. 데이터 독출부(220)는 파워 온 시에 스페어 셀들에 저장된 리드 재수행 횟수를 독출하여 횟수 정보(CNT)를 리드 전압 제어부(240)에 출력할 수 있다. 또한, 데이터 독출부(220)는 리드 전압 제어부(240)에 의해 재설정된 리드전압으로 메인 셀들로부터 데이터를 독출하는 동안 갱신된 리드 재수행 횟수를 스페어 셀들에 저장한다. 이에 대해서는 후술하기로 한다.
에러 정정부(230)는 에러 정정 알고리즘(Error Correction Algorithm)을 포함한다. 에러 정정부(230)는 에러 정정 알고리즘을 이용하여 데이터 독출부(220)에 의해 메인 셀들로부터 독출된 데이터(R_DATA)에 에러 정정을 실시하고 결과 신호(PFS)를 리드 전압 제어부(240)에 출력한다. 구체적으로 설명하면, 에러 정정부(230)는 독출된 데이터(R_DATA)의 에러비트 수가 정정 가능한 비트 수를 초과하는 경우 페일 신호를 리드 전압 제어부(240)에 출력한다. 리드 전압 제어부(240)는 페일 신호에 응답하여 리드 재수행 횟수를 갱신한다.
이하에, 상기의 구성을 갖는 반도체 메모리 장치의 동작 방법에 대해 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 4를 참조하면, 우선 일반 모드에서 리드 동작을 실시한다(301).
일반 모드 리드 동작 실시 결과 독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수 이하인지를 확인한다(302).
독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수 이하인 경우에는 리드 동작이 패스된 것으로 판단한다. 이 경우 현재 리드 동작이 실시된 페이지가 마지막 페이지인지를 확인하고(303), 마지막 페이지인 경우에는 동작을 종료한다. 마지막 페이지가 아닌 경우에는 다음 페이지를 설정하고(304), 다시 일반 모드 리드 동작을 실시한다(301).
한편, 독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수를 초과하는 경우에는 리드 동작이 페일된 것으로 판단한다. 이 때에는 리드 재수행 동작(read retry operation)을 실시한다. 리드 재수행 동작은 리드 동작이 페일된 경우 리드 전압을 변경하여 리드 동작을 다시 수행하는 동작을 의미한다.
재수행 리드 동작을 수행하기 위해 재수행 리드 전압을 설정한다(311). 메모리 어레이의 스페어 셀들로부터 리드 재수행 횟수를 독출한다. 그리고 독출된 리드 재수행 횟수에 따라 재수행 리드 전압을 설정한다.
다음으로, 재수행 모드 리드 동작을 실시한다(312).
재수행 모드 리드 동작 실시 결과 독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수 이하인지를 확인한다(313).
독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수 이하인 경우에는 리드 동작이 패스된 것으로 판단하고 리드 재수행 횟수를 저장한다(314).
그 다음, 현재 리드 동작이 실시된 페이지가 마지막 페이지인지를 확인하고(315), 마지막 페이지인 경우에는 동작을 종료한다. 마지막 페이지가 아닌 경우에는 다음 페이지를 설정하고(316), 다시 재수행 리드 전압을 설정한다(311).
한편, 독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수를 초과하는 경우에는 리드 동작이 페일된 것으로 판단하고 현재 리드 재수행 횟수가 실시 가능한 최대값 이하인지를 확인한다(317).
현재 리드 재수행 횟수가 실시 가능한 최대값 이하인 경우 리드 재수행 횟수를 ''1' 증가시킨다(318). 그리고 증가된 리드 재수행 횟수에 따른 재수행 리드 전압을 설정한다(317). 현재 리드 재수행 횟수가 실시 가능한 최대값을 초과하는 경우 더 이상 리드 재수행 동작을 실시할 수 없으므로 동작을 종료한다.
이하에, 리드 재수행 동작에 대해 좀 더 상세히 설명하기로 한다.
페이지 넘버 리드 동작 실시 결과 비고
1 일반 리드 동작 패스
2 일반 리드 동작 패스
3 일반 리드 동작 페일->리드 재수행 동작 실시 Vr1->Vr2->Vr3 (패스)
Vr3를 시작 리드 전압으로 설정
4 Vr3로 리드 재수행 동작 패스
5 Vr3로 리드 재수행 동작 패스
6 Vr3로 리드 재수행 동작 페일 Vr3->Vr4->Vr5->Vr6->Vr7 (패스)
Vr7를 시작 리드 전압으로 설정
7 Vr7으로 리드 재수행 동작 패스
8 Vr7으로 리드 재수행 동작 패스
9 Vr7으로 리드 재수행 동작 페일 Vr7->Vr8->Vr9->Vr10->Vr1 (패스)
Vr1을 시작 리드 전압으로 설정
10 Vr1으로 리드 재수행 동작 패스
… … …
앞서 설명한 것처럼, 리드 재수행 동작은 설정된 리드 전압으로 리드 동작을 실시하여 리드 동작이 페일되면 다른 리드 전압으로 리드 동작을 재실시하는 것을 의미한다. 실시예로서 제1 내지 제10 리드 전압(Vr1~Vr10)으로 리드 재수행 동작을 실시할 수 있다. 리드 재수행 동작을 실시할 리드 전압의 개수는 조절 가능하다.
표 1을 참조하면, 일반 리드 동작이 페일되면 리드 재수행 동작을 실시한다(제3 페이지). 먼저 제1 리드 전압(Vr1)으로 리드 동작을 실시하고, 리드 동작이 페일되면 제2 리드 전압(Vr2)으로 리드 동작을 실시한다. 리드 동작이 다시 페일되면 제3 리드 전압(Vr3)으로 리드 동작을 실시한다. 리드 동작이 패스되면 제3 리드 전압(Vr3)을 다음 페이지에 대한 리드 동작을 실시할 때의 시작 리드 전압으로 설정한다. 즉, 제4 페이지부터는 제3 리드 전압을 시작 전압으로 하여 리드 재수행 동작을 실시한다.
제3 리드 전압(Vr3)으로 리드 동작을 실시하여, 리드 동작이 페일되면(제6 페이지), 제4 리드 전압(Vr4)으로 리드 동작을 실시한다. 리드 동작이 페일되면 제5 리드 전압(Vr5)으로 리드 동작을 실시한다. 리드 동작이 페일되면 제6 리드 전압(Vr6)으로 리드 동작을 실시한다. 리드 동작이 페일되면 제7 리드 전압(Vr7)으로 리드 동작을 실시한다. 리드 동작이 패스되면 제7 리드 전압(Vr7)을 다음 페이지에 대한 리드 동작을 실시할 때의 시작 리드 전압으로 설정한다. 즉, 제7 페이지부터는 제7 리드 전압을 시작 전압으로 하여 리드 재수행 동작을 실시한다.
제7 리드 전압(Vr7)으로 리드 동작을 실시하여, 리드 동작이 페일되면(제9 페이지), 제8 리드 전압(Vr8)으로 리드 동작을 실시한다. 리드 동작이 페일되면 제9 리드 전압(Vr9)으로 리드 동작을 실시한다. 리드 동작이 페일되면 제10 리드 전압(Vr10)으로 리드 동작을 실시한다. 리드 동작이 페일되면 다시 제1 리드 전압(Vr1)으로 리드 동작을 실시한다. 제10 리드 전압(Vr10)이 마지막 리드 전압이기 때문이다. 리드 동작이 패스되면 제1 리드 전압(Vr1)을 다음 페이지에 대한 리드 동작을 실시할 때의 시작 리드 전압으로 설정한다. 즉, 제10 페이지부터는 제1 리드 전압을 시작 전압으로 하여 리드 재수행 동작을 실시한다.
이와 같이, 리드 재수행 동작을 실시하면 리드 페일로 인해 리드 동작에 소요되는 시간이 길어지는 문제점을 해결할 수 있다. 특히, 리드 재수행 횟수를 메모리 어레이의 스페어 셀 등에 저장하고, 리드 동작을 실시하기 전에 스페어 셀에 저장된 리드 재수행 횟수를 독출하여, 독출된 리드 재수행 횟수에 따른 리드 전압으로 리드 동작을 실시할 수 있다. 따라서 전원이 꺼지더라도 초기 리드 전압으로 리드 동작을 수행하지 않고 이전에 패스된 리드 전압으로 리드 동작을 수행할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 도 4의 단계 311과 같이 재수행 리드 전압을 설정한다.
그 다음, 재수행 모드 리드 동작을 실시하면서 동시에 리드 재수행 횟수를 저장한다(412).
다음으로, 재수행 모드 리드 동작 실시 결과 독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수 이하인지를 확인한다(414).
독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수 이하인 경우에는 리드 동작이 패스된 것으로 판단하고 도 4의 단계 315로 진행한다.
한편, 독출된 데이터의 에러 비트 수가 정정 가능한 에러 비트 수를 초과하는 경우에는 리드 동작이 페일된 것으로 판단하고 도 4의 단계 317로 진행한다.
본 발명의 제2 실시예에서는 제1 실시예에서와 달리 리드 재수행 동작을 실시하면서 동시에 리드 재수행 횟수를 저장한다. 이는 메모리 셀로부터 데이터를 독출하면서 동시에 다른 메모리 셀에 데이터를 프로그램하는 것과 같다. 이와 같이 함으로써 리드 동작에 소요되는 시간을 더욱 감소시킬 수 있다.
상세하게는, 메모리 어레이의 메인 셀들로부터 데이터를 독출하면서 동시에 스페어 셀들에 리드 재수행 횟수를 저장한다.
표 1을 다시 참조하면, 일반 리드 동작을 실시하여 페일되면 리드 재수행 동작을 실시한다(제3 페이지). 제1 리드 전압(Vr1)을 기준으로 메인 셀들로부터 데이터를 독출하면서 동시에 스페어 셀들에 리드 재수행 횟수 '1'을 저장한다. 리드 동작이 페일되면 제2 리드 전압(Vr2)을 기준으로 메인 셀들로부터 데이터를 독출하면서 동시에 스페어 셀들에 리드 재수행 횟수 '2'를 저장한다. 다시 리드 동작이 페일되면 제3 리드 전압(Vr3)을 기준으로 메인 셀들로부터 데이터를 독출하면서 동시에 스페어 셀들에 리드 재수행 횟수 '3'를 저장한다. 리드 동작이 패스되면 스페어 셀들에는 리드 재수행 횟수 '3'이 저장되어 있고 제4 페이지에 대해 리드 재수행 동작을 실시할 때에는 스페어 셀들에 저장된 리드 재수행 횟수 '3'을 독출하여 제3 리드 전압(Vr3)을 기준으로 리드 재수행 동작을 시작할 수 있다. 실시예로서, 스페어 셀들에 저장된 리드 재수행 횟수의 독출 동작은 반도체 메모리 장치의 파워 온 시에 먼저 실시될 수 있다.
메인 셀들로부터 데이터를 독출하면서 동시에 스페어 셀들에 리드 재수행 횟수를 저장하기 위해 열전자 주입(Hot Carrier Injection) 방식을 사용한다. 이하에, 이에 대해 좀 더 상세히 설명하기로 한다.
도 6은 열전자 주입 방식을 이용하여 리드 재수행 횟수를 저장하는 것을 설명하기 위한 회로도이다.
메모리 셀의 소스를 디스차지한 상태에서 드레인에 고전압을 인가하면 열 전자(Hot Carrier)가 발생되어 드레인 쪽으로 이동한다. 이 때, 게이트에 고전압을 인가하면 열 전자가 메모리 셀의 플로팅 게이트에 트랩되어 데이터가 프로그램된다.
도 6을 참조하면, 리드 동작 시 선택된 워드라인(WLk)에는 리드 전압이 인가된다. 이때 메인 셀들의 비트라인이 프리차지 레벨을 유지하는지에 따라 메인 셀들에 저장된 데이터를 독출할 수 있다. 한편, 스페어 셀들 또한 메인 셀들과 동일한 워드라인에 연결되어 있기 때문에 리드 동작 시 리드 전압이 스페어 셀들의 컨트롤 게이트로 인가된다. 이때, 스페어 셀들의 비트라인 전압 레벨을 조절하여 리드 재수행 횟수를 스페어 셀들에 저장할 수 있다.
예를 들면, 리드 재수행 횟수 '1'을 저장하는 경우에는 제10 비트라인(BL10)에 고전압을 인가하여 제10 비트라인에 연결된 스페어 셀을 프로그램한다. 리드 재수행 횟수 '2'를 저장하는 경우에는 제9 비트라인(BL9)에 고전압을 인가하여 제9 비트라인에 연결된 스페어 셀을 프로그램한다. 스페어 셀 2개가 프로그램되었으므로 스페어 셀을 독출하면 리드 재수행 횟수 '2'를 독출할 수 있다.
실시예로서, 열 전자 주입 방식으로 스페어 셀에 리드 재수행 횟수를 저장하는 경우의 전압은 4 ~ 15V 이고, 스페어 셀에 저장된 리드 재수행 횟수를 독출하는 경우의 전압은 0.1 ~ 14.9 V 일 수 있다.
이와 같은 방식으로 메인 셀들에 대해 리드 동작을 실시하는 동안에 스페어 셀에 리드 재수행 횟수를 저장할 수 있다. 따라서 리드 동작에 소요되는 시간을 더욱 감소시킬 수 있다.
상기 실시예에서는 프로그램된 스페어 셀의 개수를 이용하였지만, 스페어 셀의 프로그램 여부를 이용하여 리드 재수행 횟수를 저장하는 것도 가능하다. 예를 들면, 리드 재수행 횟수 '2[10]'의 경우 제9 비트라인에 연결된 스페어 셀은 프로그램하고 제10 비트라인에 연결된 스페어 셀은 프로그램하지 않는다. 리드 재수행 횟수 '3'의 경우 제9 비트라인에 연결된 스페어 셀과 제10 비트라인에 연결된 스페어 셀을 모두 프로그램한다. 이와 같이 하면 필요로 하는 스페어 셀의 개수를 줄일 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 실시한 경우의 리드 시간 단축 효과를 설명하기 위한 도면이다.
도 7을 참조하면, 종래 방식을 이용한 경우(A)에는 사이클링 횟수가 증가함에 따라 리드 동작에 소요되는 시간이 10배 정도 증가하는 것을 볼 수 있다.
그러나 본 발명의 동작 방법을 이용한 경우(B)에는 사이클링 횟수가 증가하더라도 리드 동작에 소요되는 시간이 거의 증가하지 않는 것을 볼 수 있다.
따라서 본 발명의 실시예에 따르면 사이클링 횟수의 증가에도 불구하고 리드 동작에 소요되는 시간을 줄일 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 10에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
210: 메모리 어레이 MB: 메모리 블록
PAGE1: 페이지
220: 데이터 독출부 230: 에러 정정부
240: 리드 전압 제어부 250: 리드 전압 공급부

Claims (20)

  1. 제1 페이지의 메인 셀들에 대해 초기 리드전압으로 제1 리드 동작을 실시하는 단계;
    상기 제1 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수를 초과하는 경우 리드 재수행 횟수에 대응하는 리드전압으로 제2 리드 동작을 실시하고, 상기 제2 리드 동작을 실시하는 동안 상기 제1 페이지의 스페어 셀들에 상기 리드 재수행 횟수를 저장하는 단계; 및
    상기 제2 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수 이하가 될 때까지 상기 제2 리드 동작 및 상기 리드 재수행 횟수 저장을 반복 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 제2 리드 동작 및 상기 리드 재수행 횟수 저장을 반복 실시한 후 최종적으로 저장된 리드 재수행 횟수에 대응하는 리드전압으로 제2 페이지의 메인 셀들에 대해 리드 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 스페어 셀들에 최종적으로 저장된 리드 재수행 횟수를 독출하는 단계; 및
    독출된 리드 재수행 횟수에 대응하는 리드전압으로 제2 페이지의 메인 셀들에 대해 리드 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제3항에 있어서, 상기 스페어 셀들에 최종적으로 저장된 리드 재수행 횟수를 독출하는 단계는 파워 온 시에 실시되는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 제2 리드 동작을 실시하는 동안 상기 제1 페이지의 스페어 셀들에 리드 재수행 횟수를 저장하는 단계에서,
    상기 스페어 셀들의 비트라인에 고전압을 인가하여 상기 스페어 셀들에 상기 리드 재수행 횟수를 저장하는 반도체 메모리 장치의 동작 방법.
  6. 제1항에 있어서, 상기 리드 재수행 횟수 저장을 반복 실시하는 단계에서,
    상기 리드 재수행 횟수를 저장할 때마다 다른 스페어 셀에 상기 리드 재수행 횟수를 저장하는 반도체 메모리 장치의 동작 방법.
  7. 제1 페이지의 메인 셀들에 대해 제1 리드전압으로 제1 리드 동작을 실시하는 단계;
    상기 제1 리드 동작 실시 결과 발생한 에러 비트 수가 에러 정정 가능한 비트 수를 초과하는 경우 리드 재수행 횟수에 대응하는 제2 리드전압으로 제2 리드 동작을 실시하는 단계; 및
    상기 제2 리드 동작을 반복 실시하여 발생한 에러 비트 수가 에러 정정 가능한 비트 수 이하가 되면, 상기 제1 페이지의 스페어 셀들에 리드 재수행 횟수를 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제7항에 있어서, 상기 스페어 셀들에 저장된 리드 재수행 횟수에 대응하는 리드전압으로 제2 페이지의 메인 셀들에 대해 리드 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제7항에 있어서, 상기 스페어 셀들에 저장된 리드 재수행 횟수를 독출하는 단계; 및
    독출된 리드 재수행 횟수에 대응하는 리드전압으로 제2 페이지의 메인 셀들에 대해 리드 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 스페어 셀들에 저장된 리드 재수행 횟수를 독출하는 단계는 파워 온 시에 실시되는 반도체 메모리 장치의 동작 방법.
  11. 제9항에 있어서, 상기 리드 재수행 횟수를 저장하는 단계에서,
    상기 제1 페이지가 포함된 메모리 블록 내의 다른 페이지의 스페어 셀들에 상기 리드 재수행 횟수를 저장하는 반도체 메모리 장치의 동작 방법.
  12. 제9항에 있어서, 상기 리드 재수행 횟수를 저장하는 단계에서,
    상기 제1 페이지가 포함된 메모리 블록 이외의 다른 메모리 블록의 스페어 셀들에 상기 리드 재수행 횟수를 저장하는 반도체 메모리 장치의 동작 방법.
  13. 제1항 또는 제7항에 있어서, 상기 제1 페이지가 포함된 메모리 블록에 대한 소거 동작을 실시하기 전에 상기 스페어 셀들에 저장된 리드 재수행 횟수를 다른 메모리 블록에 저장하는 반도체 메모리 장치의 동작 방법.
  14. 데이터를 저장하기 위한 메인 셀들 및 리드 재수행 횟수를 저장하기 위한 스페어 셀들을 포함하는 메모리 어레이;
    상기 데이터 또는 상기 리드 재수행 횟수를 독출하도록 구성된 데이터 독출부;
    상기 리드 재수행 횟수에 따라 리드전압을 설정하도록 구성된 리드전압 제어부; 및
    설정된 리드 전압을 상기 메모리 어레이에 공급하도록 구성된 리드전압 공급부를 포함하고,
    독출된 데이터의 에러 정정이 불가능한 경우,
    상기 리드전압 제어부는 상기 리드 재수행 횟수를 갱신하여 리드전압을 재설정하고,
    상기 데이터 독출부는 재설정된 리드전압으로 상기 데이터를 독출하는 동안 갱신된 리드 재수행 횟수를 상기 스페어 셀들에 저장하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 독출된 데이터의 에러 정정을 실시하여, 상기 독출된 데이터의 에러비트 수가 정정 가능한 비트 수를 초과하는 경우 페일 신호를 상기 리드전압 제어부에 출력하도록 구성된 에러 정정부를 더 포함하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 데이터 독출부는
    상기 재설정된 리드전압으로 상기 데이터를 독출하는 동안, 상기 스페어 셀들의 비트라인에 고전압을 인가하여 상기 갱신된 리드 재수행 횟수를 상기 스페어 셀들에 저장하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 데이터 독출부는
    파워 온 시에 상기 리드 재수행 횟수를 독출하는 반도체 메모리 장치.
  18. 데이터를 저장하기 위한 메인 셀들 및 리드 재수행 횟수를 저장하기 위한 스페어 셀들을 포함하는 메모리 어레이;
    상기 데이터 또는 상기 리드 재수행 횟수를 독출하도록 구성된 데이터 독출부;
    상기 리드 재수행 횟수에 따라 리드전압을 설정하도록 구성된 리드전압 제어부; 및
    설정된 리드 전압을 상기 메모리 어레이에 공급하도록 구성된 리드전압 공급부를 포함하고,
    독출된 데이터의 에러 정정이 불가능한 경우,
    상기 리드전압 제어부는 상기 리드 재수행 횟수를 갱신하여 리드전압을 재설정하고,
    상기 데이터 독출부는 갱신된 리드 재수행 횟수를 상기 스페어 셀들에 저장하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 독출된 데이터의 에러 정정을 실시하여, 상기 독출된 데이터의 에러비트 수가 정정 가능한 비트 수를 초과하는 경우 페일 신호를 상기 리드전압 제어부에 출력하도록 구성된 에러 정정부를 더 포함하는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 데이터 독출부는
    파워 온 시에 상기 리드 재수행 횟수를 독출하는 반도체 메모리 장치.
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