JP5505922B2 - メモリシステム及びその読み出し方法 - Google Patents

Description

本発明は、メモリシステム及びその読み出し方法に係り、より詳細には、読み出しディスターバンスによるエラーを防ぐメモリシステム及びその読み出し方法に関する。

エラー検出及び訂正技術は、多様な原因によって損なわれるデータの効率的な復旧を提供する。例えば、メモリにデータを格納する過程で多様な原因によってデータが損なわれ、ソースから目的地にデータが伝送されるデータ伝送チャンネルの不安（ｐｅｒｔｕｒｂａｔｉｏｎｓ）によってデータが損なわれる。

損なわれたデータを検出して訂正するための多様な方法が提案されている。よく知らされたエラー検出技術には、ＲＳコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）、ヘミングコード（Ｈｅｍｍｉｎｇ ｃｏｄｅ）、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）コード、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ ｃｏｄｅ）コードなどがある。このようなコードを用いて損なわれたデータを検出して訂正することができる。

不揮発性メモリ装置が使用される大部分の応用分野において、データは誤謬訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ：ＥＣＣ）という値（以下、ＥＣＣデータという）と共にフラッシュメモリ装置に格納される。ＥＣＣデータは、フラッシュメモリ装置の読み出し動作時に発生するエラーを訂正するためにある。ＥＣＣデータを用いて訂正可能なビットエラー数は制限されている。読み出し動作時に生じるビットエラーは、よく知られたブロック代替（ｂｌｏｃｋ ｒｅｐｌａｃｅｍｅｎｔ）のような別途の救済過程無しにエラー検出及び訂正技術を通して訂正できる。

図１は、一般的なフラッシュメモリ装置を示すブロック図であり、図２は、図１に示したフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。

一般に、フラッシュメモリ装置は、メモリセルアレイを含み、メモリセルアレイは、複数のメモリブロックを有する。図１には、メモリブロックＢＬＫ０、ＢＬＫ１が示されている。メモリブロックＢＬＫ０は、ビットラインに各々連結されたストリング（又はＮＡＮＤストリングと称する）を有する。各ストリングは、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び２つの選択トランジスタＳＳＴ、ＧＳＴの間に直列連結されたメモリセル（又はメモリセルトランジスタ）ＭＣ０〜ＭＣｎ−１を含む。

各選択トランジスタＳＳＴ、ＧＳＴのゲートは、対応するストリング及び接地選択ラインＳＳＬ、ＧＳＬに各々連結される。メモリセルトランジスタＭＣ０〜ＭＣｎ−１の制御ゲートは、対応するワードラインＷＬ０〜ＷＬｎ−１に各々連結される。ビットラインＢＬ０、ＢＬ１には、対応するページバッファＰＢが各々連結されている。

読み出し動作時、図２に示すように、選択されたワードライン（例えば、ＷＬ０）は、０Ｖの電圧で駆動され、非選択のワードライン（例えば、ＷＬ１〜ＷＬｎ−１）は、読み出し電圧Ｖｒｅａｄで各々駆動される。この時、ストリング及び接地選択ラインＳＳＬ、ＧＳＬは、読み出し電圧Ｖｒｅａｄで各々駆動される。ページバッファＰＢは、対応するビットラインＢＬ０、ＢＬ１に感知電流を供給する。

ビットラインＢＬ０〜ＢＬｍ−１の電圧は、選択されたワードラインに連結されたメモリセルのセル状態によって決定される。例えば、選択されたワードラインに連結されたメモリセルがオンセルである場合、ビットラインの電圧は、接地電圧になり低くなる。逆に、選択されたワードラインに連結されたメモリセルがオフセルである場合、ビットラインの電圧は、電源電圧になり高くなる。以後、ビットラインの電圧がセルデータとして対応するページバッファＰＢによって感知される。

説明の便宜上、非選択のワードラインに連結されたメモリセルは、非選択されたメモリセルと称し、選択されたワードラインに連結されたメモリセルは、選択されたメモリセルと称する。

先に説明した通り、選択されたメモリセルからセルデータを読むためには、非選択されたメモリセルのワードラインには読み出し電圧Ｖｒｅａｄが印加される。ここで、読み出し電圧Ｖｒｅａｄは、オフ状態を有するメモリセルトランジスタをターンオンさせるに十分に高い電圧である。

読み出し動作の間、非選択されたメモリセルトランジスタの制御ゲートには、読み出し電圧Ｖｒｅａｄが印加される。非選択されたメモリセルトランジスタの基板（又はバルク）には、接地電圧が印加される。そして、非選択されたメモリセルトランジスタのドレーンには、所定の電圧が印加される。このようなバイアス条件は、レベル差異を除ければ、プログラム動作のバイアス条件と類似である。

このようなバイアス条件下で、図３に示すように、読み出し動作の間、基板で非選択されたメモリセルトランジスタのフローティングゲートに電子が注入される可能性がある。即ち、オン状態（又は消去状態）を有する非選択されたメモリセルトランジスタが読み出し動作のバイアス条件下でソフトプログラムされることがあり、このような現象は、一般に、“読み出しディスターバンス（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）”という。

読み出しディスターバンスによって、オン状態（又は消去状態）を有するメモリセルのしきい電圧が次第に増加する可能性がある。図４の点線で示した通り、オン状態を有するメモリセルのしきい電圧は、読み出し動作の反復によって更に増加する。これはオン状態を有するメモリセルがオフセルと判別される。即ち、読み出しディスターバンスによるしきい電圧増加は、読み出しフェイル（ｆａｉｌ）を引き起こす可能性がある。

先に説明した通り、読み出し動作時に生じるビットエラーは、よく知られたブロック代替のような別途の救済過程無しにエラー検出及び訂正技術を通して訂正できる。読み出し動作が反復的に行なわれることによって、読み出しフェイルが発生する確率は、図５に示すように、次第に増加する。エラーが訂正されたデータにおいて、次の読み出し動作時に更にエラーが発生する確率が高い。

ビットエラー数が許される数を超過する場合、該当ブロックは、バッドブロック（ｂａｄ ｂｌｏｃｋ）として処理される。そして、ブロック代替方式で知られた別途の救済方式を通して、読まれたデータを含むメモリブロックは、フラッシュメモリ装置に提供されている余分のメモリブロック（ｒｅｓｅｒｖｅｄ ｍｅｍｏｒｙ ｂｌｏｃｋ）に代替される。ここで、バッドブロックは、プログラム及び消去動作の反復によってウェアーアウト（ｗｅａｒ ｏｕｔ）されたことによるものではなく、読み出しディスターバンスにより引き起こされることである。従って、バッドブロックを消去してリサイクルすれば、バッドブロックを正常に再び使用することができる。

先に説明した読み出しディスターバンスによって、ブロック内で特定の幾つかのページのみを反復的に読む場合には、残りのページのデータが損なわれる問題が発生する。

例えば、ＭＰ３プレーヤを通して、特定ページに格納された音楽ファイルのみを反復的に読む場合に、選択されない残りのページには継続的に読み出し電圧Ｖｒｅａｄが印加されることによって読み出しディスターバンス現象が発生する可能性がある。しかしながら、選択された特定ページでは読み出しディスターバンス現象が発生しないため、選択されない残りのページで発生したビットエラーがあまり多くなると訂正できなくなる。

そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、特定ページを反復して読む場合に読み出しディスターバンスによって発生するビットエラーを防ぐメモリシステム及びその読み出し方法を提供することにある。

上記目的を達成するためになされた本発明によるメモリシステムの読み出し方法は、フラッシュメモリを含むメモリシステムの読み出し方法であって、前記メモリシステムは、該フラッシュメモリを制御するメモリコントローラを備え、前記メモリコントローラは、前記フラッシュメモリの第１ブロック内の特定ページからデータを読み出し、前記フラッシュメモリの前記特定ページ毎の読み出し回数を、前記特定ページからデータを読み出す毎に増加させ、前記メモリコントローラは、バッファメモリから成り前記読み出し回数を格納する格納ユニットを含み、前記読み出し回数が基準値より大きい場合、前記フラッシュメモリの第１ブロックから前記フラッシュメモリの第２ブロックにデータをコピーバックし、前記第１ブロックからのデータは前記特定ページからのデータを含み、前記メモリシステムの電源がオフになる前に、前記読み出し回数を前記フラッシュメモリ内に格納し、前記フラッシュメモリの電源がパワーオン（ｐｏｗｅｒ ｏｎ）時に前記データのコピーバックが行なわれることを特徴とする。
一実施形態において、前記読み出し回数の基準値はユーザによって設定されることを特徴とする。
一実施形態において、前記コピーバック動作を完了した後、前記回数をリセットすることを更に含む。

上記目的を達成するためになされた本発明によるメモリシステムは、複数のページを有するフラッシュメモリと、前記フラッシュメモリの動作を制御するためのメモリコントローラと、を備え、前記メモリコントローラは、前記フラッシュメモリの第１ブロック内の特定ページからデータを読み出し、前記フラッシュメモリの前記特定ページ毎の読み出し回数を、前記特定ページからデータが読み出す毎に増加させ、前記メモリコントローラは、バッファメモリから成り前記読み出し回数を格納する格納ユニットを含み、前記読み出し回数が基準値より大きい場合、前記フラッシュメモリの第１ブロックから前記フラッシュメモリの第２ブロック内にデータをコピーバックし、前記第１ブロックからのデータは前記特定ページのデータを含み、前記メモリシステムの電源がオフになる前に、前記読み出し回数を前記フラッシュメモリの格納ユニットに格納し、前記メモリコントローラは、前記フラッシュメモリの電源がパワーオン（ｐｏｗｅｒ ｏｎ）時にコピーバック動作を実行することを特徴とする。
本発明の一実施形態において、前記フラッシュメモリ及び前記メモリコントローラはメモリカードに具現される。
一実施形態において、前記読み出し回数はラム内に格納される。
一実施形態において、前記メモリコントローラは、前記フラッシュメモリの電源がオフになる前に、前記ラムから前記フラッシュメモリ内に読み出し回数を格納する。
一実施形態において、前記メモリコントローラは、前記フラッシュメモリの電源がオンになる場合、前記フラッシュメモリから前記ラム内に読み出し回数を格納する。

（作用）
本発明によるメモリシステム及びその読み出し方法は、メインページに対する反復的な読み出し動作によって他のページで発生するビットエラーによる読み出しエラーを防ぐ。

メインページに読み出し電圧が印加されるため、他のページと同様にメインページも読み出しディスターバンスによる影響を受けることがある。従って、本発明によるフラッシュメモリ読み出し方法は、メインページに対する読み出し回数が基準値以上であれば、メインページを含むブロック内のデータを他のブロックでコピーバックする。

本発明によれば、フラッシュメモリの特定ページを反復して読む場合に、読み出しディスターバンスによって発生するエラーを防ぐ効果がある。

以下、本発明のメモリシステム及びその読み出し方法を実施するための最良の形態の具体例を、図面を参照しながら説明する。

図６は、本発明によるメモリシステムを示すブロック図である。図６に示すように、本発明によるメモリシステム１００は、ホスト１１０、メモリコントローラ１２０、及びフラッシュメモリ１３０を含む。

図６において、メモリコントローラ１２０及びフラッシュメモリ１３０は、一つの格納装置内に含まれる。このような格納装置には、ＵＳＢメモリ及びメモリカード（ＭＭＣ（Ｍｕｌｔｉ＿Ｍｅｄｉａ Ｃａｒｄ））、ＳＤカード、ｘＤカード、ＣＦカード、ＳＩＭカード等）などのような移動式格納装置も含まれる。また、このような格納装置は、コンピュータ、ノートパソコン、デジタルカメラ、携帯電話、ＭＰ３プレーヤ、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ゲーム機などのようなホスト１１０に接続されて使用される。

本発明によるメモリシステム１００は、ホスト１１０がフラッシュメモリ１３０の一つ又はそれ以上の特定ページ（以下、メインページという）のみを反復的に読む場合に、残りのページ（以下、ダミーページという）で発生するビットエラーを防ぐためである。

本発明による実施形態でメインページｐａｇｅ＿Ｋとメインページｐａｇｅ＿Ｋの読み出し動作によってビットエラーが発生するダミーページｐａｇｅ＿Ｌが示されている。

このような問題は、ＭＰ３プレーヤでメインページの音楽ファイルを反復して聞く場合、又はゲーム機を使用してメインページに格納された娯楽プログラムを反復して使用する場合に主に発生する。

メモリコントローラ１２０は、ホスト１１０の要請によって、フラッシュメモリ１３０のメインページｐａｇｅ＿Ｋを反復して読む。

この場合、メインページｐａｇｅ＿Ｋの選択されたセルには、０Ｖが印加され、残りの選択されないセルにはＶｒｅａｄ電圧が印加される。即ち、メインページを持続的に読み出すことによって残りの非選択されたセルがソフトプログラムされる現象が発生する。

ソフトプログラムによってビットエラーが発生すれば、ＥＣＣ回路１２４はエラーを訂正する。しかしながら、ＥＣＣ回路１２４のＥＣＣアルゴリズムによってビットエラーが訂正出来ない場合、本発明によるフラッシュメモリ読み出し方法は、ビットエラーが更に発生する以前にソフトプログラムが発生したブロックのデータを他のブロックにコピーバック（ｃｏｐｙ ｂａｃｋ）する。

ここで、コピーバックとは、読み出しディスターバンス現象によって損なわれたページのデータを復旧するために、損なわれたページを含んだメモリブロックのデータを他のメモリブロックにコピーすることである。

即ち、本発明によるフラッシュメモリ読み出し方法は、メインページに対する読み出し回数が基準値以上であれば、メインページを含むブロック内のデータを他のブロックにコピーバックする。基準値は、ユーザ（Ｕｓｅｒ）によって設定され、例えば、ユーザは基準値を１０００回に設定する。メインページに対する読み出し回数が１０００回以上になる場合、本実施形態によるフラッシュメモリ読み出し方法はメインページを含むブロックのデータを他のブロックにコピーバックする。

図６において、メインページｐａｇｅ＿Ｋとダミーページｐａｇｅ＿Ｌは、一つずつのみ示されているが、これより更に多くの数のページで構成できることは自明である。

図６を参照すると、メモリコントローラ１２０は、ホストインタフェース１２１、フラッシュインタフェース（Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）１２２、中央処理装置（ＣＰＵ）１２３、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）回路１２４、ＲＯＭ１２５、及びＲＡＭ１２６を含む。メモリコントローラ１２０は、ホスト１１０からメインページｐａｇｅ＿Ｋに対する読み出し要請が入力されれば、メインページｐａｇｅ＿Ｋを選択し、メイン読み出し動作を実行する。

メモリコントローラ１２０は、メインページｐａｇｅ＿Ｋを読み出すごとにメインページｐａｇｅ＿Ｋに対する読み出し回数をカウントする。カウントされた読み出し回数は、メモリコントローラ１２０の制御に応答してＲＡＭ１２６に格納される。

ホストインタフェース１２１は、ホスト１１０とインタフェースするように構成され、フラッシュインタフェース１２２は、フラッシュメモリ１３０とインタフェースするように構成される。中央処理装置１２３は、ホスト１１０の要請に応答してフラッシュメモリ１３０の読み出し又は書き込み動作などを制御するように構成される。

ＥＣＣ回路１２４は、フラッシュメモリ１３０に転送されるデータ（メインデータ）を用いてＥＣＣデータを生成する。そのように生成されたＥＣＣデータは、フラッシュメモリ１３０のスペア領域（ｓｐａｒｅ ａｒｅａ）に格納される。ＥＣＣ回路１２４は、フラッシュメモリ１３０から読まれたデータのエラーを検出する。もし、検出されたエラーが訂正範囲内であれば、ＥＣＣ回路１２４は、検出されたエラーを訂正する。

一方、ＥＣＣ回路１２４は、メモリシステム１００によって、フラッシュメモリ１３０内に位置することもあり、メモリコントローラ１２０外に位置することもある。

ＲＯＭ１２５はブートコード（Ｂｏｏｔ ｃｏｄｅ）などのようなデータを格納し、ＲＡＭ１２６は、バッファメモリとして使用される。ＲＡＭ１２６は、フラッシュメモリ１３０から読まれたデータ又はホスト１１０から提供されるデータを臨時格納する。

また、ＲＡＭ１２６は、フラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）ＦＴＬを格納する。フラッシュ変換レイヤＦＴＬは、中央処理装置１２３によって運用される。

ＲＡＭ１２６は、ＤＲＡＭ、ＳＲＡＭなどで具現される。

一方、ＲＡＭ１２６は、読み出しエラー情報を管理することに必要なテーブル情報を格納することができる。このテーブル情報は、メタ（ｍｅｔａ）データで、中央処理装置１２３制御下にフラッシュメモリ１３０のメタ領域にも格納される。このテーブル情報は、パワーオン（ｐｏｗｅｒ ｏｎ）時にメタ領域からＲＡＭ１２６にコピーされる。

引き続き図６を参照すると、フラッシュメモリ１３０は、第１ブロック１３１と第２ブロック１３２とを含むセルアレイ、カウントレコーダ１３３及び制御ユニット１３４を含む。カウントレコーダ（Ｃｏｕｎｔ Ｒｅｃｏｒｄｅｒ）１３３は、フラッシュメモリ１３０のすべてのブロックに対するすべてのページの読み出し回数を格納する。制御ユニット１３４は、当業者によく知られた通り、ローデコーダ、コラムデコーダ、ページバッファ、ビットライン選択回路、及びデータバッファなどを含む。

セルアレイは、複数のメモリブロックで構成される。図６で、複数のメモリブロックには、第１ブロック１３１と第２ブロック１３２が示されているが、更に多くの数のブロックで構成できることは自明である。

第１ブロック１３１と第２ブロック１３２は、複数のページ（例えば、３２ｐａｇｅｓ、６４ｐａｇｅｓ）で構成され、各々のページは、一つのワードラインＷＬを共有する複数のメモリセル（例えば、５１２Ｂ、２ＫＢ）で構成される。ＮＡＮＤフラッシュメモリの場合に、消去動作は、メモリブロック単位に行なわれ、読み出し及び書き込み動作は、ページ単位に行なわれる。ここで、フラッシュメモリ１３０は、一つのメモリセルにシングルビットデータ（ｓｉｎｇｌｅ ｂｉｔ ｄａｔａ）を格納することもあり、マルチビットデータ（ｍｕｌｔｉ ｂｉｔ ｄａｔａ）を格納することもある。

メモリシステム１００の電源がオフ（Ｏｆｆ）になる前に、メモリコントローラ１２０は、ＲＡＭ１２６に格納されたメインページｐａｇｅ＿Ｋの読み出し回数をフラッシュメモリ１３０のカウントレコーダ１３３に格納する。

メモリシステム１００の電源がオン（Ｏｎ）になった場合、メモリコントローラ１２０は、フラッシュメモリ１３０のカウントレコーダ１３３に格納されたメインページｐａｇｅ＿Ｋの読み出し回数をＲＡＭ１２６にローディングする。

図７は、図６に示したメモリシステムの読み出し方法の一実施例を示す順序図である。図６及び図７に示すように、まず、メモリシステム１００の電源がオン（Ｏｎ）されれば、メモリコントローラ１２０は、カウントレコーダ１３３に格納されたすべてのブロックのすべてのページに対する読み出し回数に関する情報をＲＡＭ１２６に格納する。

ホスト１１０はフラッシュメモリのメインページｐａｇｅ＿Ｋに対する読み出し要請をする。メモリコントローラ（図６参照）１２０は、ホストの読み出し要請に応答して、メインページｐａｇｅ＿Ｋに対する読み出し動作を行なう（ステップ１）。

メモリコントローラ１２０は、メインページｐａｇｅ＿Ｋを読み出すごとにメインページｐａｇｅ＿Ｋに対する読み出し回数を増加する（ステップ２）。

メモリコントローラ１２０は、メインページｐａｇｅ＿Ｋの読み出し回数と基準値とを比較する（ステップ３）。

もし、メインページｐａｇｅ＿Ｋの読み出し回数が基準値より大きければ、メモリコントローラ１２０は、メインページｐａｇｅ＿Ｋを含む第１ブロック１３１のデータを第２ブロック１３２でコピーバックし、メインページｐａｇｅ＿Ｋの読み出し回数をリセットする（ステップ４）。

例えば、図６に示した第１ブロック１３１のメインページｐａｇｅ＿Ｋに損傷が発生した場合に、本実施形態によるフラッシュメモリの読み出し方法は、第１ブロック１３１のデータを第２ブロック１３２にコピーするコピーバックプログラム動作を行なう。

メモリシステム１００の電源がオン（Ｏｎ）になった場合、メモリコントローラ１２０は、フラッシュメモリ１３０のカウントレコーダ１３３に格納されたメインページｐａｇｅ＿Ｋの読み出し回数をＲＡＭ１２６にローディングする。

本発明によれば、メインページを反復して読む場合に、メインページには０Ｖが印加され、ダミーページには読み出し電圧Ｖｒｅａｄが印加される。

メインページに読み出し電圧が印加されるために、他のページと同様にメインページも読み出しディスターバンスによる影響を受けることがある。このため、本発明によるフラッシュメモリ読み出し方法は、メインページに対する読み出し回数が基準値以上であれば、メインページを含むブロック内のデータを他のブロックにコピーバックする。

従って、本発明は、フラッシュメモリの特定ページを反復して読む場合に読み出しディスターバンスによって発生するエラーを防ぐ効果がある。

以上、図面を参照しながら本発明を実施するための最良の形態について説明したが、ここで使用された特定の用語は、単に本発明を説明するための目的で使用されたものであって、意味の限定や本発明の範囲を制限するために使用されたものではない。従って、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

一般的なフラッシュメモリ装置を示すブロック図である。 図１に示したフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。 読み出しディスターバンスによるソフトプログラムの現象を説明するための図面である。 オンセル及びオフセルに対応するしきい電圧分布を示す図面である。 読み出しサイクルと読み出しフェイルとの間の相関関係を示すグラフである。 本発明によるメモリシステムを示すブロック図である。 図６に示したメモリシステムの読み出し方法の一実施例を示す順序図である。

符号の説明

１００ メモリシステム
１１０ ホスト
１２０ メモリコントローラ
１２１ ホストインタフェース
１２２ フラッシュインタフェース
１２３ 中央処理装置
１２４ ＥＣＣ回路
１２５ ＲＯＭ
１２６ ＲＡＭ
１３０ フラッシュメモリ
１３１ 第１ブロック
１３２ 第２ブロック
１３３ カウントレコーダ
１３４ 制御ユニット

Claims (10)

1. フラッシュメモリを含むメモリシステムの読み出し方法であって、
   前記メモリシステムは、該フラッシュメモリを制御するメモリコントローラを備え、
   前記メモリコントローラは、前記フラッシュメモリの第１ブロック内の特定ページからデータを読み出し、
   前記フラッシュメモリの前記特定ページ毎の読み出し回数を、前記特定ページからデータを読み出す毎に増加させ、
   前記メモリコントローラは、バッファメモリから成り前記読み出し回数を格納する格納ユニットを含み、
   前記読み出し回数が基準値より大きい場合、前記フラッシュメモリの第１ブロックから前記フラッシュメモリの第２ブロックにデータをコピーバックし、
   前記第１ブロックからのデータは前記特定ページからのデータを含み、
   前記メモリシステムの電源がオフになる前に、前記読み出し回数を前記フラッシュメモリ内の格納ユニットに格納し、
   前記フラッシュメモリの電源がパワーオン（ｐｏｗｅｒ ｏｎ）時に前記データのコピーバックが行なわれることを特徴とする読み出し方法。
2. 前記読み出し回数の基準値はユーザによって設定されることを特徴とする請求項１に記載の読み出し方法。
3. 前記コピーバック動作を完了した後、前記回数をリセットすることを更に含むことを特徴とする請求項１に記載の読み出し方法。
4. メモリシステムであって、
   複数のページを有するフラッシュメモリと、
   前記フラッシュメモリの動作を制御するためのメモリコントローラと、を備え、
   前記メモリコントローラは、
   前記フラッシュメモリの第１ブロック内の特定ページからデータを読み出し、前記フラッシュメモリの前記特定ページ毎の読み出し回数を、前記特定ページからデータを読み出す毎に増加させ、
   前記メモリコントローラは、バッファメモリから成り前記読み出し回数を格納する格納ユニットを含み、
   前記読み出し回数が基準値より大きい場合、前記フラッシュメモリの第１ブロックから前記フラッシュメモリの第２ブロック内にデータをコピーバックし、前記第１ブロックからのデータは前記特定ページのデータを含み、
   前記メモリシステムの電源がオフになる前に、前記読み出し回数を前記フラッシュメモリ内の格納ユニットに格納し、
   前記メモリコントローラは、前記フラッシュメモリの電源がパワーオン（ｐｏｗｅｒ ｏｎ）時にコピーバック動作を実行することを特徴とするメモリシステム。
5. 前記読み出し回数の基準値はユーザによって設定されることを特徴とする請求項４に記載のメモリシステム。
6. 前記メモリコントローラは、前記コピーバック動作を完了した後、前記ページの読み出し回数をリセットすることを特徴とする請求項４に記載のメモリシステム。
7. 前記フラッシュメモリ及び前記メモリコントローラはメモリカードに具現されることを特徴とする請求項４に記載のメモリシステム。
8. 前記読み出し回数はラム内に格納されることを特徴とする請求項４に記載のメモリシステム。
9. 前記メモリコントローラは、前記フラッシュメモリの電源がオフになる前に、前記ラムから前記フラッシュメモリ内に読み出し回数を格納することを特徴とする請求項８に記載のメモリシステム。
10. 前記メモリコントローラは、前記フラッシュメモリの電源がオンになる場合、前記フラッシュメモリから前記ラム内に読み出し回数を格納することを特徴とする請求項８に記載のメモリシステム。

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