JPH06110793A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、データ読み出しの信頼性の高い不揮
発性半導体記憶装置を提供すること。 【構成】データ領域とＥＣＣ領域とを有する複数のペー
ジからなるブロック単位に分割されたＥＥＰＲＯＭモジ
ュール１５から、ページ単位でデータを読み出すとき
に、データ領域の誤りデータを検出・訂正するためのコ
ントロールロッジク８，ＥＣＣジェネレータチェック９
及びＣＰＵ１０と、訂正されたデータと、訂正されたデ
ータ以外の全ページのデータとをデータバッファ７に退
避させるためのコントロールロッジク８及びＣＰＵ１０
と、誤りデータを含むブロックの全データをＥＥＰＲＯ
Ｍモジュール１５から消去し、データバッファ７に退避
された全データをＥＥＰＲＯＭモジュール１５に再書き
込みするためのデータバッファ−７，ＥＣＣジェネレー
タチェッカ９，作業ＲＡＭ１１及びＣＰＵ１０とを備え
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係り、特に電気的書き換え可能な不揮発性半導体記
憶装置に関する。

【０００２】

【従来の技術】従来より、コンピュータシステムの記憶
装置として磁気ディスク装置が広く用いられてきた。し
かし、磁気ディスクに次のような欠点がある。即ち、ま
ず最初に、磁気ディスクは高度に精密な機械的駆動機構
を有するので衝撃に弱く、第２に磁気ディスクは比較的
重量があるので可搬性に乏しく、第３に磁気ディスクは
消費電力が大きいので電池駆動が困難で、そして、磁気
ディスクは機械的に記録媒体にアクセスするので高速な
アクセスができない等の欠点がある。

【０００３】そこで、近年、記憶装置として、ＥＥＰＲ
ＯＭ等の半導体記憶装置の開発が進められている。半導
体記憶装置は、機械的駆動部分を有しないので衝撃に強
く、軽量で為可搬性に富み、また、消費電力も小さいの
で電池駆動が容易であり、そして、高速アクセスが可能
であるという長所を有している。即ち、半導体記憶装置
は、磁気ディスク装置の種々の欠点を解決できる有望な
記憶装置である。

【０００４】ＥＥＰＲＯＭの一つとして、高集積化が可
能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。このＮＡ
ＮＤ型ＥＥＰＲＯＭでは、複数のメモリセルをそれらの
ソース、ドレインを隣接するもの同士で共有する形で直
列接続して一単位とし、ビット線に接続するものであ
る。

【０００５】上記メモリセルは、通常、電荷蓄積層と制
御ゲートとが積層されたＦＥＴＭＯＳ構造を有する。ま
た、メモリセルアレイは、ｐ型基板又はｎ型基板に形成
されたｐ型ウェル内に集積形成される。また、ＮＡＮＤ
セルのドレイン側は選択ゲートを介してビット線に接続
され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。

【０００６】メモリセルの制御ゲートは、行方向に連続
的に接続されてワード線となる。通常、同一ワード線に
繋がるセルの集合を１ページと呼び、一組のドレイン及
びソース側選択ゲートに挾まれたページの集合を１ＮＡ
ＮＤブロック又は単に１ブロックと呼ぶ。また、１ブロ
ックは、通常、独立に消去可能な最小単位となる。上記
の如く構成されたＮＡＮＤ型ＥＥＰＲＯＭの動作は次の
通りである。

【０００７】データの消去は、１ＮＡＮＤブロック内の
メモリセルに対して同時に行なわれる。即ち、選択され
たＮＡＮＤブロックの全ての制御ゲートをＶ_ssとし、ｐ
型ウェル及びｎ型基板に高電圧Ｖ_pp（例えば２０Ｖ）を
印加する。これにより、全てのメモリセルにおいて浮遊
ゲートから基板に電子が放出されるので、しきい値は負
の方向にシフトする。通常、この状態を“１”状態と定
義する。また、チップ消去は、全ＮＡＮＤブロックを選
択状態にすることによりなされる。

【０００８】一方、データの書き込みは、ビット線から
最も離れた位置のメモリセルから順に行なう。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧Ｖ_pp（例
えば２０Ｖ）を印加し、他の非選択ゲートには中間電位
Ｖ_M （例えば１０Ｖ）を印加する。また、ビット線には
データに応じて、低電位Ｖ_ss又は中間電位Ｖ_M を印加す
る。ビット線に低電位Ｖ_ssが印加されるとき（“０”書
き込み）、その電位は選択メモリセルに伝達され、浮遊
ゲートに電子注入が生ずる。これにより、その選択メモ
リセルのしきい値は正方向にシフトする。通常、この状
態を“０”状態と定義する。ビット線に中間電位Ｖ_M が
印加された（“１”書き込み）メモリセルでは電子注入
が起こらないので、しきい値は変化せず、負に留まる。

【０００９】また、データの読み出しは、ＮＡＮＤブロ
ック内の選択されたメモリセルの制御ゲートを低電位Ｖ
_ssとして、それ以外の制御ゲート及び選択ゲートを高電
位ＶＣＣとし、選択メモリセルで電流が流れるか否かを
検出することにより行なわれる。

【００１０】しかしながら、従来のＮＡＮＤ型ＥＥＰＲ
ＯＭには次のような問題があった。ＮＡＮＤ型ＥＥＰＲ
ＯＭでは、データの読み出し時に、非選択制御ゲートに
高電位Ｖ_ccを印加して転送ゲートとしての役割を持たせ
ている。このため、基板には低電位Ｖ_ssが印加され、制
御ゲートに正の電圧が印加された状態になっており、弱
い電界ではあるが書き込みと同じ方向に電圧が印加され
る、いわゆる、弱注入モードとなっている。

【００１１】したがって、長時間読み出しが同じアドレ
スに対して連続的に行なわれると、メモリセルを構成す
るＭＯＳＦＥＴのトンネル酸化膜が劣化し、しきい値が
負の深い所から徐々に正の方向へシフトするため、消去
状態“１”のセルに電子が注入され“０”に反転してし
まうという、いわゆる、リードリテンション（Read Ret
ention）不良が生じる。

【００１２】この種の不良モードは、初期に、例えば、
特定のブロックに対して１０⁵ 〜１０⁶ 回程度のデータ
の消去・書き込みがなされ、その後、そのブロックに対
して読み出しが繰り返し行なわれるような使い方をする
場合に特に問題となる。リードリテンション不良に対し
て、従来の半導体記憶装置では以下のように対応してき
た。

【００１３】即ち、ＮＡＮＤ型ＥＥＰＲＯＭは、データ
領域とＥＣＣ（Error Check and Correction）用のデー
タ領域（訂正用データ領域）とを有し、ＥＣＣデータを
用いた誤りデータの検出・訂正により、例えば、４Ｍビ
ットＮＡＮＤ型ＥＥＰＲＯＭの場合、１〜２ｂｉｔ程度
のリードリテンション不良が発生しても、装置外部への
データ転送時には修正された正しいデータを転送できる
ようになっている。

【００１４】しかしながら、読み出しを重ねるごとにリ
ードリテンション不良が徐々に発生し、例えば、４Ｍビ
ットＮＡＮＤ型ＥＥＰＲＯＭの場合、３ｂｉｔ以上のリ
ードリテンション不良が発生するともはやＥＣＣでは救
済できなくなるという問題があった。

【００１５】

【発明が解決しようとする課題】上述の如く、従来のＮ
ＡＮＤ型ＥＥＰＲＯＭでは、読み出しを重ねるごとにリ
ードリテンション不良が徐々に発生し、所定ビット数以
上のリードリテンション不良が発生するともはやＥＣＣ
では救済できなくなるという問題があった。本発明は、
上記事情を考慮してなされたもので、その目的とすると
ころは、データ読み出しの信頼性が高い不揮発性半導体
記憶装置を提供することにある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の不揮発性半導体記憶装置（請求項１）
は、データ領域と訂正用データ領域とを有する複数のペ
ージからなるブロック単位に分割された不揮発性半導体
記憶手段と、この不揮発性半導体記憶手段からページ単
位でデータを読み出すときに、前記データ領域の誤りデ
ータを検出すると共に、この誤りデータが訂正可能なも
のであるときに、前記誤りのデータを訂正する誤り検出
・訂正手段と、この誤り検出・訂正手段により訂正され
たデータと、この訂正されたデータを含んだブロックの
データのうち、前記訂正されたデータ以外の全ページの
データとをバッファメモリに退避させる退避手段と、前
記誤りデータを含むブロックの全ページのデータを前記
不揮発性半導体記憶部から消去し、前記バッファメモリ
に退避された前記ブロックの全ページのデータを前記不
揮発性半導体記憶部に再書き込みする再書き込み手段と
を備えたことを特徴とする。

【００１７】本発明の他の不揮発性半導体記憶装置（請
求項２）は、複数のページからなるブロック単位に分割
された不揮発性半導体記憶手段と、この不揮発性半導体
記憶手段から読み出されるブロック単位のデータについ
て、各ブロック毎にその読み出される回数をカウントす
るカウント手段と、このカウント手段を基に規定回数読
み出されたブロックを検出する検出手段と、この検出手
段により検出された規定回数読み出されたブロックの全
ページのデータをバッファメモリに退避させる退避手段
と、前記規定回数読み出されたブロックの全ページのデ
ータを前記不揮発性半導体記憶部から消去し、前記バッ
ファメモリに退避された前記規定回数読み出されたブロ
ックの全ページのデータを前記不揮発性半導体記憶部に
再書き込みする再書き込み手段とを備えたことを特徴と
する。

【００１８】

【作用】本発明の不揮発性半導体記憶装置（請求項１）
によれば、誤り検出・訂正手段により検出及び訂正され
た誤りデータと、このデータを含むブロックのデータの
うち、前記訂正されたデータ以外の全ページのデータと
が退避手段によりバッファメモリデータに退避された
後、消去・書き込み手段により前記誤りデータを含むブ
ロックの全ページのデータを前記不揮発性半導体記憶部
から消去し、前記バッファメモリに退避された前記ブロ
ックの全ページのデータを前記不揮発性半導体記憶部に
再先書き込むを行なうことにより、前記誤り検出・訂正
手段の訂正能力を越える数のデータの誤りが発生するの
を防止できるので、データ読み出しの信頼性が改善され
る。

【００１９】また、本発明の他の不揮発性半導体記憶装
置（請求項２）によれば、規定回数を例えばリードリテ
ンション不良が発生する読み出し回数より少ない回数に
設定すれば、再書き込み手段により規定回数読み出され
たブロックの全ページのデータの再書き込みが行なわれ
るので、データ読み出しの信頼性が改善される。

【００２０】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００２１】図１は、本発明の一実施例に係る不揮発性
半導体メモリシステムの構成を示すブロック図である。
また、図２〜図５は、この不揮発性半導体メモリシステ
ムの読み出し動作を示すフローチャートである。

【００２２】図中、１はホストインターフェースを示し
ており、このホストインターフェース１は、アドレス
線，データ線及び制御線を介してホストシステム（不図
示）と繋がっている。

【００２３】ホストシステムから不揮発性半導体メモリ
システムへの命令は、まず、ホストインターフェース１
内のアドレスレジスタ３にアクセス開始アドレスをセッ
トした後、カウントレジスタ４にアクセスしたいデータ
のセクタ長をセットし、そして、コマンドレジスタ５に
読み出し，書き込み等のアクセス命令をセットすること
により行なわれる。

【００２４】即ち、コマンドレジスタ５に読み出し，書
き込み等のアクセス命令が書き込まれると、コントロー
ラ内のＣＰＵ１０は、コマンドレジスタ５を読み込み、
制御プログラムＲＯＭ１２に納められたコマンド実行の
ための一連の制御プログラムを実行する。以下、データ
の読み出し動作について図２〜図５に示すフローチャー
トを用いて説明する。

【００２５】まず、アクセス命令として読み出し命令が
コマンドレジスタ５にセットされると、図２に示すよう
に、ＣＰＵ１０はホストインターフェース１のアドレス
レジスタ３にセットされた開始アドレス（ＥＥＰＲＯＭ
モジュール１５の管理テーブルのアドレス）から読み出
しを行なうべきＥＥＰＲＯＭモジュール１５のＮＡＮＤ
型ＥＥＰＲＯＭの物理的なアドレスを決定する（ステッ
プＳ１）。

【００２６】次に上記ＮＡＮＤ型ＥＥＰＲＯＭからデー
タバッファ７（バッファメモリ）にデータを読み出す
（ステップＳ２）。このステップＳ２の詳細を図３に示
すフローチャートを用いて説明する。

【００２７】まず、ＣＰＵ１０は、マルチプレクサ１３
を介してＥＥＰＲＯＭモジュール１５にアクセスしてＮ
ＡＮＤ型ＥＥＰＲＯＭを読み出しモードに設定する（ス
テップＳ２₁ ）。

【００２８】次いでＣＰＵ１０は、マルチプレクサ１３
を介してデータバッファ１７にアクセスし、データバッ
ファ１７を読み出しモードに設定する（ステップＳ
２₂ ）。次いでＣＰＵ１０は、アドレスジェネレータ１
４にアクセスし、アドレスジェネレータ１４に読み出し
を行なうべきＥＥＰＲＯＭモジュール１５の物理的なア
ドレスを設定する（ステップＳ２₃ ）。

【００２９】次いでＣＰＵ１０は、読み出したデータを
蓄えるべき領域を決定し、その先頭番地を書き込み先頭
アドレスとしてデータバッファ１０７にセットする（ス
テップＳ２₄ ）。この後、ＣＰＵ１０は、コントロール
ロジック８に対してデータ読み出しのための定められた
シーケンスを実行するように指令を送る。

【００３０】次いでコントロールロジック８は、ＥＥＰ
ＲＯＭモジュール１５からの読み出しデータがデータバ
ッファ７に流れるようにマルチプレクサ１３を設定する
と共に、アドレスジェネレータ１４の内容をインクリメ
ントしながら１セクタ分のデータを読み出す（ステップ
Ｓ２₅ ）。以上述べたステップＳ２₁ 〜ステップＳ２₅
により、ＥＥＰＲＯＭモジュール１５からデータバッフ
ァ７へのデータの読み込みが実行される。

【００３１】ＥＥＰＲＯＭモジュール１５からデータバ
ッファ７へのデータの読み込みが実行されると、コント
ロールロジック８は、上記データ及びこれに付随して読
み出されるＥＣＣコードを使って誤りを検出するように
ＥＣＣジェネレータチェッカ９を制御する。

【００３２】次に１セクタ分のデータが読み出される
と、ＣＰＵ１０は、ＥＣＣジェネレータチェッカ９をチ
ェックし、データに誤りが有るか否かを判断する（ステ
ップＳ３）。データの誤りが検出されなかった場合に
は、データバッファ７からホストシステムにデータを転
送する。一方、データの誤りが検出された場合には、こ
のデータの誤りが訂正不可能なもので有る否か判断され
る（ステップＳ４）。

【００３３】データの誤りが訂正不可能な場合には、デ
ータの誤り情報を作業用ＲＡＭ１１の所定領域にセーブ
し（ステップＳ５）、ホストシステムに対するデータ転
送は行なわずに、ＣＰＵ１０は、ホストインターフェー
ス１内のステータスレジスタ６にエラーが起きたことを
示すコードを設定し、そして、エラーレジスタ１６にエ
ラーの内容を示すコードを設定し、ホストシステムに命
令の実行が異常終了したことを通知して処理を終了す
る。

【００３４】一方、データの誤りが訂正可能な場合に
は、データバッファ７内の誤ったデータを訂正し（ステ
ップＳ６）、次いでそのデータの誤り情報を作業用ＲＡ
Ｍ１１の所定領域にセーブする（ステップＳ７）。この
後、データバッファ７からホストシステムにデータを転
送する（ステップＳ８）。このステップＳ９の詳細を図
４に示すフローチャートを用いて説明する。まず、ＣＰ
Ｕ１０は、データバッファ７を読み出しモードに設定す
る（ステップＳ８₁ ）。

【００３５】次いでＣＰＵ１０は、ＥＥＰＲＯＭモジュ
ール１５から読み出したデータが蓄えられたデータバッ
ファ７のデータ蓄積領域の先頭番地を、データバッファ
７からの読み出しアドレスとして設定（ステップＳ
８₂ ）する。次いでＣＰＵ１０は、コントロールロジッ
ク８に対し、ホストシステムに１セクタ分のデータの転
送を行なうように指令する（ステップＳ８₃ ）。

【００３６】即ち、コントロールロジック８は、データ
バッファ７とホストインターフェース１とを制御してホ
ストシステムに対して１セクタ分のデータを転送し、こ
の転送が終了したらアドレスレジスタ３を１セクタ分進
め、そして、カウントレジスタ４から１を減じ、ＣＰＵ
１に転送が終了したことを通知する。

【００３７】この後、ＣＰＵ１は、ホストシステムに転
送すべきデータがまだ残っているか否か判定する（ステ
ップＳ９）。ホストシステムに転送すべきデータが残っ
ている限り、ＣＰＵ１は上記制御を繰り返す。

【００３８】一方、読み出しデータが全て転送された
ら、ＣＰＵ１は、ホストインターフェース１内のステー
タスレジスタ６にエラーが無かったことを示すコードを
設定し、ホストシステムに命令の実行が終了したことを
通知して、処理を終了する。

【００３９】次に作業用ＲＡＭ１１の所定領域にセーブ
されたデータの誤り情報を参照し、訂正可能なデータの
誤りが検出されたページを含むブロックの再書き込みの
処理について説明する。

【００４０】この再書き込み処理を図５のフローチャー
トを用いて説明する。なお、この再書き込み処理は任意
のタイミングで実行可能である。例えば、ホストシステ
ムからのアクセスがないときに行なったり（バックグラ
ンド処理）、また、図３のフローチャートの終了の前に
行なっても良い。ここではバックグランド処理の場合を
説明する。

【００４１】まず、データの誤り情報がセーブされてい
る作業ＲＡＭ１１を参照し、訂正可能なデータの誤りが
検出されたか否かを判断し、訂正可能なデータの誤りが
ある場合には、作業ＲＡＭ１１を参照し、再書き込みを
行なうデータに対応するＥＥＰＲＯＭモジュール１５の
ＮＡＮＤ型ＥＥＰＲＯＭのアドレスを割り出す（ステッ
プＳ１１）。

【００４２】次に作業ＲＡＭ１１を参照し、ＥＥＰＲＯ
Ｍモジュール１５から訂正可能なデータを含むブロック
（該当ブロック）の全ページをデータバッファ−７に読
み出す（ステップＳ１２）。

【００４３】次にＥＣＣジェネレータチェッカ９によっ
てデータバッファ−７内のデータの誤り検出し、この検
出したデータの誤りをＥＣＣコードを用いて訂正する
（ステップＳ１３）。

【００４４】次に上記ブロックのデータ内容を消去し
（ステップＳ１４）、続いて、ソース線のページから順
にベリファイ動作を行ないながらデータバッファ−７の
データを上記ブロックの全ページのデータに書き戻す
（ステップＳ１５）。この後、作業ＲＡＭ１１の所定領
域のデータの誤り情報域に再書き込み完了の情報を書い
て終了する。

【００４５】このような再書き込みにより、図６（ａ）
に示すように、初期状態には負のしきい値電圧側にあっ
た上記ブロックのしきい値電圧分布（図中の点線）が、
データの読み出しを繰り返すうちに上記しきい値電圧分
布が正のしきい値電圧側にシフトしても、図６（ｂ）に
示すように、上記しきい値電圧分布は負のしきい値電圧
側に戻され、初期状態と同じしきい値電圧分布が得られ
る。したがって、所定ビット数、例えば、１ビット分の
データが誤りとして検出された時点で、再書き込みを行
なうことで、リードリテンション不良がＥＣＣの能力を
越える危険性を回避できる。

【００４６】一方、本実施例のような再書き込みがない
と、図６（ｃ）に示すように、データの読み出しを繰り
返すうちにしきい値電圧分布が正のしきい値電圧側に深
くシフトし、ＥＣＣの能力を越えるリードリテンション
不良が発生する。

【００４７】かくして本実施例によれば、リードリテン
ション不良によって所定数ビット数のデータの誤りが検
出された場合、上記データを含むブロックの全データを
再度書き直すことにより、訂正不可能なビット数の誤り
データの発生を未然に防止しでき、データ読み出しの信
頼性を改善できる。

【００４８】上述の誤り検出は、ホストシステムからの
読み出し要求があったときに行なわれているが、他のタ
イミングで誤り検出を行なっても良い。例えば、ホスト
システムからの読み出し要求によらずに所定期間ごとに
本システム内で自動的にデータをＥＥＰＲＯＭから読み
出し、誤りが検出されたらデータときに再書き込みを行
なっても良い。

【００４９】図７は、本発明の他の実施例に係る不揮発
性半導体メモリシステムの構成を示すブロック図であ
る。なお、図１の不揮発性半導体メモリシステムと対応
する部分には図１と同一符号を付してあり、詳細な説明
は省略する。以下、この不揮発性半導体メモリシステム
におけるデータの読み出し手順を図８のフローチャート
を用いて説明する。

【００５０】まず、先の実施例のステップＳ１と同様
に、ＥＥＰＲＯＭモジュール１５の管理テーブルを参照
して読み出しを行なうＥＥＰＲＯＭの物理的なアドレス
を決定する（ステップＳ２１）。

【００５１】次に上記読み出すアドレスをＮＡＮＤブロ
ック単位で管理しているカウンター２１を１つインクリ
メントする（ステップＳ２２）。これにより上記ＮＡＮ
Ｄブロックが何回読み出されたか記録される。

【００５２】次にＣＰＵ１０により上記ＮＡＮＤブロッ
クの読み出し回数（カウント数）が規定数（例えば
２¹⁰）に達した否か判断される（ステップＳ２３）。そ
して、カウント数が規定数に達した場合には、カウンタ
ー用不揮発性メモリカウンター２２を１つインクリメン
トして（ステップＳ２４）終了する。この後、後述する
再書き込み処理を行なう。なお、このカウンター用不揮
発性メモリカウンター２２のインクリメントは、電源オ
フ時にはカウンター２１の数によらずに行われるものと
する。

【００５３】一方、カウント数が規定数に達していない
場合には、そのアドレスのデーターをＥＥＰＲＯＭモジ
ュール１５からデーターバッファ７に読み込む（ステッ
プＳ２５）。このステップＳ２５は、先の実施例の図３
で説明した処理手順と同じである。

【００５４】次に訂正不可能なデータの誤り（ＥＣＣエ
ラー等）が起きたか否か判断される（ステップＳ２
６）。誤りデータの検出は、先の実施例のステップ３と
同様な手法によりなされる。

【００５５】訂正可能なデータの誤りが起きた場合に
は、そのデーターを修正し（ステップＳ２７）、この訂
正したデータをデータバッファ７を介してホストシステ
ムに転送する（ステップＳ２８）。このステップＳ２８
は、先の実施例の図４で説明した処理手順と同じであ
る。

【００５６】一方、訂正可能なデータの誤りが起きてい
ない場合には、訂正不可能なデータの誤りが起きたか否
か判断される（ステップＳ２９）。ここで、訂正不可能
なデータの誤りが起きた場合には、データの誤り情報を
作業用ＲＡＭ１１の所定領域にセーブし（ステップＳ３
０）、ホストシステムに対するデータ転送は行なわず
に、ＣＰＵ１０は、ホストインターフェース１内のステ
ータスレジスタ６にエラーが起きたことを示すコードを
設定し、また、エラーレジスタ１６にエラーの内容を示
すコードを設定し、ホストシステムに命令の実行が異常
終了したことを通知して処理を終了する。

【００５７】また、訂正不可能なデータの誤りが起きて
いない場合には、つまり、データが正常な場合には、こ
のデータをデータバッファ７を介してホストシステムに
転送する（ステップＳ２８）。

【００５８】この後、ＣＰＵ１は、ホストシステムに転
送すべきデータがまだ残っているか否か判定する（ステ
ップＳ３１）。ホストシステムに転送すべきデータが残
っている限り、ＣＰＵ１は上記制御を繰り返す。

【００５９】一方、読み出しデータが全て転送された
ら、ＣＰＵ１は、ホストインターフェース１内のステー
タスレジスタ６にエラーが無かったことを示すコードを
設定し、ホストシステムに命令の実行が終了したことを
通知して、処理を終了する。次に図９のフローチャート
を参照しながら上述した再書き込み処理について説明す
る。まず、カウンタ用不揮発性メモリ２２を参照して再
書き込みを行なうＥＥＰＲＯＭ上のアドレスを割り出す
（ステップＳ４１）。次にＥＥＰＲＯＭからカウント数
が規定数に達した上記ブロックの全ページをデータバッ
ファ７に読み出す（ステップＳ４２）。

【００６０】次にカウント数が規定数に達した上記ブロ
ックの全ページをデータを消去し（ステップＳ４３）、
続いて、ソース線のページから順にベリファイ動作を行
ないながらデータバッファ−７のデータを上記ブロック
の全ページのデータを書き戻す（ステップＳ４４）。

【００６１】この後、作業ＲＡＭ１１の所定領域のデー
タの誤り情報域に再書き込み完了の情報を書いて（ステ
ップＳ４５）終了する。なお、この再書き込み処理は、
任意のタイミングで実行可能である。例えば、バックグ
ランド処理で行なっても良いし、図８のフローチャート
の終了の前におこなっても良い。

【００６２】このような再書き込み処理により、各ＮＡ
ＮＤブロックの“１”データーは、読み出し動作によっ
て完全に“０”データーになる前に、再び、しきい値電
圧分布が大きい負のしきい値電圧に移行するので、リー
ドリテンション不良が回避される。

【００６３】かくして本実施例によれば、規定カウント
数、つまり、リードリテンション不良が発生する読み出
し回数より少ない所定の読み出し回数に達したら、ＥＥ
ＰＲＯＭモジュール１５から規定カウント数に対応した
アドレスを含むＮＡＮＤブロックの全データーがデータ
ーバッファ７に転送され、そのＮＡＮＤブロックの再書
き込みが行なわれるので、見掛け上、読み出し回数に対
する制限がなくなり、読み出しの信頼性が高い不揮発性
半導体メモリシステムが得られる。

【００６４】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ＮＡＮＤ型
のＥＥＰＲＯＭについて説明したが、本発明は、他の型
のＥＥＰＲＯＭ、例えば、ＮＯＲ型のＥＥＰＲＯＭにも
適用できる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【００６５】

【発明の効果】以上詳述したように本発明によれば、デ
ータの訂正能力を越える数の誤りデータが発生する前
に、データの再書き込みを行なっているので、データ読
み出しの信頼性が高い不揮発性半導体記憶装置が得られ
る。

【００６６】また、本発明によれば、リードリテンショ
ン不良が発生する前にデータの再書き込みを行なってい
るので、見掛け上、読み出し回数に対する制限がなくな
り、データ読み出しの信頼性が高い不揮発性半導体記憶
装置が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性半導体メモリ
システムの構成を示すブロック図。

【図２】図１の不揮発性半導体メモリシステムの読み出
し動作の流れを示すフローチャート。

【図３】図１の不揮発性半導体メモリシステムの読み出
し動作の流れを示すフローチャート。

【図４】図１の不揮発性半導体メモリシステムの読み出
し動作の流れを示すフローチャート。

【図５】図１の不揮発性半導体メモリシステムの読み出
し動作の流れを示すフローチャート。

【図６】図１の不揮発性半導体メモリシステムの再書き
込み動作の流れを示すフローチャート。

【図７】本発明の他の実施例に係る不揮発性半導体メモ
リシステムの構成を示すブロック図。

【図８】図７の不揮発性半導体メモリシステムの読み出
し動作の流れを示すフローチャート。

【図９】図７の不揮発性半導体メモリシステムの再書き
込み動作の流れを示すフローチャート。

【符号の説明】

１…ホストインターフェース、７…データバッファ、８
…コントロールロッジク、９…ＥＣＣジェネレータチェ
ック、１０…ＣＰＵ、１１…作業用ＲＡＭ、１２…制御
プログラムＲＯＭ、１３…マルチプレクサ、１４…アド
レスジェネレータ、１５…ＥＥＰＲＯＭモジュール。

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ領域と訂正用データ領域とを有する
   複数のページからなるブロック単位に分割された不揮発
   性半導体記憶手段と、 この不揮発性半導体記憶手段からページ単位でデータを
   読み出すときに、前記データ領域の誤りデータを検出す
   ると共に、この誤りデータが訂正可能なものであるとき
   に、前記誤りのデータを訂正する誤り検出・訂正手段
   と、 この誤り検出・訂正手段により訂正されたデータと、こ
   の訂正されたデータを含んだブロックのデータのうち、
   前記訂正されたデータ以外の全ページのデータとをバッ
   ファメモリに退避させる退避手段と、 前記誤りデータを含むブロックの全ページのデータを前
   記不揮発性半導体記憶部から消去し、前記バッファメモ
   リに退避された前記ブロックの全ページのデータを前記
   不揮発性半導体記憶部に再書き込みする再書き込み手段
   とを具備してなることを特徴とする不揮発性半導体記憶
   装置。
2. 【請求項２】複数のページからなるブロック単位に分割
   された不揮発性半導体記憶手段と、 この不揮発性半導体記憶手段から読み出されるブロック
   単位のデータについて、各ブロック毎にその読み出され
   る回数をカウントするカウント手段と、 このカウント手段をもとに規定回数読み出されたブロッ
   クを検出する検出手段と、 この検出手段により検出された規定回数読み出されたブ
   ロックの全ページのデータをバッファメモリに退避させ
   る退避手段と、 前記規定回数読み出されたブロックの全ページのデータ
   を前記不揮発性半導体記憶部から消去し、前記バッファ
   メモリに退避された前記規定回数読み出されたブロック
   の全ページのデータを前記不揮発性半導体記憶部に再書
   き込みする再書き込み手段とを具備してなることを特徴
   とする。