JP2000305861A - 記憶装置およびメモリカード - Google Patents

Abstract

(57)【要約】 【課題】 エラー訂正機能を有する従来のフラッシュメ
モリは、所定の読出し書込み単位（セクタ）でメモリア
レイからデータレジスタ等に読み出されたデータを順次
エラー訂正回路へ転送して誤りがあったか否かを表すシ
ンドロームを生成して出力してから、データレジスタに
保持されている読出しデータを順次エラー訂正回路へ再
転送して誤りを訂正しながら外部へ出力するように構成
されていたため、外部のマイクロプロセッサのようなメ
モリをアクセスした装置がすべてのデータを取得し終え
るまでに要する時間が不必要に長くなってしまうという
課題があった。 【解決手段】 エラー訂正機能を有する不揮発性記憶装
置において、シンドローム生成と同時に読出しデータ
（訂正前）を出力させるとともに、シンドローム生成後
に誤りがあったか否かを示すエラー状況信号（ＥＲＲ）
を出力して、外部からの要求（ＳＣ）の有無に応じて再
度読出しデータ（訂正済み）を出力させることができる
ようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エラー訂正符号を
伴ってデータを記憶する記憶装置に適用して有効な技術
に関し、例えばフラッシュメモリのような不揮発性半導
体メモリさらにはそれを内蔵したＩＣカードに利用して
有効な技術に関する。

【０００２】

【従来の技術】半導体メモリの一つに、記憶データを所
定の単位で電気的に一括消去可能なフラッシュメモリと
呼ばれる不揮発性メモリがある。フラッシュメモリは、
コントロールゲートおよびフローティングゲートを有す
る２層ゲート構造のＭＯＳＦＥＴからなる不揮発性記憶
素子をメモリセルに使用しており、１個のトランジスタ
でメモリセルを構成することができる。

【０００３】かかるフラッシュメモリにおいては、例え
ば図８（Ａ）に示すように不揮発性記憶素子のコントロ
ーゲートＣＧにワード線を介して高電圧（１６Ｖ）を印
加しドレインＤにビット線を介して接地電位（０Ｖ）を
印加（ソースＳはオープン）してフローティングゲート
ＦＧに負電荷を注入してしきい値を高い状態（例えば論
理“１”）にする。また、図８（Ｂ）に示すように不揮
発性記憶素子のコントローゲートＣＧにワード線を介し
て負電圧（−１６Ｖ）を印加しドレインＤおよびソース
Ｓに接地電位を印加してフローティングゲートＦＧから
電荷を引き抜いてしきい値電圧を低い状態（例えば論理
“０”）にする。これにより１つの記憶素子に１ビット
のデータを記憶させる。

【０００４】このようにして、しきい値が異なる状態に
されたメモリセルは、コントロールゲートに印加される
電圧に応じて流れるドレイン電流が異なることとなる。
このドレイン電流の差違を利用して、データの読出しの
際には、上記２つのしきい値の中間の電圧をコントロー
ルゲートに印加して、ドレイン電流量を検出することに
より記憶データの“１”“０”の判定を行なうようにし
ている。

【０００５】なお、フラッシュメモリにおいては、書込
みと読出しは例えばセクタ単位すなわちワード線を共通
にする１行分のメモリセルに対して同時に行なわれ、消
去はブロック単位すなわちウェル領域を共通にする複数
のセクタに対して同時に行なわれるものがあり、本発明
の実施例においても特に言及しないがそのように構成さ
れているものとする。

【０００６】ところで、一般に、フラッシュメモリで
は、記憶されるデータに対してハミング符号やリード・
ソロモン符号などのエラー訂正符号化を行なって冗長コ
ードを付加してデータを記憶することがある。また、か
かるフラッシュメモリでは、データ読出し時にエラー訂
正符号を用いて自動的に誤りを訂正したデータを出力す
るように構成されることが多い。

【０００７】

【発明が解決しようとする課題】エラー訂正機能を有す
る従来のフラッシュメモリは、図７に示すように、メモ
リアレイからデータレジスタ等に読み出されたデータを
順次エラー訂正回路へ転送して誤りがあったか否かを表
すシンドロームを生成して出力してから、データレジス
タに保持されている読出しデータを順次エラー訂正回路
へ再転送して誤りを訂正しながら外部へ出力するように
構成されていた。

【０００８】そのため、メモリをアクセスしたマイクロ
プロセッサのような外部装置がすべてのデータを取得し
終えるまでに、ｔACC＋ｔSYN＋ｔOUTの時間が必要であ
った。ここで、ｔACCは当該メモリに対して読出し要求
があってから指定アドレスのメモリセルの保持データが
データレジスタにラッチされるまでの時間、ｔSYNはシ
ンドロームの生成に要する時間、ｔOUTはデータレジス
タに保持されている全てのデータを訂正しながら出力す
るのに要する時間である。

【０００９】具体的には、読出し単位の１セクタが２ｋ
バイトで構成され、１バイトの転送サイクルが５０ｎＳ
であるメモリにおけるｔSYNは約１０２μＳであり、読
出しデータに誤りがない場合にもこのｔSYNが必ずオー
バーヘッドとして含まれてしまう。しかも、読出しデー
タが実際に誤りを含む頻度はかなり低い。そのため、読
出し所要時間が不必要に長くなってしまうという問題点
があった。

【００１０】この発明の目的は、エラー訂正機能を有す
る不揮発性記憶装置における読出し所要時間を短縮可能
にする技術を提供することにある。

【００１１】この発明の他の目的は、出力された読出し
データのエラーの有無や訂正の状況を外部で知ることが
できる不揮発性記憶装置を提供することにある。

【００１２】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１４】すなわち、エラー訂正機能を有する不揮発
性記憶装置（不揮発性半導体メモリもしくはそれを備え
たメモリシステム）において、シンドローム生成と同時
に読出しデータ（訂正前）を出力させるとともに、シン
ドローム生成後に誤りがあったか否かを示すエラー状況
信号（ＥＲＲ）を出力して、外部からの要求（ＳＣ）の
有無に応じて再度読出しデータ（訂正済み）を出力させ
ることができるようにしたものである。

【００１５】具体的には、各々コントロールゲートとフ
ローティングゲートを有し、データに対応するしきい値
を有する複数の不揮発性記憶素子がマトリックス状に配
置されたメモリアレイと、該メモリアレイから読み出さ
れた複数の記憶素子の記憶データが入力されて該読み出
されたデータに含まれているエラーを訂正するエラー訂
正回路とを備えた記憶装置において、上記メモリアレイ
から読み出された所定の単位のデータが上記エラー訂正
回路へ送られるとともに外部へ出力され、該データ出力
が終了した時点もしくは直後に読み出されたデータにエ
ラーが含まれていたか否か示すエラー状況信号が上記エ
ラー訂正回路によって外部へ出力され、上記エラー訂正
回路は、上記メモリアレイから読み出された所定単位の
データの中にエラーがあることを検出した時、該エラー
の訂正を行なうように構成する。

【００１６】上記した手段によれば、エラー訂正回路に
よるシンドローム生成中に読出しデータが出力されるた
め、エラー状況信号が誤りがなかったことを示している
場合には得られたデータを直ちに有効な読出しデータと
して処理することができ、これによってデータ読出し所
要時間を大幅に短縮することができる。

【００１７】また、上記メモリアレイから所定の単位で
読み出された複数の記憶素子の記憶データを保持するデ
ータ保持手段を設け、読み出されたデータにエラーが含
まれていた場合に上記データ保持手段に保持されていた
データを上記エラー訂正回路によって訂正して外部へ出
力するように構成する。これによって、エラーがあった
場合に再度メモリアレイをアクセスすることなくデータ
レジスタから直ちに前回（訂正前データ）と同一のデー
タをエラー訂正回路に供給してエラーを訂正することが
できる。

【００１８】そして、上記エラー訂正回路によって読出
しデータのエラーが訂正された場合に、訂正があったこ
とを示す訂正状況情報を出力するように構成する。これ
によって、得られたデータが訂正済みデータであること
を知ることができる。

【００１９】さらに、上記訂正状況情報には、読出しデ
ータに含まれていたエラーを正しく訂正できたか否かを
示す情報を含ませるようにする。これによって、正しい
訂正が行なわれた否か知ることができる。

【００２０】また、上記メモリアレイから読み出された
訂正前の読出しデータおよび上記エラー訂正回路により
訂正されたデータは外部から供給されるクロック信号に
同期して出力されるように構成する。これにより、クロ
ック信号の供給を停止すれば読出しデータの出力を終了
させ、クロック信号の供給を継続もしくは再開すること
でエラー訂正したデータを直ちに出力させることができ
るとともに、制御が簡単であるため外部装置および当該
チップ内部のコントローラの負担を軽減することができ
る。

【００２１】さらに、上記メモリアレイと上記エラー訂
正回路は同一の半導体チップ上に形成され、上記訂正前
の読出しデータおよび訂正後のデータは、外部からのデ
ータ読出し要求を意味する信号が入力される端子と共通
の端子から出力されるように構成する。これによって、
外部端子数を減らすことができ、チップ全体を小型化す
ることができる。

【００２２】また、記憶装置と、該記憶装置に対して読
出し要求を行なう制御装置とを内蔵してなるメモリカー
ドにおいて、内蔵する記憶装置としてメモリアレイから
読み出された所定の単位のデータがエラー訂正回路へ送
られるとともに外部へ出力されるとともに、該出力が終
了した時点で上記エラー訂正回路によって読み出された
データにエラーが含まれていたか否か示すエラー状況信
号が外部へ出力されるように構成された上記のような記
憶装置を用いる。これにより、短時間で所望のデータを
読み出せるメモリカードを実現することができる。

【００２３】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２４】図１には、本発明を適用したフラッシュメ
モリにおけるエラー訂正符号生成およびエラー訂正回路
（以下、ＥＣＣ回路と称する）の一実施例が示されてい
る。

【００２５】ＥＣＣ回路１０は、メモリアレイから読み
出された２１０６バイトのような１セクタのデータが順
次入力されそれに基づいてシンドロームを生成するシン
ドローム生成回路１１と、生成されたシンドロームがす
べて０であるかを調べて読出しデータにエラーが含まれ
ているか判定するエラー判定回路１２と、生成されたシ
ンドロームから誤りのあるビットの位置情報を生成する
訂正位置情報生成回路１３と、訂正位置情報生成回路１
３から出力される３バイト（ここでは１バイトは１２ビ
ット）のデータを比較することでいずれのバイトに誤り
があるか検出する一致検出回路１４と、生成された訂正
位置情報に基づいて読出しデータを訂正する誤り訂正回
路１５と、上記一致検出回路１４の検出信号に基づいて
上記訂正位置情報生成回路１３の出力を上記誤り訂正回
路１５へ供給したり遮断したりするゲート１６等から構
成されている。

【００２６】上記一致検出回路１４は訂正位置情報生成
回路１３から出力される３バイトが全て一致したときに
そのバイトにエラーが有る判定する。そして、このエラ
ー有りと判定されたときの訂正位置情報生成回路１３の
１バイト出力のうち“１”が立っているビットがエラー
のあるビットの位置を示す。上記訂正位置情報に基づい
て読出しデータを訂正する上記誤り訂正回路１５は、例
えばイクスクルーシブＯＲゲート回路により構成するこ
とができる。

【００２７】また、この実施例のフラッシュメモリで
は、メモリアレイから読み出された訂正前のデータが切
替え回路１７を介して外部端子３０へ出力可能に構成さ
れているとともに、上記エラー判定回路１２による判定
結果を示すエラー情報信号ＥＲＲも切替え回路１７を介
して外部端子３０のいずれか一つへ出力可能に構成され
ている。さらに、上記訂正位置情報に基づいて訂正され
たデータおよび訂正を行なったか否かを示す訂正状況信
号ＣＲＳも切替え回路１７を介して外部端子３０へ出力
可能に構成されている。上記データ切替え回路１７は、
後述の入出力回路２６（図２参照）内に設けられていて
もよい。

【００２８】なお、上記訂正を行なったか否かを示す訂
正状況信号ＣＲＳは、一致検出回路１４の検出信号によ
って設定されるフラグ１８から切替え回路１７を介して
外部端子３０へ出力される。この訂正状況信号ＣＲＳ
は、エラーの有無を示すビットとエラーを訂正できたか
否かを示すビットの２ビット信号としてもよい。１ビッ
ト訂正、２ビット検知の方式を例とすれば、この２ビッ
トの値が「エラーなし、訂正なし」の場合は全くエラー
がなかった場合を示す。「エラーあり、訂正あり」の場
合は１ビットのエラーがあり、それが訂正出来ないこと
を示す。「エラーあり、訂正なし」の場合は２ビットの
エラーが検出されたことを示す（訂正は不可）。

【００２９】例えば８本の外部端子３０から２ビットの
訂正状況信号ＣＲＳを出力する場合、フラグ１８の代わ
りに８ビットのレジスタを使用し、そのうち２ビットを
訂正状況信号ＣＲＳのフラグに使用し、残りの６ビット
を“０”にして外部端子３０より出力させるようにすれ
ばよい。ただし、この訂正状況信号ＣＲＳや上記エラー
情報信号ＥＲＲは、データの入出力のための上記外部端
子とは別個の端子から出力させるようにしてもよい。

【００３０】上記シンドローム生成回路１１は、この実
施例では、リード・ソロモン符号方式の回路が用いられ
ており、α3回路およびその演算結果を保持する１２ビ
ットのレジスタＲｅｇ１と、α1449回路およびその演算
結果とレジスタＲｅｇ１の保持データとの排他的論理和
を演算する論理回路ＥＯＲ１とその論理演算結果を保持
するレジスタＲｅｇ２と、α1448回路およびその演算結
果とレジスタＲｅｇ２の保持データとの排他的論理和を
演算する論理回路ＥＯＲ２とその論理演算結果を保持す
るレジスタＲｅｇ３と、入力データとレジスタＲｅｇ３
の保持データとの排他的論理和を演算する論理回路ＥＯ
Ｒ０とから構成されている。

【００３１】α3回路は、入力ｃ０〜ｃ１１に対して次
式（数１）で示される論理演算を行なって出力ｄ０〜ｄ
１１を得る。α1449回路は、入力ｃ０〜ｃ１１に対して
次式（数２）で示される論理演算を行なって出力ｅ０〜
ｅ１１を得る。α1448回路は、入力ｃ０〜ｃ１１に対し
て次式（数３）で示される論理演算を行なって出力ｆ０
〜ｆ１１を得る。なお、各数式中、○で囲まれた＋の符
号は排他的論理和演算を意味している。

【００３２】

【数１】

【００３３】

【数２】

【００３４】

【数３】 エラー判定回路１２は、その入力信号が全て論理“０”
レベルのときに出力が論理“１”レベルになる論理積回
路（ＡＮＤゲート回路）により構成されている。

【００３５】上記訂正位置情報生成回路１３は、α-233
3回路と、α-185回路と、α-2681回路とから構成されて
いる。α-2333回路は、レジスタＲｅｇ１の保持データ
入力ｄ'０〜ｄ'１１に対して次式（数４）で示される排
他的論理和演算を行なって出力ｇ０〜ｇ１１を得る。α
-185回路は、入力ｅ'０〜ｅ'１１に対して次式（数５）
で示される排他的論理和演算を行なって出力ｈ０〜ｈ１
１を得る。α-2681回路は、入力ｆ'０〜ｆ'１１に対し
て次式（数６）で示される排他的論理和演算を行なって
出力ｉ０〜ｉ１１を得る。

【００３６】

【数４】

【００３７】

【数５】

【００３８】

【数６】 データを書き込む際はシンドローム生成回路１１がＥＣ
Ｃ符号生成回路として動作する。外部からのデータはそ
のままメモリアレイ（データラッチ）に入力されると同
時にシンドローム生成回路１１へも入力される。シンド
ローム生成回路１１内のシフトレジスタは外部データ入
力クロックＳＣに同期して動く。全データ（例えば２１
０６ビット）が入力し終わった状態で、レジスタＲｅｇ
１〜３に保持されているデータがＥＣＣ用冗長コード３
バイト（バイト＝１２ビット）となるので、これら３バ
イトもメモリアレイ（データラッチ）に送り、先に送っ
たデータの末尾に付加し、同一セクタのメモリに一括し
て保存する。

【００３９】次に、本実施例のＥＣＣ回路１０のデータ
読出し時の動作を図６のタイミングチャートを用いて説
明する。

【００４０】外部のマイクロプロセッサ等から当該フラ
ッシュメモリへ、例えばコマンドコードの入力等による
データ読出し要求があると、メモリ内部の制御回路はコ
マンドコードと共に入力されるアドレス信号に基づいて
メモリセルの選択動作すなわち入力アドレスに対応した
ワード線の選択を開始する（図６のタイミングＴ１）。

【００４１】すると、選択された例えば１セクタのメモ
リセルのデータが、メモリアレイ内のビット線を介して
センスラッチに供給されて増幅され、データレジスタ等
にラッチされる。各セクタは例えば図４に示すように、
本来のデータが格納されるデータ領域ＤＡＴＡと、セク
タ番号や書換え回数等の管理情報が格納される管理領域
ＭＮＧと、エラー訂正のための符号化されたデータの冗
長コードが格納されるＥＣＣ用冗長領域ＥＲＣとから構
成され、これら全ての領域に格納されているデータが、
データ領域、管理領域、冗長領域の順にＥＣＣ回路１０
へ送られる。この実施例では、データ領域ＤＡＴＡと管
理領域ＭＮＧのデータが符号化単位であり、全部で２１
０６バイト（バイト＝８ビット）あり、冗長コードの長
さは３バイト（バイト＝１２ビット）である。

【００４２】具体的にはデータレジスタ２２ａ，２２ｂ
にラッチされた読出しデータ（バイト＝８ビット）は、
バイト単位で４ビットのダミービット（例えば０００
０）を付加して１２ビットとして、本実施例のＥＣＣ回
路１０へ順次転送される。この実施例では、このデータ
からダミービットを外した８ビットデータがそのまま外
部端子３０よりチップ外部へ出力されるように、切替え
回路１７の切替え制御が行なわれる。

【００４３】一方、ＥＣＣ回路１０では読出しデータの
転送に従ってシンドローム生成回路１１においてシンド
ロームが生成される。生成されたシンドロームは、エラ
ー判定回路１２に供給されてシンドロームがすべて
「０」か否かが判定され、判定結果はエラー情報信号Ｅ
ＲＲとして、読出しデータの転送終了と同時に切り替え
られる切替え回路１７を介して外部端子３０へ出力され
る。エラー情報信号ＥＲＲはそれが論理“１”レベルの
ときにエラーなしを表わし、論理“０”レベルのときに
エラー有りを示す。

【００４４】従って、チップ外部では、この信号ＥＲＲ
を監視していることでその直前に外部端子より出力され
た読出しデータにエラービットが含まれているか否か知
ることができる。そして、エラーなしと判定したときは
既に外部端子３０より得られている読出しデータを有効
データとみなして次の処理を行なうことができる。つま
り、読出しコマンドが入力されてから読出しデータがす
べて得られるまでの所要時間はｔACC＋ｔSYNであり、従
来方式に比べて約１／２に短縮される。

【００４５】エラー情報信号ＥＲＲに基づいて読出しデ
ータにエラービットが含まれていると判定したときは、
フラッシュメモリに対して再度もしくは引き続き読出し
データの要求を行なう。すると、フラッシュメモリは、
タイミングＴ１でメモリアレイから読み出されてデータ
レジスタにラッチされている１セクタ分のデータを再び
ＥＣＣ回路１０へ１バイトずつシリアルに転送する。そ
して、ＥＣＣ回路１０は訂正位置情報を生成してゲート
１６を介して訂正回路１５へ供給する。このとき切替え
回路１７はメモリアレイ（データレジスタ）からのデー
タではなく訂正回路１５から出力される訂正済みデータ
を外部端子２１へ出力するように切替えが行なわれてい
る。

【００４６】これによって、ＥＣＣ回路１０で訂正され
たデータが外部端子３０へ出力される。そして、訂正済
みデータが全て出力されると、切替え回路１７が切り替
わって訂正が行なわれたことを示す情報を保持するレジ
スタ１８の内容が訂正状況信号ＣＲＳとして、外部端子
３０より出力される。つまり、エラーがあった場合にお
ける読出しコマンドが入力されてから読出しデータがす
べて得られるまでの所要時間はｔACC＋ｔSYN＋ｔOUTで
あり、この場合だけ従来方式とほぼ同一の所要時間が必
要とされる。

【００４７】なお、信号ＥＲＲに基づいてエラー有りと
判定してフラッシュメモリに対して再度もしくは引き続
き読出しデータの要求を行なう方法としては、例えばそ
のようなコマンドコードを用意して行なってもよいが、
この実施例のフラッシュメモリは、データ読出し時には
外部から供給されるシリアルクロックＳＣに従ってデー
タレジスタおよびＥＣＣ回路１０が動作するように構成
されているので、エラーが有ったときはマイクロプロセ
ッサ等から引き続きシリアルクロックＳＣをフラッシュ
メモリへ与えるようにすればよいように構成されてい
る。

【００４８】一方、信号ＥＲＲに基づいてエラーなしと
判定したときにはフラッシュメモリに対してシリアルク
ロックＳＣの供給を停止すれば良い。これによって、フ
ラッシュメモリは読出しデータの再転送を中止し、デー
タ読出し動作を終了することができる。このようにし
て、読出しデータにエラーがあるときにのみデータの訂
正が行なわれるため、データ読出しの所要時間が大幅に
短縮されることとなる。しかも、データ要求コマンドを
再度入れる方式に比べて制御が簡単であるため外部装置
およびフラッシュメモリ内のコントローラの負担が小さ
くなる。

【００４９】図２には、図１のＥＣＣ回路を同一半導体
チップ上に備えたフラッシュメモリの構成例が示されて
いる。

【００５０】図２において、２０ａ，２０ｂはフローテ
ィングゲートを有する絶縁ゲート型電界効果トランジス
タからなる不揮発性記憶素子がマトリックス状に配設さ
れたメモリアレイで、複数のワード線と複数のビット線
が交差して格子状をなすように配置され、ワード線とビ
ット線の交点にそれぞれ記憶素子ＭＣが設けられ、同一
行の記憶素子のコントロールゲートがワード線に結合も
しくはワード線そのものが記憶素子のゲート電極となる
ように構成されている。また、各記憶素子のドレインが
対応するローカルビット線に結合され、さらにローカル
ビット線は選択用ＭＯＳＦＥＴを介して主ビット線に接
続可能に構成されている。

【００５１】２１ａ，２１ｂは外部より入力されたアド
レス信号をデコードしてメモリアレイ２０ａ，２０ｂ内
の対応するワード線を選択レベルにするワードデコー
ダ、２２ａ，２２ｂはメモリアレイ２０ａ，２０ｂ内の
ビット線に接続され読み出しデータおよび書き込みデー
タを保持するデータレジスタ、２３はメモリアレイ２０
内のビット線に接続され読み出しデータを増幅し保持す
るセンスラッチ回路で、センスラッチ回路２３で増幅さ
れたデータはメモリアレイ２０ａ，２０ｂ内のビット線
を介してデータレジスタ２２ａ，２２ｂへ転送可能に構
成されている。

【００５２】２４ａ，２４ｂは上記データレジスタ２２
ａ，２２ｂに保持されている読出しデータを所定の順序
でＥＣＣ回路１０へ伝送するためのカラムマルチプレク
サ、２５は外部からのシフトクロックＳＣによって更新
されるアドレスカウンタと該アドレスカウンタの値をデ
コードして上記カラムマルチプレクサ２４ａ，２４ｂの
制御信号を形成するデコーダとからなるカラム制御回路
である。

【００５３】また、２６は外部から入力されたアドレス
信号を上記ワードデコーダ２１ａ，２１ｂへ供給したり
外部から入力されたデータをエラー訂正回路１０へ供給
するとともにエラー訂正回路１０で訂正されたデータを
外部端子３０へ出力したりする入出力回路、２７は外部
のマイクロプロセッサ等から与えられるコマンドコード
をデコードするコマンドデコーダ、２８は当該コマンド
に対応した処理を実行すべくメモリ内の各回路に対する
制御信号を順次形成して出力するコントロール回路であ
る。この実施例のフラッシュメモリに有効なコマンドと
しては、リードコマンドの他、ライトコマンド、消去コ
マンド等がある。

【００５４】この実施例では、外部から入力されるコマ
ンドコードもアドレスおよびライトデータと共通の外部
端子３０より入力され、上記入出力回路２６を介してコ
マンドデコーダ２７に供給されるように構成されてい
る。アドレスとデータとコマンドコードの入出力用外部
端子を共通にすることにより、これらを別々の端子とす
る場合に比べて大幅に外部端子数が少なくなっている。

【００５５】なお、外部から上記コントロール回路２８
へ入力される制御信号としては、リセット信号ＲＥＳや
チップ選択信号ＣＥ、リードかライトかを示す書き込み
制御信号ＷＥ、出力タイミングを与える出力制御信号Ｏ
Ｅ、システムクロックＳＣ、コマンド入力かアドレス入
力かを示すためのコマンドイネーブル信号ＣＤＥがあ
る。また、上記コントロール回路２９から外部へ出力さ
れる制御信号としては、外部からのコマンド入力が可能
な状態にあるか否かを示すレディ・ビジー信号Ｒ／Ｂが
ある。

【００５６】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、３．３Ｖのような外部電源電圧Ｖ
ｃｃに基づいて基板電位や書き込み電圧、読み出し電
圧、ベリファイ電圧等チップ内部で必要とされる電圧を
発生する内部電源発生回路３１、内部の動作制御に必要
なクロック（ＣＫ）を発生するクロック発生回路３２が
設けられている。また、必要に応じて、不良ビットの位
置（アドレス）を保持する不良アドレスレジスタや、Ｙ
アドレスと不良アドレスとを比較するアドレス比較回
路、アドレスが一致したときに選択メモリ列を予備メモ
リに切り換える冗長回路が設けられても良い。

【００５７】特に限定されないが、この実施例のフラッ
シュメモリには２つのメモリアレイ２０ａ，２０ｂが設
けられ、それぞれに対応してデータレジスタ２２ａ，２
２ｂが設けられている。各データレジスタ２２ａ，２２
ｂはそれぞれのメモリアレイ内のワード線を共通にする
１行分のメモリセルのデータを同時に増幅して保持する
ように構成されており、２つのデータレジスタ２２ａ，
２２ｂに保持された読出しデータは、カラムマルチプレ
クサ２４ａ，２４ｂによって、例えば４ビットずつ選択
されて４ビットのダミービットを付加されて１２ビット
等の単位でＥＣＣ回路１０へ転送される。

【００５８】なお、図１の実施例では、フラッシュメモ
リチップ内部にエラー訂正回路を内蔵した場合について
説明したが、エラー訂正回路はフラッシュメモリとは別
個の半導体チップ上に構成された回路とすることができ
る。

【００５９】さらに、図１の実施例のフラッシュメモリ
は、１つの記憶素子に１ビットのデータを記憶させる２
値のフラッシュメモリの構成を示したが、本発明は１つ
の記憶素子にしきい値を制御して複数ビットのデータを
記憶させるように構成された多値のフラッシュメモリに
も適用することができる。その場合、フラッシュメモリ
チップ内の例えばデータレジスタ２２ａ，２２ｂとメモ
リアレイ２０ａ，２０ｂとの間あるいはデータレジスタ
２２ａ，２２ｂと入出力回路２６との間等に、外部から
入力されたデータを書込みに適したデータに変換すると
ともにメモリアレイから読み出されたデータを元のデー
タに逆変換する２値／多値変換回路を設けてやれば良
い。

【００６０】また、２値データから４値データへの変換
とその逆変換を実行する回路はフラッシュメモリ内に設
ける代わりに、外部のコントローラ等にデータ変換・逆
変換機能を持たせるようにしてもよい。

【００６１】図５に、１つの記憶素子に２ビットのデー
タを記憶させる場合の記憶データとしきい値との対応関
係の一例を示す。

【００６２】図５の例では、記憶される２ビットのデー
タ“１１”は記憶素子のしきい値１．３〜１．８Ｖに対
応され、データ“１０”は記憶素子のしきい値２．８〜
２．９Ｖに対応され、データ“００”は記憶素子のしき
い値３．６〜３．７Ｖに対応され、データ“０１”は記
憶素子のしきい値４．６〜５．９Ｖに対応される。ＶWR
1,ＶWR2,ＶWR3はそれぞれ読出しワード線レベルで、例
えば２．４Ｖ，３．２Ｖ，４．０Ｖのような電位が選択
される。これらの電位は、上記しきい値の分布のピーク
の中間に当たる電位である。データとしきい値との関係
は、図５に限定されるものでなく、“００”を最も低い
しきい値に対応させ、“１１”を最も高いしきい値に対
応させる等、任意の対応が可能であり、書込み方式との
関係で決定してやれば良い。

【００６３】図３は、本発明を適用したフラッシュメモ
リを使用したメモリカードの構成例を示す。

【００６４】この実施例のメモリカードは、特に制限さ
れないが、フラッシュメモリチップ（ＦＬＡＳＨ）１１
０と、外部から供給されるコマンドに基づいてフラッシ
ュメモリチップ１１０に対する書込み、読出し制御など
を行なうマイクロプロセッサ（ＭＰＵ）１２０と、書込
みデータに対するエラー訂正符号の生成、エラー訂正符
号に基づく読出しデータのチェック、訂正の機能を有す
るエラー訂正符号生成＆エラー訂正回路チップ１３０
と、図１の実施例におけるデータ切替え回路１７が形成
されたチップ１４０と、マイクロプロセッサ１２０に対
するクロックＣＬＫを発生する発振器を有するクロック
発生回路１５０とがプリント配線基板１００上に搭載さ
れ、全体が樹脂等によりモールドされて構成される。

【００６５】このメモリカードは、外部のパーソナルコ
ンピュータ本体などのカードスロットに挿入されカード
に対する制御信号が入力される外部端子１６０を備え、
フラッシュメモリチップ１１０に対するアクセスはマイ
クロプロセッサ１２０によって行なわれるように構成さ
れている。データの読出し書込みは、上記マイクロプロ
セッサ１２０からフラッシュメモリチップ１１０に対し
て供給されるコマンドコードやシリアルクロックＳＣ、
制御信号ＣＥ，ＷＥ，ＣＤＥ，ＯＥ等に従って行なわれ
る。

【００６６】カードに対する書込みデータの入力とカー
ドからの読出しデータの出力はエラー訂正符号生成＆エ
ラー訂正回路チップ１３０および外部端子１６１を介し
て行なわれる。マイクロプロセッサ１２０からエラー訂
正符号生成＆エラー訂正回路チップ１３０に対してはシ
リアルクロックＳＣが、またマイクロプロセッサ１２０
からデータ切替え回路１４０に対してはデータ切替え制
御信号が供給される。

【００６７】なお、図３において、１６２は上記マイク
ロプロセッサ１２０およびフラッシュメモリチップ１１
０に供給される電源電圧Ｖｃｃが印加される外部電源端
子、１６３は接地電位が印加される外部接地端子であ
る。フラッシュメモリを搭載したメモリカードは図３の
構成に限定されず、図１の実施例のようなＥＣＣ回路を
内蔵したフラッシュメモリを使用したものや、ＥＣＣ回
路とマイクロプロセッサの機能を１つの半導体チップに
内蔵したコントローラとＥＣＣ回路を内蔵していないフ
ラッシュメモリとからメモリカードを構成するようにし
てもよい。

【００６８】また、フラッシュメモリは１つのみでなく
複数個搭載したものであっても良い。その場合、ＥＣＣ
回路は各チップ毎に設けるのが読出し書込み速度の点か
らは望ましいが、ＥＣＣ回路を複数のフラッシュメモリ
チップで共用するように構成することも可能である。

【００６９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、エラー訂正符号としてリード・ソロモン符
号を用いたＥＣＣ回路を使用した場合について説明した
が、ハミング符号やＢＣＨ符号を用いたＥＣＣ回路を備
えたフラッシュメモリにも適用することができる。ま
た、実施例のＥＣＣ回路を内蔵するとともに、内蔵した
ＥＣＣ回路をボンディングワイヤの切替えやモード制御
信号により他の回路と電気的に切り離し可能な構成にし
ておき、切り離したときに従来のフラッシュメモリと同
等に扱えるようにすることも可能である。これによっ
て、フラッシュメモリの汎用性が一層高くなる。

【００７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリおよびそれを内蔵したメモリカードに適用し
た場合について説明したが、この発明はそれに限定され
るものでなく、ＥＥＰＲＯＭチップやＲＡＭチップおよ
びそれらを内蔵したメモリカードあるいは複数のメモリ
チップを１枚のボード上に搭載してなるメモリモジュー
ルなどにも利用することができる。

【００７１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００７２】すなわち、この発明に従うと、エラー訂正
機能を有する不揮発性記憶装置における読出し所要時間
を短縮することができるとともに、出力された読出しデ
ータのエラーの有無や訂正の状況を外部で知ることがで
きるようになるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリにおけるエ
ラー訂正符号生成およびエラー訂正回路の一実施例を示
すブロック図である。

【図２】本発明を適用したフラッシュメモリ全体の構成
例を示すブロック図である。

【図３】本発明を適用したフラッシュメモリを使用した
システムの一例としてのメモリカードの構成例を示すブ
ロック図である。

【図４】実施例のフラッシュメモリにおけるセクタの構
成一例を示す説明図である。

【図５】１つの記憶素子に２ビットのデータを記憶させ
る多値フラッシュメモリにおける記憶データとしきい値
との対応関係の一例を示す説明図である。

【図６】本発明を適用したフラッシュメモリにおける誤
り訂正回路の動作タイミングの一例を示すタイミングチ
ャートである。

【図７】従来のＥＣＣ回路を内蔵したフラッシュメモリ
における誤り訂正回路の動作タイミング例を示すタイミ
ングチャートである。

【図８】フラッシュメモリにおけるデータ書込み時とデ
ータ消去時の記憶素子へのバイアス電圧を示す説明図で
ある。

【符号の説明】

ＦＬＭ フラッシュメモリチップ ＣＰＵ マイクロプロセッサ ＥＣＣ 訂正符号生成＆エラー訂正回路 １０ エラー訂正回路 １１ シンドローム生成回路 １２ エラー判定回路 １３ 訂正位置情報生成回路 １４ 一致検出回路 １５ 訂正回路 １６ ゲート １７ データ切替え回路 １８ 訂正状況フラグ ２０ａ，２０ｂ メモリアレイ ２１ａ，２１ｂ ワードデコーダ ２２ａ，２２ｂ データレジスタ ２３ センスラッチ回路 ２４ａ，２４ｂ カラムマルチプレクサ ２５ カラムアドレス制御回路 ２６ 入出力回路 ２７ コマンドレジスタ ２８ コマンドデコーダ ２９ コントロール回路 ３０ 外部端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 国弘 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B001 AA03 AB02 AC01 AC07 AC08 AD03 5B018 GA02 HA15 KA01 KA02 MA01 NA06 QA14 RA01 5B025 AD05 5B035 AA11 BB09 CA29

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々コントロールゲートとフローティン
   グゲートを有し、データに対応するしきい値を有する複
   数の不揮発性記憶素子がマトリックス状に配置されたメ
   モリアレイと、該メモリアレイから読み出された複数の
   記憶素子の記憶データが入力されて該読み出されたデー
   タに含まれているエラーを訂正するエラー訂正回路とを
   備えた記憶装置において、上記メモリアレイから読み出
   された所定の単位のデータが上記エラー訂正回路へ送ら
   れるとともに外部へ出力され、該データ出力が終了した
   時点もしくは直後に読み出されたデータにエラーが含ま
   れていたか否か示すエラー状況信号が上記エラー訂正回
   路によって外部へ出力され、上記エラー訂正回路は、上
   記メモリアレイから読み出された所定単位のデータの中
   にエラーがあることを検出した時、該エラーの訂正を行
   うことを特徴とする記憶装置。
2. 【請求項２】 上記メモリアレイから所定の単位で読み
   出された複数の記憶素子の記憶データを保持するデータ
   保持手段を備え、読み出されたデータにエラーが含まれ
   ていた場合に上記データ保持手段に保持されていたデー
   タを上記エラー訂正回路によって訂正して外部へ出力す
   るように構成されていることを特徴とする請求項１に記
   載の記憶装置。
3. 【請求項３】 上記エラー訂正回路によって読出しデー
   タのエラーが訂正された場合に、訂正があったことを示
   す訂正状況情報を出力するように構成されてなることを
   特徴とする請求項２に記載の記憶装置。
4. 【請求項４】 上記訂正状況情報には、読出しデータに
   含まれていたエラーを正しく訂正できたか否かを示す情
   報が含まれていることを特徴とする請求項３に記載の記
   憶装置。
5. 【請求項５】 上記メモリアレイから読み出された訂正
   前の読出しデータおよび上記エラー訂正回路により訂正
   されたデータは外部から供給されるクロック信号に同期
   して出力されるように構成されていることを特徴とする
   請求項２、３または４に記載の記憶装置。
6. 【請求項６】 上記メモリアレイと上記エラー訂正回路
   は同一の半導体チップ上に形成され、上記訂正前の読出
   しデータおよび訂正後のデータは、外部からのデータ読
   出し要求を意味する信号が入力される端子と共通の端子
   から出力されるように構成されてなることを特徴とする
   請求項１、２、３、４または５に記載の記憶装置。
7. 【請求項７】 請求項１、２、３、４、５または６に記
   載の記憶装置と、該記憶装置に対して読出し要求を行な
   う制御装置とを内蔵してなることを特徴とするメモリカ
   ード。