KR20010029659A - 기억 장치 및 메모리 카드 - Google Patents

Abstract

본 발명의 에러 정정 기능을 갖는 불휘발성 기억 장치에서는, 신드롬 생성과 동시에 판독 데이터(정정전)를 출력시킴과 함께, 신드롬 생성후에 오류가 있었는지의 여부를 나타내는 에러 상황 신호(ERR)를 출력하여, 외부로부터의 요구(SC)의 유무에 따라 재차 판독 데이터(정정 완료)를 출력시킬 수 있다.

Description

기억 장치 및 메모리 카드{MEMORY DEVICE AND MEMORY CARD}

본 발명은, 에러 정정 부호를 수반하여 데이터를 기억하는 기억 장치에 적용하기에 유효한 기술에 관한 것으로, 예를 들면 플래시 메모리와 같은 불휘발성 반도체 메모리 또한 그것을 내장한 IC 카드에 이용하기에 유효한 기술에 관한 것이다.

반도체 메모리의 하나로서, 기억 데이터를 소정의 단위로 전기적으로 일괄 소거 가능한 플래시 메모리라고 하는 불휘발성 메모리가 있다. 플래시 메모리는, 컨트롤 게이트 및 부유 게이트를 갖는 2층 게이트 구조의 MOSFET로 이루어지는 불휘발성 기억 소자를 메모리셀로서 사용하고, 1개의 트랜지스터로 메모리셀을 구성할 수 있다.

이러한 플래시 메모리에서는, 예를 들면 도 8a에 도시된 바와 같이 불휘발성 기억 소자의 컨트롤 게이트 CG에 워드선을 통해 고전압(16V)을 인가하여 드레인 D에 비트선을 통해 접지 전위(0V)를 인가(소스 S는 오픈)하여 부유 게이트 FG에 마이너스 전하를 주입하여 임계치를 높은 상태(예를 들면 논리 "1")로 한다. 또한, 도 8b에 도시된 바와 같이 불휘발성 기억 소자의 컨트롤 게이트 CG에 워드선을 통해 마이너스 전압(-16V)을 인가하여 드레인 D 및 소스 S에 접지 전위를 인가하여 부유 게이트 FG로부터 전하를 방출시켜 임계치 전압을 낮은 상태(예를 들면 논리 "0")로 한다. 이에 따라 1개의 기억 소자에 1비트의 데이터를 기억시킨다.

이와 같이 함으로써, 임계치가 다른 상태가 된 메모리셀은, 컨트롤 게이트에 인가되는 전압에 따라 흐르는 드레인 전류가 다른 것이 된다. 이 드레인 전류의 차위를 이용하여, 데이터의 판독시에는, 상기 두 임계치의 중간 전압을 컨트롤 게이트에 인가하여, 드레인 전류량을 검출함으로써 기억 데이터의 "1""0"의 판정을 행하도록 하고 있다.

또, 플래시 메모리에서는, 기입과 판독은 예를 들면 섹터 단위 즉 워드선을 공통으로 하는 1행분의 메모리셀에 대해 동시에 행해져, 소거는 블록 단위 즉 웰 영역을 공통으로 하는 복수의 섹터에 대해 동시에 행해지는 것이 있고, 본 발명의 실시예에서도 특별히 언급하지는 않았지만 그와 같이 구성되는 것으로 한다.

그런데, 일반적으로, 플래시 메모리에서는, 기억되는 데이터에 대해 해밍 부호나 리드·솔로몬 부호등의 에러 정정 부호화를 행하여 중복 코드를 부가하여 데이터를 기억하는 경우가 있다. 또한, 이러한 플래시 메모리에서는, 데이터 판독 시에 에러 정정 부호를 이용하여 자동적으로 오류를 정정한 데이터를 출력하도록 구성되는 경우가 많다.

에러 정정 기능을 갖는 종래의 플래시 메모리는, 도 7에 도시된 바와 같이 메모리 어레이로부터 데이터 레지스터 등에 판독된 데이터를 차례대로 에러 정정 회로로 전송하여 오류가 있었는지의 여부를 나타내는 신드롬을 생성하여 출력하고나서, 데이터 레지스터에 보유되는 판독 데이터를 차례대로 에러 정정 회로로 재전송하여 오류를 정정하면서 외부로 출력하도록 구성되었다.

그 때문에, 메모리를 액세스한 마이크로 프로세서와 같은 외부 장치가 모든 데이터를 다 취득할 때까지, tACC+tSYN+tOUT의 시간이 필요하였다. 여기서, tACC는 상기 메모리에 대해 판독 요구가 있고나서 지정 어드레스의 메모리셀의 보유 데이터가 데이터 레지스터에 래치되기까지의 시간, tSYN은 신드롬의 생성에 필요한 시간, tOUT는 데이터 레지스터로 보유되어 있는 모든 데이터를 정정하면서 출력하는데 필요한 시간이다.

구체적으로는, 판독 단위의 1섹터가 2k 바이트로 구성되고, 1바이트의 전송 사이클이 50㎱인 메모리의 tSYN은 약 102㎲이고, 판독 데이터에 오류가 없는 경우에도 이 tSYN이 반드시 오버헤드로서 포함되어 버린다. 또한, 판독 데이터가 실제로 오류를 포함하는 빈도는 꽤 낮다. 그 때문에, 판독 소요 시간이 불필요하게 길어진다는 문제점이 있었다.

본 발명의 목적은, 에러 정정 기능을 갖는 불휘발성 기억 장치에서의 판독 소요 시간을 단축 가능하게 하는 기술을 제공하는 것에 있다.

본 발명의 다른 목적은, 출력된 판독 데이터의 에러의 유무나 정정의 상황을 외부로 알 수 있는 불휘발성 기억 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 밖에의 목적과 신규인 특징에 대해서는, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.

본 원에서 개시되는 발명 중 대표적이지만 개요를 설명하면, 하기와 같다.

즉, 에러 정정 기능을 갖는 불휘발성 기억 장치(불휘발성 반도체 메모리 혹은 그것을 구비한 메모리 시스템)에 있어서, 신드롬 생성과 동시에 판독 데이터(정정전)를 출력시킴과 함께, 신드롬 생성 후에 오류가 있었는지의 여부를 나타내는 에러 상황 신호(ERR)를 출력하여, 외부로부터의 요구(SC)의 유무에 따라 재차 판독 데이터(정정 종료)를 출력시킬 수 있도록 한 것이다.

구체적으로는, 각각 컨트롤 게이트와 부유 게이트를 지니고, 데이터에 대응하는 임계치를 갖는 복수의 불휘발성 기억 소자가 매트릭스형으로 배치된 메모리 어레이와, 상기 메모리 어레이로부터 판독된 복수의 기억 소자의 기억 데이터가 입력되어 상기 판독된 데이터에 포함되어 있는 에러를 정정하는 에러 정정 회로를 구비한 기억 장치에 있어서, 상기 메모리 어레이로부터 판독된 소정의 단위의 데이터가 상기 에러 정정 회로로 이송됨과 함께 외부로 출력되고, 상기 데이터 출력이 종료한 시점 혹은 직후에 판독된 데이터에 에러가 포함되어 있는지의 여부를 나타내는 에러 상황 신호가 상기 에러 정정 회로에 의해 외부로 출력되고, 상기 에러 정정 회로는, 상기 메모리 어레이로부터 판독된 소정 단위의 데이터 내에 에러가 있는 것을 검출했을 때, 상기 에러의 정정을 행하도록 구성한다.

상기된 수단에 따르면, 에러 정정 회로에 의한 신드롬 생성중에 판독 데이터가 출력되기 때문에, 에러 상황 신호가 오류가 없던 것을 나타내는 경우에는 얻어진 데이터를 즉시 유효한 판독 데이터로서 처리할 수 있고, 이에 따라 데이터 판독 소요 시간을 대폭 단축할 수 있다.

또한, 상기 메모리 어레이로부터 소정의 단위로 판독된 복수의 기억 소자의 기억 데이터를 보유하는 데이터 보유 수단을 설치하고, 판독된 데이터에 에러가 포함되는 경우에 상기 데이터 보유 수단에 보유되어 있던 데이터를 상기 에러 정정 회로에 의해 정정하여 외부로 출력하도록 구성한다. 이에 따라, 에러가 있던 경우에 재차 메모리 어레이를 액세스하지 않고 데이터 레지스터로부터 즉시 전회(정정전 데이터)와 동일한 데이터를 에러 정정 회로로 공급하여 에러를 정정할 수 있다.

그리고, 상기 에러 정정 회로에 의해 판독 데이터의 에러가 정정된 경우에, 정정이 있는 것을 나타내는 정정 상황 정보를 출력하도록 구성한다. 이에 따라, 얻어진 데이터가 정정이 종료된 데이터인 것을 알 수 있다.

또한, 상기 정정 상황 정보에는, 판독 데이터에 포함되는 에러를 정확하게 정정할 수 있었는지의 여부를 나타내는 정보를 포함하게 하도록 한다. 이에 따라, 옳은 정정이 행해지는지의 여부를 알 수 있다.

또한, 상기 메모리 어레이로부터 판독된 정정전의 판독 데이터 및 상기 에러 정정 회로에 의해 정정된 데이터는 외부로부터 공급되는 클럭 신호에 동기하여 출력되는 바와 같이 구성한다. 이에 따라, 클럭 신호의 공급을 정지하면 판독 데이터의 출력을 종료시키고, 클럭 신호의 공급을 계속 혹은 재개함으로써 에러 정정한 데이터를 즉시 출력시킬 수 있음과 함께, 제어가 간단하기 때문에 외부 장치 및 상기 칩 내부의 컨트롤러의 부담을 경감시킬 수 있다.

또한, 상기 메모리 어레이와 상기 에러 정정 회로는 동일한 반도체 칩 상에 형성되고, 상기 정정전의 판독 데이터 및 정정 후의 데이터는, 외부로부터의 데이터 판독 요구를 의미하는 신호가 입력되는 단자와 공통된 단자로부터 출력되는 바와 같이 구성한다. 이에 따라, 외부 단자수를 줄일 수 있어, 칩 전체를 소형화할 수 있다.

또한, 기억 장치와, 상기 기억 장치에 대해 판독 요구를 행하는 제어 장치를 내장하여 이루어지는 메모리 카드에 있어서, 내장하는 기억 장치로서 메모리 어레이로부터 판독된 소정 단위의 데이터가 에러 정정 회로로 전송됨과 함께 외부로 출력되고, 상기 출력이 종료한 시점에서 상기 에러 정정 회로에 의해 판독된 데이터에 에러가 포함되었는지의 여부를 나타내는 에러 상황 신호가 외부로 출력되도록 구성된 상기한 바와 같은 기억 장치를 이용한다. 이에 따라, 단시간에 원하는 데이터를 판독할 수 있는 메모리 카드를 실현할 수 있다.

도 1은 본 발명을 적용한 플래시 메모리에서의 에러 정정 부호 생성 및 에러 정정 회로의 일 실시예를 나타내는 블록도.

도 2는 본 발명을 적용한 플래시 메모리 전체의 구성예를 나타내는 블록도.

도 3은 본 발명을 적용한 플래시 메모리를 사용한 시스템의 일례로서의 메모리 카드의 구성예를 나타내는 블록도.

도 4는 실시예의 플래시 메모리에서의 섹터의 구성 일례를 나타내는 설명도.

도 5는 1개의 기억 소자에 2비트의 데이터를 기억시키는 다치 플래시 메모리에서의 기억 데이터와 임계치와의 대응 관계의 일례를 나타내는 설명도.

도 6은 본 발명을 적용한 플래시 메모리에서의 오류 정정 회로의 동작 타이밍의 일례를 나타내는 타이밍차트.

도 7은 종래의 ECC 회로를 내장한 플래시 메모리에서의 오류 정정 회로의 동작 타이밍예를 나타내는 타이밍차트.

도 8a 및 8b는 플래시 메모리에서의 데이터 기입시와 데이터 소거시의 기억 소자로의 바이어스 전압을 나타내는 설명도.

이하, 본 발명의 적합한 실시예를 도면에 기초하여 설명한다.

도 1에는, 본 발명을 적용한 플래시 메모리에서의 에러 정정 부호 생성 및 에러 정정 회로(이하, ECC 회로라고 칭함)의 일 실시예가 도시되어 있다.

ECC 회로(10)는, 메모리 어레이로부터 판독된 2106 바이트와 같은 1섹터의 데이터가 차례대로 입력되어 그것에 기초하여 신드롬을 생성하는 신드롬 생성 회로(11)와, 생성된 신드롬이 모두 0인지를 조사하여 판독 데이터에 에러가 포함되어 있는지 판정하는 에러 판정 회로(12)와, 생성된 신드롬으로부터 오류가 있는 비트의 위치 정보를 생성하는 정정 위치 정보 생성 회로(13)와, 정정 위치 정보 생성 회로(13)로부터 출력되는 3바이트(여기서는 1바이트는 12비트)의 데이터를 비교함으로써 모든 바이트에 오류가 있는지를 검출하는 일치 검출 회로(14)와, 생성된 정정 위치 정보에 기초하여 판독 데이터를 정정하는 오류 정정 회로(15)와, 상기 일치 검출 회로(14)의 검출 신호에 기초하여 상기 정정 위치 정보 생성 회로(13)의 출력을 상기 오류 정정 회로(15)로 공급하거나 차단하는 게이트(16) 등으로 구성되어 있다.

상기 일치 검출 회로(14)는 정정 위치 정보 생성 회로(13)로부터 출력되는 3바이트가 전부 일치했을 때에 그 바이트에 에러가 있다고 판정한다. 그리고, 이 에러가 있다고 판정했을 때의 정정 위치 정보 생성 회로(13)의 1바이트 출력 중 "1"이 있는 비트가 에러가 있는 비트의 위치를 나타낸다. 상기 정정 위치 정보에 기초하여 판독 데이터를 정정하는 상기 오류 정정 회로(15)는, 예를 들면 배타적 OR 게이트 회로에 의해 구성할 수 있다.

또한, 이 실시예의 플래시 메모리에서는, 메모리 어레이로부터 판독된 정정전의 데이터가 전환 회로(17)를 통해 외부 단자(30)로 출력 가능하게 구성되어 있음과 함께, 상기 에러 판정 회로(12)에 의한 판정 결과를 나타내는 에러 정보 신호 ERR도 전환 회로(17)를 통해 외부 단자(30) 중 어느 하나로 출력 가능하게 구성되어 있다. 또한, 상기 정정 위치 정보에 기초하여 정정된 데이터 및 정정을 행했는지의 여부를 나타내는 정정 상황 신호 CRS도 전환 회로(17)를 통해 외부 단자(30)로 출력 가능하게 구성되어 있다. 상기 데이터 전환 회로(17)는, 후술된 입출력 회로(26)(도 2 참조) 내에 설치되어도 좋다.

또, 상기 정정을 행했는지의 여부를 나타내는 정정 상황 신호 CRS는, 일치 검출 회로(14)의 검출 신호에 의해 설정되는 플래그(18)로부터 전환 회로(17)를 통해 외부 단자(30)로 출력된다. 이 정정 상황 신호 CRS는, 에러의 유무를 나타내는 비트와 에러를 정정할 수 있었는지의 여부를 나타내는 비트의 2 비트 신호로 해도 좋다. 1 비트 정정, 2 비트 검지의 방식을 예로 하면, 이 2 비트의 값이 「에러 없음, 정정 없음」인 경우에는 전혀 에러가 없던 경우를 나타낸다. 「에러 있음, 정정 있음」의 경우에는 1비트의 에러가 있고, 그것을 정정하지 못한 것을 나타낸다. 「에러 있음, 정정 없음」의 경우에는 2비트의 에러가 검출된 것을 나타낸다(정정은 불가).

예를 들면 8개의 외부 단자(30)로부터 2비트의 정정 상황 신호 CRS를 출력하는 경우, 플래그(18)를 대신하여 8비트의 레지스터를 사용하고, 그 중 2 비트를 정정 상황 신호 CRS의 플래그에 사용하고, 남은 6비트를 "0"으로 하여 외부 단자(30)로부터 출력시키도록 하면 좋다. 단, 이 정정 상황 신호 CRS나 상기 에러 정보 신호 ERR은, 데이터의 입출력을 위한 상기 외부 단자와는 별개의 단자로부터 출력시키도록 해도 좋다.

상기 신드롬 생성 회로(11)는, 이 실시예에서는 리드·솔로몬 부호 방식의 회로가 이용되고, α3 회로 및 그 연산 결과를 보유하는 12비트의 레지스터 Reg1과, α1449 회로 및 그 연산 결과와 레지스터 Reg1의 보유 데이터와의 배타적 논리합을 연산하는 논리 회로 EOR1과 그 논리 연산 결과를 보유하는 레지스터 Reg2와, α1448 회로 및 그 연산 결과와 레지스터 Reg2의 보유 데이터와의 배타적 논리합을 연산하는 논리 회로 EOR2와 그 논리 연산 결과를 보유하는 레지스터 Reg3과, 입력 데이터와 레지스터 Reg3의 보유 데이터와의 배타적 논리합을 연산하는 논리 회로 EOR0로 구성되어 있다.

α3 회로는, 입력 c0∼cl1에 대해 다음 식(수학식 1)으로 나타내는 논리 연산을 행하여 출력 d0∼dl1을 얻는다. α1449 회로는, 입력 c0∼c11에 대해 다음 식(수학식 2)으로 나타내는 논리 연산을 행하여 출력 e0∼el1을 얻는다. α1448 회로는, 입력 c0∼c11에 대해 다음 식(수학식 3)으로 나타내는 논리 연산을 행하여 출력 f0∼fl1을 얻는다. 또, 각 수식 중, ○안에 있는 +의 부호는 배타적 논리합 연산을 뜻하고 있다.

에러 판정 회로(12)는, 그 입력 신호가 전부 논리 "0" 레벨일 때에 출력이 논리 "1" 레벨이 되는 논리곱 회로(AND 게이트 회로)로 구성되어 있다.

상기 정정 위치 정보 생성 회로(13)는, α-2333 회로와, α-185 회로와, α-2681 회로로 구성되어 있다. α-2333 회로는, 레지스터 Reg1의 보유 데이터 입력 d'0∼d'11에 대해 다음 식(수학식 4)으로 나타내는 배타적 논리합 연산을 행하여 출력 g0∼g11을 얻는다. α-185 회로는, 입력 e'0∼e'11에 대해 다음 식(수학식 5)으로 나타내는 배타적 논리합 연산을 행하여 출력 h0∼h11을 얻는다. α-2681 회로는, 입력 f'0∼f'l1에 대해 다음 식(수학식 6)으로 나타내는 배타적 논리합 연산을 행하여 출력 i0∼i11을 얻는다.

데이터를 기입할 때는 신드롬 생성 회로(11)가 ECC 부호 생성 회로로서 동작한다. 외부로부터의 데이터는 그대로 메모리 어레이(데이터 래치)에 입력됨과 동시에 신드롬 생성 회로(11)에도 입력된다. 신드롬 생성 회로(11) 내의 시프트 레지스터는 외부 데이터 입력 클럭 SC에 동기하여 동작한다. 모든 데이터(예를 들면 2106 비트)가 다 입력한 상태에서, 레지스터 Reg1∼3에 보유되어 있는 데이터가 ECC용 중복 코드 3바이트(바이트=12 비트)가 되므로, 이들 3바이트도 메모리 어레이(데이터 래치)로 전송되어, 먼저 전송된 데이터의 말미에 부가되고, 동일 섹터의 메모리에 일괄하여 보존된다.

이어서, 본 실시예의 ECC 회로(10)의 데이터 판독시의 동작을 도 6의 타이밍차트를 이용하여 설명한다.

외부의 마이크로 프로세서 등으로부터 상기 플래시 메모리로의, 예를 들면 커맨드 코드의 입력등에 의한 데이터 판독 요구가 있으면, 메모리 내부의 제어 회로는 커맨드 코드와 함께 입력되는 어드레스 신호에 기초하여 메모리셀의 선택 동작 즉 입력 어드레스에 대응한 워드선의 선택을 개시한다(도 6의 타이밍 T1).

그렇게 하면, 선택된 예를 들면 1섹터의 메모리셀의 데이터가, 메모리 어레이 내의 비트선을 통해 감지 래치로 공급되어 증폭되고, 데이터 레지스터 등에 래치된다. 각 섹터는 예를 들면 도 4에 도시된 바와 같이, 원래의 데이터가 저장되는 데이터 영역 DATA와, 섹터 번호나 재기입 횟수 등의 관리 정보가 저장되는 관리 영역 MNG와, 에러 정정을 위한 부호화된 데이터의 중복 코드가 저장되는 ECC용 중복 영역 ERC로 구성되고, 이들 모든 영역에 저장되어 있는 데이터가, 데이터 영역, 관리 영역, 중복 영역의 순으로 ECC 회로(10)에 전송된다. 이 실시예에서는, 데이터 영역 DATA와 관리 영역 MNG의 데이터가 부호화 단위이고, 전부 2106 바이트 (바이트=8비트) 있고, 중복 코드의 길이는 3 바이트(바이트=12비트)이다.

구체적으로는 데이터 레지스터(22a, 22b)에 래치된 판독 데이터(바이트=8비트)는, 바이트 단위로 4비트의 더미 비트(예를 들면 0000)를 부가하여 12 비트로 하여, 본 실시예의 ECC 회로(10)로 순차 전송된다. 이 실시예에서는, 이 데이터로부터 더미 비트를 제외한 8 비트 데이터가 그대로 외부 단자(30)로부터 칩 외부로 출력되도록, 전환 회로(17)의 전환 제어가 행해진다.

한편, ECC 회로(10)에서는 판독 데이터의 전송에 따라 신드롬 생성 회로(11)에서 신드롬이 생성된다. 생성된 신드롬은, 에러 판정 회로(12)로 공급되어 신드롬이 전부 「0」인지의 여부가 판정되고, 판정 결과는 에러 정보 신호 ERR로서, 판독 데이터의 전송 종료와 동시에 전환되는 전환 회로(17)를 통해 외부 단자(30)로 출력된다. 에러 정보 신호 ERR은 그것이 논리 "1" 레벨일 때에 에러 없음을 나타내고, 논리 "0" 레벨일 때에 에러 있음을 나타낸다.

따라서, 칩 외부에서는, 이 신호 ERR을 감시함으로써 그 직전에 외부 단자로부터 출력된 판독 데이터에 에러 비트가 포함되어 있는지의 여부를 알 수 있다. 그리고, 에러 없음이라고 판정했을 때는 이미 외부 단자(30)로부터 얻어지는 판독 데이터를 유효 데이터라고 간주하여 다음의 처리를 행할 수 있다. 즉, 판독 커맨드가 입력되고나서 판독 데이터가 전부 얻어지기까지의 소요 시간은 tACC+tSYN이고, 종래 방식에 비해 약 1/2로 단축된다.

에러 정보 신호 ERR에 기초하여 판독 데이터에 에러 비트가 포함되어 있다고 판정했을 때는, 플래시 메모리에 대해 재차 혹은 계속해서 판독 데이터의 요구를 행한다. 그렇게 하면, 플래시 메모리는, 타이밍 T1로 메모리 어레이로부터 판독되어 데이터 레지스터에 래치되어 있는 1섹터분의 데이터를 다시 ECC 회로(10)로 1 바이트씩 직렬로 전송한다. 그리고, ECC 회로(10)는 정정 위치 정보를 생성하여 게이트(16)를 통해 정정 회로(15)로 공급한다. 이 때 전환 회로(17)는 메모리 어레이(데이터 레지스터)로부터의 데이터가 아니라 정정 회로(15)로부터 출력되는 정정이 끝난 데이터를 외부 단자(21)로 출력하도록 전환이 행해지고 있다.

이에 따라, ECC 회로(10)에서 정정된 데이터가 외부 단자(30)로 출력된다. 그리고, 정정이 끝난 데이터가 전부 출력되면, 전환 회로(17)가 전환하여 정정이 행해진 것을 나타내는 정보를 보유하는 레지스터(18)의 내용이 정정 상황 신호 CRS로서, 외부 단자(30)로부터 출력된다. 즉, 에러가 있는 경우의 판독 커맨드가 입력되고나서 판독 데이터가 전부 얻어지기까지의 소요 시간은 tACC+tSYN+tOUT이고, 이 경우만 종래 방식과 거의 동일한 소요 시간이 필요해진다.

또, 신호 ERR에 기초하여 에러가 있다고 판정하여 플래시 메모리에 대해 재차 혹은 계속해서 판독 데이터의 요구를 행하는 방법으로는, 예를 들면 그와 같은 커맨드 코드를 준비하여 행해도 되지만, 이 실시예의 플래시 메모리는, 데이터 판독 시에는 외부로부터 공급되는 직렬 클럭 SC에 따라 데이터 레지스터 및 ECC 회로(10)가 동작하도록 구성되어 있으므로, 에러가 있었을 때는 마이크로 프로세서 등으로부터 계속해서 직렬 클럭 SC를 플래시 메모리로 제공하도록 구성되어 있다.

한편, 신호 ERR에 기초하여 에러가 없다고 판정했을 때에는 플래시 메모리에 대해 직렬 클럭 SC의 공급을 정지시키면 된다. 이에 따라, 플래시 메모리는 판독 데이터의 재전송을 중지시키고, 데이터 판독 동작을 종료할 수 있다. 이렇게 함으로써, 판독 데이터에 에러가 있을 때에만 데이터의 정정이 행해지기 때문에, 데이터 판독의 소요 시간이 대폭 단축되게 된다. 또한, 데이터 요구 커맨드를 재차 입력하는 방식에 비해 제어가 간단하기 때문에 외부 장치 및 플래시 메모리 내의 컨트롤러의 부담이 작아진다.

도 2에는, 도 1의 ECC 회로를 동일 반도체 칩 상에 구비한 플래시 메모리의 구성 예가 나타내어져 있다.

도 2에서, 참조 번호(20a, 20b)는 부유 게이트를 갖는 절연 게이트형 전계 효과 트랜지스터로 이루어지는 불휘발성 기억 소자가 매트릭스형으로 배치된 메모리 어레이로서, 복수의 워드선과 복수의 비트선이 교차하여 격자형을 이루도록 배치되고, 워드선과 비트선의 교점에 각각 기억 소자 MC가 설치되고, 동일 행의 기억 소자의 컨트롤 게이트가 워드선에 결합 혹은 워드선 그 자체가 기억 소자의 게이트 전극이 되도록 구성되어 있다. 또한, 각 기억 소자의 드레인이 대응하는 로컬 비트선에 결합되고, 또한 로컬 비트선은 선택용 MOSFET를 통해 주 비트선에 접속 가능하게 구성되어 있다.

참조 번호(21a, 21b)는 외부로부터 입력된 어드레스 신호를 디코드하여 메모리 어레이(20a, 20b) 내의 대응하는 워드선을 선택 레벨로 하는 워드 디코더, 참조 번호(22a, 22b)는 메모리 어레이(20a, 20b) 내의 비트선에 접속되어 판독 데이터 및 기입 데이터를 보유하는 데이터 레지스터, 참조 번호(23)는 메모리 어레이(20) 내의 비트선에 접속되어 판독 데이터를 증폭하여 보유하는 감지 래치 회로이고, 감지 래치 회로(23)에서 증폭된 데이터는 메모리 어레이(20a, 20b) 내의 비트선을 통해 데이터 레지스터(22a, 22b)로 전송 가능하게 구성되어 있다.

참조 번호(24a, 24b)는 상기 데이터 레지스터(22a, 22b)에 보유되어 있는 판독 데이터를 소정의 순서로 ECC 회로(10)로 전송하기 위한 컬럼 멀티플렉서, 참조 번호(25)는 외부로부터의 시프트 클럭 SC에 의해 갱신되는 어드레스 카운터와 상기 어드레스 카운터의 값을 디코드하여 상기 컬럼 멀티플렉서(24a, 24b)의 제어 신호를 형성하는 디코더로 이루어지는 컬럼 제어 회로이다.

또한, 참조 번호(26)는 외부로부터 입력된 어드레스 신호를 상기 워드 디코더(21a, 21b)로 공급하거나 외부로부터 입력된 데이터를 에러 정정 회로(10)로 공급함과 함께 에러 정정 회로(10)에서 정정된 데이터를 외부 단자(30)로 출력하거나 하는 입출력 회로, 참조 번호(27)는 외부의 마이크로 프로세서 등으로부터 받는 커맨드 코드를 디코드하는 커맨드 디코더, 참조 번호(28)는 상기 커맨드에 대응한 처리를 실행하도록 메모리 내의 각 회로에 대한 제어 신호를 순차 형성하여 출력하는 컨트롤 회로이다. 이 실시예의 플래시 메모리에 유효한 커맨드로서는, 판독 커맨드 외에, 기입 커맨드, 소거 커맨드 등이 있다.

이 실시예에서는, 외부로부터 입력되는 커맨드 코드도 어드레스 및 기입 데이터와 공통의 외부 단자(30)로부터 입력되고, 상기 입출력 회로(26)를 통해 커맨드 디코더(27)로 공급되도록 구성되어 있다. 어드레스와 데이터와 커맨드 코드의 입출력용 외부 단자를 공통으로 함으로써, 이들을 별개의 단자로 하는 경우에 비해 대폭 외부 단자수가 적어지고 있다.

또, 외부로부터 상기 컨트롤 회로(28)로 입력되는 제어 신호로서는, 리세트 신호 RES나 칩 선택 신호 CE, 판독인지 기입인지를 나타내는 기입 제어 신호 WE, 출력 타이밍을 제공하는 출력 제어 신호 OE, 시스템 클럭 SC, 커맨드 입력인지 어드레스 입력인지를 나타내기 위한 커맨드 인에이블 신호 CDE가 있다. 또한, 상기 컨트롤 회로(29)로부터 외부로 출력되는 제어 신호로서는, 외부로부터의 커맨드 입력이 가능한 상태에 있는지의 여부를 나타내는 레디·비지(ready·busy) 신호 R/B가 있다.

또한, 이 실시예의 플래시 메모리에는, 상기 각 회로 외에, 3.3V와 같은 외부 전원 전압 Vcc에 기초하여 기판 전위나 기입 전압, 판독 전압, 검증 전압 등 칩 내부에서 필요해지는 전압을 발생시키는 내부 전원 발생 회로(31), 내부의 동작 제어에 필요한 클럭(CK)을 발생시키는 클럭 발생 회로(32)가 설치되어 있다. 또한, 필요에 따라, 불량 비트의 위치(어드레스)를 보유하는 불량 어드레스 레지스터나, Y 어드레스와 불량 어드레스를 비교하는 어드레스 비교 회로, 어드레스가 일치했을 때에 선택 메모리 열을 예비 메모리로 전환하는 중복 회로가 설치되어도 좋다.

특별히 한정되지는 않았지만, 이 실시예의 플래시 메모리에는 2개의 메모리 어레이(20a, 20b)가 설치되고, 각각에 대응하여 데이터 레지스터(22a, 22b)가 설치되어 있다. 각 데이터 레지스터(22a, 22b)는 각각의 메모리 어레이 내의 워드선을 공통으로 하는 1행분의 메모리셀의 데이터를 동시에 증폭하여 보유하도록 구성되어 있고, 2개의 데이터 레지스터(22a, 22b)로 보유된 판독 데이터는, 컬럼 멀티플렉서(24a, 24b)에 의해, 예를 들면 4비트씩 선택되어 4 비트의 더미 비트를 부가되어 12 비트 등의 단위로 ECC 회로(10)로 전송된다.

또, 도 1의 실시예에서는, 플래시 메모리 칩 내부에 에러 정정 회로를 내장한 경우에 대해 설명했지만, 에러 정정 회로는 플래시 메모리와는 별개의 반도체 칩 상에 구성된 회로로 할 수 있다.

또한, 도 1의 실시예의 플래시 메모리는, 1개의 기억 소자에 1비트의 데이터를 기억시키는 2치의 플래시 메모리의 구성을 나타내었지만, 본 발명은 1개의 기억 소자에 임계치를 제어하여 복수 비트의 데이터를 기억시키도록 구성된 다치의 플래시 메모리에도 적용할 수 있다. 그 경우, 플래시 메모리칩 내의 예를 들면 데이터 레지스터(22a, 22b)와 메모리 어레이(20a, 20b)사이 또는 데이터 레지스터(22a, 22b)와 입출력 회로(26)사이 등에, 외부로부터 입력된 데이터를 기입하기에 적합한 데이터로 변환함과 함께 메모리 어레이로부터 판독된 데이터를 원래의 데이터로 역변환하는 2치/다치 변환 회로를 설치하면 된다.

또한, 2치 데이터로부터 4치 데이터로의 변환과 그 역변환을 실행하는 회로는 플래시 메모리 내에 설치하는 대신에, 외부의 컨트롤러등에 데이터 변환·역변환 기능을 갖게 하도록 해도 된다.

도 5에, 1개의 기억 소자에 2비트의 데이터를 기억시키는 경우의 기억 데이터와 임계치와의 대응 관계의 일례를 나타낸다.

도 5의 예에서는, 기억되는 2 비트의 데이터 "11"은 기억 소자의 임계치 1.3∼1.8V에 대응되고, 데이터 "10"은 기억 소자의 임계치 2.8∼2.9V에 대응되고, 데이터 "00"은 기억 소자의 임계치 3.6∼3.7V에 대응되고, 데이터 "01"은 기억 소자의 임계치 4.6∼5.9V에 대응된다. VWR1, VWR2, VWR3은 각각 판독 워드선 레벨로서, 예를 들면 2.4V, 3.2V, 4.0V와 같은 전위가 선택된다. 이들 전위는, 상기 임계치의 분포의 피크 중간에 해당하는 전위이다. 데이터와 임계치와의 관계는, 도 5에 한정되는 것이 아니라, “00"을 가장 낮은 임계치에 대응시키고, "11"을 가장 높은 임계치에 대응시키는 등, 임의의 대응이 가능하여, 기입 방식과의 관계로 결정해 주면 된다.

도 3은, 본 발명을 적용한 플래시 메모리를 사용한 메모리 카드의 구성예를 나타낸다.

이 실시예의 메모리 카드는, 특별히 제한되지는 않았지만, 플래시 메모리칩(FLASH : 110)과, 외부로부터 공급되는 커맨드에 기초하여 플래시 메모리칩(110)에 대한 기입, 판독 제어등을 행하는 마이크로 프로세서(MPU : 120)와, 기입 데이터에 대한 에러 정정 부호의 생성, 에러 정정 부호에 기초하는 판독 데이터의 체크, 정정의 기능을 갖는 에러 정정 부호 생성 ＆ 에러 정정 회로 칩(130)과, 도 1의 실시예에서의 데이터 전환 회로(17)가 형성된 칩(140)과, 마이크로 프로세서(120)에 대한 클럭 CLK를 발생시키는 발진기를 갖는 클럭 발생 회로(150)가 프린트 배선 기판(100) 상에 탑재되어, 전체가 수지 등에 의해 몰드되어 구성된다.

이 메모리 카드는, 외부의 퍼스널 컴퓨터 본체등의 카드슬롯에 삽입되어 카드에 대한 제어 신호가 입력되는 외부 단자(160)를 구비하고, 플래시 메모리칩(110)에 대한 액세스는 마이크로 프로세서(120)에 의해 행해지도록 구성되어 있다. 데이터의 판독 기입은, 상기 마이크로 프로세서(120)로부터 플래시 메모리칩(110)에 대해 공급되는 커맨드 코드나 직렬 클럭 SC, 제어 신호 CE, WE, CDE, OE 등에 따라 행해진다.

카드에 대한 기입 데이터의 입력과 카드로부터의 판독 데이터의 출력은 에러 정정 부호 생성 ＆ 에러 정정 회로 칩(130) 및 외부 단자(161)를 통해 행해진다. 마이크로 프로세서(120)로부터 에러 정정 부호 생성 ＆ 에러 정정 회로 칩(130)에 대해서는 직렬 클럭 SC가, 또한 마이크로 프로세서(120)로부터 데이터 전환 회로(140)에 대해서는 데이터 전환 제어 신호가 공급된다.

또, 도 3에서, 참조 번호(162)는 상기 마이크로 프로세서(120) 및 플래시 메모리칩(110)으로 공급되는 전원 전압 Vcc가 인가되는 외부 전원 단자, 참조 번호(163)는 접지 전위가 인가되는 외부 접지 단자이다. 플래시 메모리를 탑재한 메모리 카드는 도 3의 구성에 한정되지 않고, 도 1의 실시예와 같은 ECC 회로를 내장한 플래시 메모리를 사용한 것이나, ECC 회로와 마이크로 프로세서의 기능을 1개의 반도체 칩에 내장한 컨트롤러와 ECC 회로를 내장하지 않은 플래시 메모리로 메모리 카드를 구성하도록 해도 된다.

또한, 플래시 메모리는 1개만이 아니라 여러개 탑재한 것이라도 좋다. 그 경우, ECC 회로는 각 칩마다 설치하는 것이 판독 기입 속도의 점에서는 바람직하지만, ECC 회로를 복수의 플래시 메모리칩으로 공용하도록 구성하는 것도 가능하다.

이상 본 발명자에 의해 이루어지는 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 말할 것도 없다. 예를 들면 상기 실시예에서는, 에러 정정 부호로서 리드·솔로몬 부호를 이용한 ECC 회로를 사용한 경우에 대해 설명했지만, 해밍 부호나 BCH 부호를 이용한 ECC 회로를 구비한 플래시 메모리에도 적용할 수 있다. 또한, 실시예의 ECC 회로를 내장함과 함께, 내장한 ECC 회로를 본딩 와이어의 전환이나 모드 제어 신호에 의해 다른 회로와 전기적으로 분리 가능한 구성으로 해두고, 분리했을 때에 종래의 플래시 메모리와 동등하게 취급할 수 있도록 하는 것도 가능하다. 이에 따라, 플래시 메모리의 범용성이 한층 높아진다.

이상의 설명에서는 주로 본 발명자에 의해 이루어지는 발명을 그 배경이 된 이용 분야인 플래시 메모리 및 그것을 내장한 메모리 카드에 적용한 경우에 대해 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, EEPROM 칩이나 RAM 칩 및 이들을 내장한 메모리 카드 혹은 복수의 메모리칩을 1매의 보드 상에 탑재하여 이루어지는 메모리 모듈등에도 이용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기한 바와 같다.

즉, 본 발명에 따르면, 에러 정정 기능을 갖는 불휘발성 기억 장치에서의 판독 소요 시간을 단축할 수 있음과 함께, 출력된 판독 데이터의 에러의 유무나 정정의 상황을 외부에서 알 수 있게 된다는 효과가 있다.

Claims (21)

1. 각각 컨트롤 게이트와 부유 게이트를 지니고, 데이터에 대응하는 임계치를 갖는 복수의 불휘발성 기억 소자가 매트릭스형으로 배치된 메모리 어레이와, 상기 메모리 어레이로부터 판독된 복수의 기억 소자의 기억 데이터가 입력되어 상기 판독된 데이터에 포함되는 에러를 정정하는 에러 정정 회로를 구비한 기억 장치에 있어서,

   상기 메모리 어레이로부터 판독된 소정의 단위의 데이터가 상기 에러 정정 회로로 전송됨과 함께 외부로 출력되고, 상기 데이터 출력이 종료한 시점 혹은 직후에 판독된 데이터에 에러가 포함되는지의 여부를 나타내는 에러 상황 신호가 상기 에러 정정 회로에 의해 외부로 출력되고, 상기 에러 정정 회로는, 상기 메모리 어레이로부터 판독된 소정 단위의 데이터 내에 에러가 있는 것을 검출했을 때, 상기 에러의 정정을 행하는 것을 특징으로 하는 기억 장치.
2. 제1항에 있어서,

   상기 메모리 어레이로부터 소정 단위로 판독된 복수의 기억 소자의 기억 데이터를 보유하는 데이터 보유 수단을 구비하고, 판독된 데이터에 에러가 포함되는 경우에 상기 데이터 보유 수단에 보유되어 있던 데이터를 상기 에러 정정 회로에 의해 정정하여 외부로 출력하도록 구성되는 것을 특징으로 하는 기억 장치.
3. 제2항에 있어서,

   상기 에러 정정 회로에 의해 판독 데이터의 에러가 정정된 경우에, 정정이 있는 것을 나타내는 정정 상황 정보를 출력하도록 구성되어 이루어지는 것을 특징으로 하는 기억 장치.
4. 제3항에 있어서,

   상기 정정 상황 정보에는, 판독 데이터에 포함되어 있는 에러를 정확하게 정정할 수 있었는지의 여부를 나타내는 정보가 포함되는 것을 특징으로 하는 기억 장치.
5. 제2항 내지 제4항중 어느 한 항에 있어서,

   상기 메모리 어레이로부터 판독된 정정전의 판독 데이터 및 상기 에러 정정 회로에 의해 정정된 데이터는 외부로부터 공급되는 클럭 신호에 동기하여 출력되도록 구성되는 것을 특징으로 하는 기억 장치.
6. 제1항 내지 제5항중 어느 한 항에 있어서,

   상기 메모리 어레이와 상기 에러 정정 회로는 동일한 반도체 칩 상에 형성되고, 상기 정정전의 판독 데이터 및 정정 후의 데이터는, 외부로부터의 데이터 판독 요구를 의미하는 신호가 입력되는 단자와 공통인 단자로부터 출력되도록 구성되어 이루어지는 것을 특징으로 하는 기억 장치.
7. 제1항 내지 제6항중 어느 한 항에 기재된 기억 장치와, 상기 기억 장치에 대해 판독 요구를 행하는 제어 장치를 내장하여 이루어지는 것을 특징으로 하는 메모리 카드.
8. 데이터를 저장하는 복수의 메모리셀 - 상기 메모리셀 각각은 데이터에 대응하는 임계치를 지님-,

   에러 정정 회로 및

   출력 회로를 포함하고,

   상기 복수의 메모리셀 내의 선택된 메모리셀에 저장된 데이터는, 상기 에러 정정 회로와 상기 출력 회로로 공급되고,

   상기 에러 정정 회로는 공급된 상기 선택된 메모리셀에 저장된 데이터 내에 에러가 있는지의 여부를 확인한 결과를 나타내는 에러 상황 플래그를 상기 출력 회로에 출력하고,

   상기 출력 회로는 상기 선택된 메모리 셀에 저장된 데이터와 상기 에러 상황 플래그를 출력하고,

   상기 에러 정정 회로는, 상기 출력 회로가 상기 선택된 메모리셀에 저장된 데이터 내의 에러 위치를 검출하고, 에러 정정을 행하는 것이 가능한 불휘발성 반도체 기억 장치.
9. 제8항에 있어서,

   상기 선택된 메모리셀에 저장된 데이터를 저장하는 래치 회로를 더 포함하고, 상기 선택된 메모리셀에 저장된 데이터내에 에러의 존재가 확인된 경우, 상기 래치 회로에 저장된 데이터를 정정하여 출력하는 불휘발성 반도체 기억 장치.
10. 제9항에 있어서,

    상기 출력 회로는 상기 선택된 메모리셀에 저장된 데이터를 정정한 정정이 끝난 데이터와 수정 상황 플래그를 출력하는 불휘발성 반도체 장치.
11. 제10항에 있어서,

    상기 수정 상황 플래그는 상기 선택된 메모리셀에 저장된 데이터 내에 존재한 에러를 정정할 수 있는지의 여부를 나타내는 정보인 불휘발성 반도체 기억 장치.
12. 제11항에 있어서,

    선택된 메모리셀에 저장된 데이터, 에러 상황 플래그, 정정이 끝난 데이터 및 수정 상황 플래그는 클럭 신호에 동기하여 출력되는 불휘발성 반도체 기억 장치.
13. 제12항에 있어서,

    데이터 판독 커맨드가 입출력 단자로부터 입력됨으로써, 선택된 메모리셀에 저장된 데이터, 에러 상황 플래그, 정정이 끝난 데이터 및 수정 상황 플래그는 상기 입출력 단자로부터 출력되는 불휘발성 반도체 기억 장치.
14. 제13항에 있어서,

    상기 복수의 메모리셀 각각의 임계치는, 소거 상태가 되는 제1 임계치 영역 및 상기 제1 임계치 영역과는 다른 기입 상태로 되는 복수의 임계치 영역 내의 1개에 위치되는 불휘발성 반도체 기억 장치.
15. 제어 회로,

    데이터를 저장하는 복수의 메모리셀을 갖는 불휘발성 메모리 -상기 메모리셀들 각각은 데이터에 대응하는 임계치를 지님-,

    에러 정정 회로 및

    출력 회로를 포함하고,

    상기 복수의 메모리셀 내의 선택된 메모리셀에 저장된 데이터는, 상기 에러 정정 회로와 상기 출력 회로로 공급되고,

    상기 에러 정정 회로는 공급된 상기 선택된 메모리셀에 저장된 데이터 내에 에러가 있는지의 여부를 확인한 결과를 나타내는 에러 상황 플래그를 상기 출력 회로에 출력하고,

    상기 출력 회로는 상기 선택된 메모리셀에 저장된 데이터와 상기 에러 상황 플래그를 출력하고,

    상기 에러 정정 회로는, 상기 출력 회로가 상기 선택된 메모리셀에 저장된 데이터 내의 에러 위치를 검출하고, 에러 정정을 행하는 것이 가능한 불휘발성 메모리 카드.
16. 제15항에 있어서,

    상기 불휘발성 메모리는 상기 선택된 메모리셀에 저장된 데이터를 저장하는 래치 회로를 더 포함하고, 상기 선택된 메모리셀에 저장된 데이터 내에 에러의 존재가 확인된 경우, 상기 래치 회로에 저장된 데이터를 정정하여 출력하는 불휘발성 메모리 카드.
17. 제16항에 있어서,

    상기 출력 회로는 상기 선택된 메모리셀에 저장된 데이터를 정정한 정정이 끝난 데이터와 수정 상황 플래그를 출력하는 불휘발성 메모리 카드.
18. 제17항에 있어서,

    상기 수정 상황 플래그는 상기 선택된 메모리셀에 저장된 데이터중에 존재한 에러를 정정할 수 있는지의 여부를 나타내는 정보인 불휘발성 메모리 카드.
19. 제18항에 있어서,

    선택된 메모리셀에 저장된 데이터, 에러 상황 플래그, 정정이 끝난 데이터 및 수정 상황 플래그는 클럭 신호에 동기하여 출력되는 불휘발성 메모리 카드.
20. 제19항에 있어서,

    데이터 입출력 단자를 더 포함하고, 데이터 판독 커맨드가 상기 불휘발성 메모리로 공급됨으로써, 선택된 메모리셀에 저장된 데이터, 에러 상황 플래그, 정정이 끝난 데이터 및 수정 상황 플래그가 상기 데이터 입출력 단자로부터 출력되는 불휘발성 메모리 카드.
21. 제20항에 있어서,

    상기 복수의 메모리셀의 각각의 임계치는, 소거 상태가 되는 제1 임계치 영역 및 상기 제1 임계치 영역와는 다른 기입 상태가 되는 복수의 임계치 영역중 하나에 위치되는 불휘발성 메모리 카드.