JP2003100095A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 多値記憶技術を用いた半導体集積回路装置の
書き込みエラーを大幅に低減するとともに、書き込み時
間を短縮することのできる。 【解決手段】 多値記憶技術を用いたフラッシュメモリ
１には、データの誤り訂正符号処理を行う誤り訂正符号
回路３が設けられている。書き込み動作によってデータ
がメモリセルアレイ１３に書き込まれた後、下裾ベリフ
ァイが実施される。この下裾ベリファイで書き込み不良
がない場合、書き込まれたデータが誤り訂正符号回路３
に読み出され、エラティックな書き込みエラーがあるか
がチェックされる。データにエラーがある場合、誤り訂
正符号回路３はデータが訂正可能かを判定し、データ訂
正が可能な場合には、データの読み出し時、誤り訂正符
号回路３がデータを誤り訂正し、正常のデータとしてデ
ータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｎから出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、多値フラッシュメモリにおける書き込
み速度の高速化に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】近年、携帯電話をはじめとする携帯機器
などの普及に伴い、データの大容量、低コスト化が急激
に進む傾向にある。この新たな大容量化に対応する技術
として、１つのメモリセルに、ある電圧レベルのしきい
値を複数設定し、１ビット以上のデータを記憶させる多
値記憶技術を用いた多値フラッシュメモリが知られてい
る。

【０００３】本発明者の検討によれば、多値フラッシュ
メモリにおいては、データの書き込み時に、偶発的な書
き込みエラーが発生する場合がある。この偶発的な書き
込みエラーとは、ビット性で、メモリセルの電圧レベル
がしきい値多値分布から上方に飛び出している状態（以
下、エラティックな書き込みエラーという）のことであ
り、通常、数ビット程度の書き込みエラーで発生する場
合が多い。また、エラティックな書き込みエラーが生じ
たセクタは、不良セクタとして取り扱われる。

【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９５年６月１日、
株式会社工業調査会発行、大島雅志（編）、「電子材
料」６月号（第３４巻第６号）、Ｐ３２〜Ｐ３７があ
り、この文献には、フラッシュメモリの構成などが記載
されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置におけるデータの書き込み技術で
は、次のような問題点があることが本発明者により見い
出された。

【０００６】すなわち、１種類のデータを書き込む毎
に、エラティックな書き込みエラーの検出のため、書き
込まれたデータの正誤を確認するしきい電圧の検証動
作、いわゆる上裾ベリファイ、および下裾ベリファイを
実施し、書き込みのｐａｓｓ／ｆａｉｌを判定してお
り、ビット数増大にしたがって書き込み速度が急激に低
下してしまうという問題がある。

【０００７】さらに、エラティックな書き込みエラーを
抑制するために、一度に書き込むしきい値変化量の制
限、すなわち書き込み速度を遅くしていることも書き込
み速度の低下の要因となっている。

【０００８】本発明の目的は、書き込みエラーを大幅に
低減するとともに、書き込み時間を短縮することのでき
る半導体集積回路装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、ある電圧レベルのしきい値を複数設定し、１ビット
以上のデータをメモリセルに書き込み際に発生した書き
込みエラーのデータが訂正可能であるかを検証するとと
もに、訂正可能の際には、データの読み出し時にその書
き込みエラーのあるデータを誤り訂正して出力する誤り
訂正部を備えたものである。

【００１２】また、本発明の半導体集積回路装置は、１
ビット以上のデータをメモリセルに記憶させるデータ書
き込み時に発生した書き込みエラーのデータが訂正可能
であるかを検証するとともに、訂正可能の際には、デー
タの読み出し時に書き込みエラーのあるデータを誤り訂
正符号を用いて誤り訂正して出力する誤り訂正部を備え
たものである。

【００１３】さらに、本発明の半導体集積回路装置は、
１ビット以上のデータを１つのメモリセルに記憶させる
データ書き込み時に、書き込まれるデータを一時的に格
納するバッファ部と、書き込まれたデータに発生した書
き込みエラーのデータが訂正可能であるかを検証すると
ともに、訂正可能の際には、データの読み出し時に、書
き込みエラーのあるデータを誤り訂正して出力する誤り
訂正部と、該誤り訂正部が訂正したデータとバッファ部
に格納されたデータとを比較し、誤り訂正部が訂正した
データに誤訂正がないかをチェックするデータ比較部と
を備えたものである。

【００１４】また、本発明の半導体集積回路装置は、１
ビット以上のデータを１つのメモリセルに記憶させるデ
ータ書き込み時に、書き込まれるデータを一時的に格納
するバッファ部と、書き込まれたデータに発生した書き
込みエラーのデータが訂正可能であるかを検証するとと
もに、訂正可能の際には、データの読み出し時に書き込
みエラーのあるデータを誤り訂正符号を用いて誤り訂正
して出力する誤り訂正部と、該誤り訂正部が訂正したデ
ータとバッファ部に格納されたデータとを比較し、誤り
訂正部が訂正したデータに誤訂正がないかをチェックす
るデータ比較部とを備えたものである。

【００１５】さらに、本発明の半導体集積回路装置は、
各々のメモリセルに記憶された１ビット以上のデータを
消去するデータ消去時に発生した消去エラーのデータが
訂正可能であるかを検証するとともに、訂正可能の際に
は、消去エラーのあるデータを誤り訂正符号を用いて誤
り訂正し、消去状態とする誤り訂正部を備えたものであ
る。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】（実施の形態１）図１は、本発明の実施の
形態１によるフラッシュメモリのブロック図、図２は、
図１のフラッシュメモリにおけるデータのしきい値分布
の説明図、図３は、図１のフラッシュメモリにおけるエ
ラティックな書き込みエラー後のしきい値分布の説明
図、図４は、図１のフラッシュメモリにおける書き込み
動作のフローチャートである。

【００１８】本実施の形態において、フラッシュメモリ
（半導体集積回路装置）１は、１つのメモリセルに、あ
る電圧レベルのしきい値を複数設定し、１ビット以上の
情報を記憶させる多値記憶技術を用いた多値フラッシュ
メモリである。

【００１９】このフラッシュメモリ１には、図１に示す
ように、ロジックコントロール２、誤り訂正符号回路
（誤り訂正部）３、および入出力コントロール回路４が
設けられている。

【００２０】ロジックコントロール２は、接続先となる
マイクロコンピュータなどのホストから入力される制御
用信号を一時的に格納し、動作ロジックの制御を行う。
誤り訂正符号回路３は、フラッシュメモリ１に書き込み
／読み出しされるデータのＥＣＣ（Ｅｒｒｏｒ Ｃｏｒ
ｒｅｃｔｉｎｇ Ｃｏｄｅ）処理を行い、該データに誤
りがある際には訂正し、データ入出力端子Ｉ／Ｏ０〜Ｉ
／Ｏｎに出力する。

【００２１】また、入出力コントロール回路４は、誤り
訂正符号回路３に接続されており、ホストから入出力さ
れるコマンド、外部アドレス、データなどの各種信号が
入出力され、制御用信号に基づいてコマンド、外部アド
レス、データをそれぞれのコマンドレジスタ５、アドレ
スレジスタ６、データレジスタ／センスアンプ７に出力
する。

【００２２】アドレスレジスタ６には、カラムアドレス
バッファ８、ならびにロウアドレスバッファ９が接続さ
れている。これらカラムアドレスバッファ８、およびロ
ウアドレスバッファ９は、アドレスレジスタ６から出力
されたアドレスを一時的に格納する。

【００２３】カラムアドレスバッファ８には、カラムア
ドレスデコーダ１０が接続されており、ロウアドレスバ
ッファ９には、ロウアドレスデコーダ１１が接続されて
いる。

【００２４】カラムアドレスデコーダ１０は、カラムア
ドレスバッファ８から出力されたカラムアドレスに基づ
いてデコードを行い、ロウアドレスデコーダ１１は、ロ
ウアドレスバッファ９から出力されたロウアドレスに基
づいてデコードを行う。

【００２５】ロジックコントロール２、コマンドレジス
タ５には、制御回路１２が接続されており、この制御回
路１２によって、データレジスタ／センスアンプ７が制
御されている。

【００２６】データレジスタ／センスアンプ７、ロウア
ドレスデコーダ１１には、電気的なデータの消去が可能
であり、データの保存に電源が不要なメモリセルアレイ
１３が接続されている。

【００２７】メモリセルアレイ１３は、記憶の最小単位
であるメモリセルが規則正しくアレイ状に並べられてお
り、該メモリアレイ１３におけるデータの消去／読み出
し／書き込みは、セクタ単位毎に行われる。

【００２８】また、入出力コントロール回路４には、ベ
リファイ電圧生成制御部１４が接続されている。このベ
リファイ電圧生成制御部１４は、ベリファイ動作に用い
られるベリファイ電圧を生成、ならびに電圧制御してメ
モリセルアレイ１３に供給する。

【００２９】次に、本実施の形態１のフラッシュメモリ
１における書き込み動作について、図１、および、図２
のしきい値分布の説明図、図３のエラティックな書き込
みエラー後のしきい値分布の説明図、図４のフローチャ
ートを用いて説明する。

【００３０】まず、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
ｎを介して入力された１セクタ分のデータは、データレ
ジスタ／センスアンプ７に転送された後、メモリセルア
レイ１３のメモリセルにそれぞれ書き込まれる（ステッ
プＳ１０１）。

【００３１】ここで、図２にフラッシュメモリ１におけ
るしきい値分布を示す。図２のように、多値化記憶技術
によるデータの書き込みは、しきい値（準位１〜準位
４）を上昇させることを意味する。

【００３２】データの書き込み後、各々のデータのしき
い値における分布幅の下限より下方にある書き込みエラ
ーを検証するためにベリファイ読み出しを行い、下裾ベ
リファイを実施する（ステップＳ１０２）。

【００３３】この下裾ベリファイの実施において、しき
い値の下限から飛び出したデータがある場合には、書き
込み不良となり、エラー終了（ｆａｉｌ）となる（ステ
ップＳ１０３）。さらに、ステップＳ１０２の処理にお
いて、書き込み不良がない場合には、誤り訂正符号回路
３へのデータ読み出しを行う（ステップＳ１０４）。

【００３４】誤り訂正符号回路３は、読み出されたデー
タにエラティックな書き込みエラーがあるか否かをチェ
ックする。エラティックな書き込みエラーは、図３に示
すように、上の準位にデータが化けることである。この
図３の場合、’準位２’のデータが、’準位３’に１ビ
ットデータ化けを起こしていることを示している。

【００３５】データに書き込みエラーがある場合には、
それらが誤り訂正符号による訂正が可能か否かを判定す
る（ステップＳ１０５）。データに誤りがあり、かつ、
誤り訂正符号による訂正ができないと判定された場合に
はエラー終了となる（ステップＳ１０３）。

【００３６】また、データに書き込みエラーがあって
も、誤り訂正符号による訂正が可能な場合には、正常終
了（ｐａｓｓ）となる（ステップＳ１０６）。

【００３７】そして、正常終了した際には、データの読
み出し時に、誤り訂正符号回路３が、書き込みエラーが
生じたデータを誤り訂正してデータ入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏｎから出力する。よって、エラティックな書き
込みエラーが生じたデータであっても、正常のデータと
して読み出すことが可能となる。

【００３８】それにより、本実施の形態１によれば、誤
り訂正符号回路３を設けることにより、上裾ベリファイ
を不要とすることができるとともに、データ書き込みエ
ラーを大幅に低減することができるので、フラッシュメ
モリ１のデータ書き込み時間を短縮しながら、信頼性を
向上させることができる。

【００３９】また、本実施の形態１においては、下裾ベ
リファイの後に、データ読み出しを行い、誤り訂正符号
回路３によるデータの書き込みエラーをチェックしてい
たが、エラティックな書き込みエラーはビット性で発生
するために、データの読み出し時、誤り訂正符号による
訂正が高い確率で可能であるので、誤り訂正符号回路３
へのデータ読み出しを省略するようにしてもよい。

【００４０】この場合におけるフラッシュメモリ１のデ
ータ書き込みのフローチャートを図５に示す。データ入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏｎを介して入力されたデータ
が、メモリセルアレイ１３のメモリセルに書き込まれ
（ステップＳ２０１）、その後、下裾ベリファイが実施
される（ステップＳ２０２）。

【００４１】この下裾ベリファイの実施において、しき
い値の下限から飛び出したデータがある場合には書き込
み不良となり、エラー終了となり（ステップＳ２０
３）、下裾ベリファイのチェックによる書き込み不良が
ない場合には、正常終了となる（ステップＳ２０４）。

【００４２】そして、正常終了の場合には、データの読
み出し時に、誤り訂正符号回路３が、書き込みエラーが
生じたデータを誤り訂正してデータ入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏｎから出力する。

【００４３】それにより、誤り訂正符号回路３へのデー
タ読み出し、および誤り訂正などの動作が不要となるの
で、書き込み時間をより短縮することができる。

【００４４】さらに、下裾ベリファイ、ならびにデータ
のしきい値における分布幅の上限より上方にある書き込
みエラーを検証する上裾ベリファイを実施し、この上裾
ベリファイにおいて書き込みエラーが検出された場合に
だけ、誤り訂正符号回路３によって誤り訂正符号による
訂正を行うようにしてもよい。

【００４５】この場合、フラッシュメモリ１のデータ書
き込み動作は、図６に示すように、データ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏｎを介して入力されたデータが、メモリ
セルアレイ１３のメモリセルに書き込まれた後（ステッ
プＳ３０１）、下裾ベリファイが実施される（ステップ
Ｓ３０２）。

【００４６】この下裾ベリファイにおいて、しきい値の
下限から飛び出したデータがある場合には書き込み不良
となり、エラー終了となる（ステップＳ３０３）。ま
た、データの書き込み不良がない場合には、上裾ベリフ
ァイが実施される（ステップＳ３０４）。

【００４７】このステップＳ３０４の処理において、書
き込みエラーがない場合には、正常終了となる（ステッ
プＳ３０５）。また。ステップＳ３０４の処理で書き込
みエラーが発生している際には、誤り訂正符号回路３へ
のデータ読み出しが行われる（ステップＳ３０６）。

【００４８】そして、誤り訂正符号回路３は、読み出さ
れたデータが誤り訂正符号による訂正が可能か否かを判
定し（ステップＳ３０７）、誤り訂正符号による訂正が
できない場合にはエラー終了とする（ステップＳ３０
３）。ステップＳ３０７の処理において、誤り訂正符号
による訂正が可能な場合には正常終了となる（ステップ
Ｓ３０５）。

【００４９】ここでも、正常終了した際には、データの
読み出し時に、誤り訂正符号回路３が、読み出したデー
タを誤り訂正してデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｎ
から出力する。

【００５０】それにより、下裾ベリファイ、および上裾
ベリファイを実施するので、より効果的に確実に書き込
みエラーを低減することができる。

【００５１】また、上裾ベリファイだけでなく、下裾ベ
リファイによって書き込みエラーが発生した際にも誤り
訂正符号回路３によるデータ訂正を行うようにしてもよ
い。

【００５２】この場合のフラッシュメモリ１の書き込み
動作について、図７を用いて説明する。

【００５３】データ書き込み時において、データ入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏｎを介して入力されたデータが、
メモリセルアレイ１３のメモリセルに書き込まれた後
（ステップＳ４０１）、下裾ベリファイが実施される
（ステップＳ４０２）。

【００５４】この下裾ベリファイにおいて、データの書
き込み不良がある場合には、誤り訂正符号回路３へのデ
ータ読み出しが行われる（ステップＳ４０３）。誤り訂
正符号回路３は、読み出されたデータが誤り訂正符号に
よる訂正が可能か否かを判定し（ステップＳ４０４）、
誤り訂正符号による訂正ができない場合にはエラー終了
となり（ステップＳ４０５）、誤り訂正符号による訂正
が可能な場合には正常終了となる（ステップＳ４０
６）。

【００５５】また、ステップＳ４０２の処理において、
データ書き込みの不良がない場合には、上裾ベリファイ
を実施する（ステップＳ４０７）。この上裾ベリファイ
において、書き込みエラーがない場合には、正常終了と
なる（ステップＳ４０６）。

【００５６】一方、書き込みエラーが発生している際に
は、誤り訂正符号回路３へのデータ読み出しが行われる
（ステップＳ４０８）。誤り訂正符号回路３は、読み出
されたデータが誤り訂正符号による訂正が可能か否かを
判定し（ステップＳ４０９）、誤り訂正符号による訂正
ができない場合にはエラー終了とする（ステップＳ４１
０）。また、誤り訂正符号による訂正が可能な場合には
正常終了とする（ステップＳ４０６）。

【００５７】ここでも、正常終了した際には、データの
読み出し時に、誤り訂正符号回路３が、読み出したデー
タを誤り訂正してデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｎ
から出力する。

【００５８】それによっても、データの書き込みエラー
をより大幅に低減することができる。

【００５９】さらに、本実施の形態１によれば、データ
の書き込みエラーの低減について記載したが、誤り訂正
符号回路３によるデータの誤り訂正を、データの消去時
にも用いることが可能である。

【００６０】この場合のフラッシュメモリ１における消
去動作について、図８のフローチャートを用いて説明す
る。

【００６１】まず、消去されるブロックのアドレスに対
応するデータが消去される（ステップＳ５０１）。それ
らデータが確実に消去されたか否かを消去ベリファイな
どによって確認する（ステップＳ５０２）。

【００６２】ステップＳ５０２の処理において、完全に
データが消去されている場合、すなわち消去エラーがな
い場合には、正常終了となる（ステップＳ５０３）。ま
た、消去が完全でない場合には、誤り訂正符号回路３へ
のデータ読み出しが行われる（ステップＳ５０４）。

【００６３】誤り訂正符号回路３は、読み出されたデー
タが誤り訂正符号による訂正が可能か否かを判定し（ス
テップＳ５０５）、誤り訂正符号による訂正ができない
場合にはエラー終了となる（ステップＳ５０６）。

【００６４】誤り訂正符号による訂正が可能な場合に
は、完全にデータが消去されたと見なし、正常終了とな
る（ステップＳ５０３）。

【００６５】それにより、データの消去エラーを低減す
ることができ、フラッシュメモリ１の信頼性を向上する
ことができる。

【００６６】（実施の形態２）図９は、本発明の実施の
形態２によるフラッシュメモリのブロック図、図１０
は、図９のフラッシュメモリにおけるデータ書き込み時
のフローチャートである。

【００６７】本実施の形態２において、フラッシュメモ
リ（半導体集積回路装置）１ａは、図９に示すように、
ロジックコントロール２、誤り訂正符号回路３、入出力
コントロール回路４、コマンドレジスタ５、アドレスレ
ジスタ６、データレジスタ／センスアンプ７、カラムア
ドレスバッファ８、ロウアドレスバッファ９、カラムア
ドレスデコーダ１０、ロウアドレスデコーダ１１、制御
回路１２、メモリセルアレイ１３、ならびにベリファイ
電圧生成制御部１４からなる前記実施の形態１の構成
に、バッファ（バッファ部）１５と比較回路（データ比
較部）１６とが新たに追加された構成となっている。

【００６８】誤り訂正符号回路３には、バッファ１５が
接続されており、これら誤り訂正符号回路３、およびバ
ッファ１５には、比較回路１６が接続されている。そし
て、比較回路１６を介してデータ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏｎからデータが入出力される。

【００６９】バッファ１５は、フラッシュメモリ１ａに
書き込まれるデータが一時的に格納される。比較回路１
６は、バッファ１５に格納されたデータと誤り訂正符号
回路３によって誤り訂正されたデータとを比較する。

【００７０】次に、本実施の形態２におけるフラッシュ
メモリ１ａの書き込み動作について、図９、ならびに図
１０のフローチャートを用いて説明する。

【００７１】まず、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
ｎを介して入力されたデータが、メモリセルアレイ１３
のメモリセルにそれぞれ書き込まれる（ステップＳ６０
１）。データの書き込み後、下裾ベリファイが実施され
る（ステップＳ６０２）。

【００７２】このステップＳ６０２の処理において、デ
ータの書き込み不良がある場合にはエラー終了となる
（ステップＳ６０３）。また、データの書き込み不良が
ない場合には、上裾ベリファイが実施される（ステップ
Ｓ６０４）。

【００７３】ステップＳ６０４の処理において、書き込
みエラーがない場合には、正常終了となる（ステップＳ
６０５）。一方、書き込みエラーが発生している際に
は、誤り訂正符号回路３へのデータ読み出しが行われる
（ステップＳ６０６）。

【００７４】誤り訂正符号回路３は、誤り訂正符号によ
るデータの訂正を行う。比較回路１６は、誤り訂正符号
回路３が訂正したデータとバッファ１５に格納されたデ
ータとを比較する（ステップＳ６０７）。

【００７５】この比較においてエラーが生じた際にはエ
ラー終了となり（ステップＳ６０３）、すべてのデータ
が一致した際には正常終了となる（ステップＳ６０
５）。

【００７６】ここでも、正常終了した際には、データの
読み出し時に、誤り訂正符号回路３が、読み出したデー
タを誤り訂正してデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｎ
から出力する。

【００７７】それにより、本実施の形態２においては、
書き込みエラーを低減するとともに、誤り訂正符号回路
３による誤訂正を低減することが可能となる。

【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７９】たとえば、前記実施の形態１，２において
は、誤り訂正符号回路、あるいは誤り訂正符号回路、バ
ッファ、および比較回路を、フラッシュメモリにそれぞ
れ内蔵した構成として記載したが、必ずしもフラッシュ
メモリ内に設ける必要はなく、フラッシュメモリを用い
て構成された電子システムなどにこれら本発明の回路を
設けることにより、データの書き込みエラーを低減する
とともに、書き込み速度を向上させることができる。

【００８０】また、前記実施の形態１，２では、本発明
をフラッシュメモリに適用した場合について記載した
が、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの一般的な半導
体メモリや、ＣＤ−ＲＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ−
Ｒｅｃｏｒｄａｂｌｅ）、ＤＶＤ−ＲＡＭ（Ｄｉｇｉｔ
ａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ−ＲＡＭ）などの
メモリ装置など、データ書き込みエラーが発生する恐れ
のあるメモリ全般にも適用可能である。

【００８１】ここで、ＣＤ−Ｒなどのメモリ装置に誤り
訂正符号回路を設けた際のデータ書き込みフローチャー
トを図１１に示し、同じくＣＤ−Ｒなどのメモリ装置に
誤り訂正符号回路、バッファ、比較回路を設けた際のデ
ータ書き込みフローチャートを図１２に示す。

【００８２】図１１において、ＣＤ−Ｒディスクに書き
込みが終了すると（ステップＳ７０１）、該ＣＤ−Ｒデ
ィスクに書き込みエラーがあるか否かのチェックが行わ
れる（ステップＳ７０２）。

【００８３】書き込みエラーがない場合には、正常終了
となり（ステップＳ７０３）、書き込みエラーが発生し
ている際には、誤り訂正符号回路へのデータ読み出しが
行われる（ステップＳ７０４）。

【００８４】誤り訂正符号回路は、読み出されたデータ
が誤り訂正符号による訂正が可能か否かを判定する（ス
テップＳ７０５）。誤り訂正符号による訂正ができない
と判定された場合にはエラー終了となり（ステップＳ７
０３）、誤り訂正符号による訂正が可能な場合には正常
終了となる（ステップＳ７０３）。

【００８５】そして、正常終了の際には、データの読み
出し時に、誤り訂正符号回路が、誤り訂正符号によって
データを誤り訂正して出力する。

【００８６】また、図１２においては、ＣＤ−Ｒディス
クに書き込みが終了すると（ステップＳ８０１）、該Ｃ
Ｄ−Ｒディスクに書き込みエラーがあるか否かのチェッ
クが行われる（ステップＳ８０２）。

【００８７】書き込みエラーがない場合には正常終了と
なり（ステップＳ８０３）、書き込みエラーが発生して
いる際には、誤り訂正符号回路へのデータ読み出しが行
われる（ステップＳ８０４）。

【００８８】誤り訂正符号によるデータの訂正後、訂正
が施されたデータとバッファに格納されたデータとが比
較回路によって比較される（ステップＳ８０５）。この
比較において、エラーが生じた際にはエラー終了となる
（ステップＳ８０６）。一方、すべてのデータが一致し
た際には正常終了となる（ステップＳ８０５）。

【００８９】ここでも、正常終了した際には、データの
読み出し時に、誤り訂正符号回路が、読み出したデータ
を誤り訂正してデータを出力する。

【００９０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９１】（１）誤り訂正部が、書き込まれたデータ
の誤り訂正が可能か検証するので上裾ベリファイを不要
にすることができ、データ書き込み時間を短縮すること
ができる。

【００９２】（２）ビット性の書き込みエラーが生じた
際には、読み出しの際に自動的にデータの誤り訂正して
出力するので、書き込みエラーを大幅に低減することが
できる。

【００９３】（３）上記（１）、（２）により、１ビッ
ト以上のデータを記憶させる多値記憶技術を用いた半導
体集積回路装置の動作速度、ならびに信頼性を向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるフラッシュメモリ
のブロック図である。

【図２】図１のフラッシュメモリにおけるデータのしき
い値分布の説明図である。

【図３】図１のフラッシュメモリにおけるエラティック
な書き込みエラー後のしきい値分布の説明図である。

【図４】図１のフラッシュメモリにおける書き込み動作
のフローチャートである。

【図５】本発明の他の実施の形態によるフラッシュメモ
リにおける書き込み動作の一例を示すフローチャートで
ある。

【図６】本発明の他の実施の形態によるフラッシュメモ
リにおける書き込み動作の他の例を示すフローチャート
である。

【図７】本発明の他の実施の形態によるフラッシュメモ
リにおける書き込み動作の一例を示すフローチャートで
ある。

【図８】本発明の他の実施の形態によるフラッシュメモ
リにおける消去動作の一例を示すフローチャートであ
る。

【図９】本発明の実施の形態２によるフラッシュメモリ
のブロック図である。

【図１０】図９のフラッシュメモリにおけるデータ書き
込み時のフローチャートである。

【図１１】本発明の他の実施の形態によるメモリ装置に
おける書き込み動作の一例を示すフローチャートであ
る。

【図１２】本発明の他の実施の形態によるメモリ装置に
おける書き込み動作の他の例を示すフローチャートであ
る。

【符号の説明】

１，１ａ フラッシュメモリ（半導体集積回路装置） ２ ロジックコントロール ３ 誤り訂正符号回路（誤り訂正部） ４ 入出力コントロール回路 ５ コマンドレジスタ ６ アドレスレジスタ ７ データレジスタ／センスアンプ ８ カラムアドレスバッファ ９ ロウアドレスバッファ １０ カラムアドレスデコーダ １１ ロウアドレスデコーダ １２ 制御回路 １３ メモリセルアレイ １４ ベリファイ電圧生成制御部 １５ バッファ（バッファ部） １６ 比較回路（データ比較部） Ｉ／Ｏ０〜Ｉ／Ｏｎ データ入出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 謙 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 宇治 雄司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B025 AC01 AD04 AD05 AD13 AE05 AE08 5J065 AA01 AB01 AC03 AD03 AH06 5L106 AA10 BB12 GG03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ある電圧レベルのしきい値を複数設定
   し、１ビット以上のデータを１つのメモリセルに記憶す
   る半導体集積回路装置であって、データ書き込み時に発
   生した書き込みエラーのデータが訂正可能であるかを検
   証するとともに、訂正可能の際には、データの読み出し
   時に前記書き込みエラーのあるデータを誤り訂正して出
   力する誤り訂正部を備えたことを特徴とする半導体集積
   回路装置。
2. 【請求項２】 ある電圧レベルのしきい値を複数設定
   し、１ビット以上のデータを１つのメモリセルに記憶す
   る半導体集積回路装置であって、データ書き込み時に発
   生した書き込みエラーのデータが訂正可能であるかを検
   証するとともに、訂正可能の際には、データの読み出し
   時に前記書き込みエラーのあるデータを誤り訂正符号を
   用いて誤り訂正して出力する誤り訂正部を備えたことを
   特徴とする半導体集積回路装置。
3. 【請求項３】 ある電圧レベルのしきい値を複数設定
   し、１ビット以上のデータを１つのメモリセルに記憶す
   る半導体集積回路装置であって、 データ書き込み時に、書き込まれるデータを一時的に格
   納するバッファ部と、 書き込まれたデータに発生した書き込みエラーのデータ
   が訂正可能であるかを検証するとともに、訂正可能の際
   には、データの読み出し時に、前記書き込みエラーのあ
   るデータを誤り訂正して出力する誤り訂正部と、 前記誤り訂正部が訂正したデータと、前記バッファ部に
   格納されたデータとを比較し、前記誤り訂正部が訂正し
   たデータに誤訂正がないかをチェックするデータ比較部
   とを備えたことを特徴とする半導体集積回路装置。
4. 【請求項４】 ある電圧レベルのしきい値を複数設定
   し、１ビット以上のデータを１つのメモリセルに記憶す
   る半導体集積回路装置であって、 データ書き込み時に、書き込まれるデータを一時的に格
   納するバッファ部と、 書き込まれたデータに発生した書き込みエラーのデータ
   が訂正可能であるかを検証するとともに、訂正可能の際
   には、データの読み出し時に前記書き込みエラーのある
   データを誤り訂正符号を用いて誤り訂正して出力する誤
   り訂正部と、 前記誤り訂正部が訂正したデータと、前記バッファ部に
   格納されたデータとを比較し、前記誤り訂正部が訂正し
   たデータに誤訂正がないかをチェックするデータ比較部
   とを備えたことを特徴とする半導体集積回路装置。
5. 【請求項５】 ある電圧レベルのしきい値を複数設定
   し、１ビット以上のデータを１つのメモリセルに記憶す
   る半導体集積回路装置であって、データ消去時に発生し
   た消去エラーのデータが訂正可能であるかを検証すると
   ともに、訂正可能の際には、前記消去エラーのあるデー
   タを誤り訂正符号を用いて誤り訂正し、消去状態とする
   誤り訂正部を備えたことを特徴とする半導体集積回路装
   置。