KR20160110774A - 메모리 장치 및 이를 포함하는 시스템 - Google Patents

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Abstract

본 기술은 데이터가 저장되는 다수의 메모리 블록들; 상기 메모리 블록들 중 선택된 메모리 블록으로부터 리드된 데이터를 임시로 저장하고, 상기 리드된 데이터를 랜덤화 하고, 상기 랜덤화된 데이터에 따라 에러 정정 가능 여부를 판단하는 디코딩 동작을 수행하도록 구성된 주변회로들; 및 상기 디코딩 동작이 페일되면 상기 임시로 저장된 데이터를 랜덤화하기 위한 랜덤화 동작을 수행하고, 상기 디코딩 동작이 패스되면 상기 메모리 블록의 리드 동작이 종료되도록 상기 주변회로들을 제어하는 제어 로직을 포함하는 메모리 장치 및 이를 포함하는 시스템을 포함한다.

Description

메모리 장치 및 이를 포함하는 시스템{Memory device and system having the same}
본 발명은 메모리 장치 및 이를 포함하는 시스템에 관한 것으로, 보다 구체적으로는 리드 동작에 관련된 메모리 장치 및 이를 포함하는 시스템에 관한 것이다.
메모리 장치는 다수의 메모리 블록들이 포함된 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로들과, 주변회로들을 제어하는 제어 로직을 포함한다.
불휘발성 메모리 장치의 경우, 메모리 블록들에 저장된 데이터는 시간이 지나더라도 유지되어야 하지만, 메모리 블록들의 전기적 특성 차이로 인해 메모리 블록들에 저장된 데이터가 변형될 수 있다. 리드 에러가 발생하면 메모리 장치의 제어 로직은 에러 정정 코드(Error Correction Code; ECC)를 이용하여 에러 정정이 가능한지를 판단한다. 만약, 에러 비트의 수가 임계치보다 많으면, 제어 로직은 에러 정정이 불가능하다고 판단하여 해당메모리 블록을 배드 블록으로 지정한다.
본 발명의 실시예는 리드 에러 정정이 불가능한 페이지를 에러 정정이 가능하도록 함으로써, 메모리 장치의 신뢰도를 개선할 수 있는 메모리 장치 및 이를 포함하는 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 다수의 메모리 블록들; 상기 메모리 블록들 중 선택된 메모리 블록으로부터 리드된 데이터를 임시로 저장하고, 상기 리드된 데이터를 랜덤화 하고, 상기 랜덤화된 데이터에 따라 에러 정정 가능 여부를 판단하는 디코딩 동작을 수행하도록 구성된 주변회로들; 및 상기 디코딩 동작이 페일되면 상기 임시로 저장된 데이터를 랜덤화하기 위한 랜덤화 동작을 수행하고, 상기 디코딩 동작이 패스되면 상기 메모리 블록의 리드 동작이 종료되도록 상기 주변회로들을 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 다른 시스템은, 저장 장치; 및 상기 저장 장치를 제어하는 호스트를 포함하며, 상기 저장 장치는, 리드된 데이터의 에러 정정이 불가능하다고 판단되면, 에러 정정이 가능할 때까지 상기 데이터를 랜덤화하도록 구성된다.
본 기술은 리드 에러 정정이 불가능한 경우, 해당 페이지의 에러 정정이 가능하도록 함으로써, 메모리 장치 및 이를 포함하는 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 리드 동작시, 선택된 페이지의 데이터를 임시로 저장하는 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 리드 동작시, 페이지 버퍼에 저장된 데이터를 비교하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 에러 제어부를 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 리드 동작을 구체적으로 설명하기 위한 순서도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 시스템(1000)은 저장 장치(1100)와 저장 장치(1100)를 제어하는 호스트(1200)로 구성될 수 있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어하는 메모리 제어부(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한 호스트(1200)와 저장 장치(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 제어부(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 제어부(1120)는 호스트(1200)의 요청에 따라 메모리 장치(1110)를 제어하여 데이터를 프로그램(program)하거나 리드(read)한다.
실시예에 따라, 메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)가 플래쉬 메모리인 경우를 예를 들어 설명하면 다음과 같다.
메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 프로그램(program)하거나, 저장된 데이터를 리드(read)하거나, 데이터를 소거(erase)하도록 구성된 주변회로들(200)과, 주변회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록들에는 워드라인들(WL)와 비트라인들(BL)이 연결된다. 워드라인들(WL)d은 각각의 메모리 블록들에 연결되며, 비트라인들(BL)은 메모리 블록들에 공통으로 연결된다.
주변회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 에러 제어부(260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 커맨드(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작에 사용되는 다양한 레벨을 갖는 동작 전압들(Vop)을 생성한다. 예를 들면, 전압 생성 회로(210)는 다양한 레벨의 리드 전압들을 생성할 수 있는데, 데이터 복구 동작시, 제1 리드전압과, 제1 리드전압보다 제1 레벨만큼 낮은 제2 리드전압과, 제1 리드전압보다 제1 레벨만큼 높은 제3 리드전압을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들(Vop)을 전달한다.
페이지 버퍼부(230)는 비트라인들(BL)에 연결된 다수의 페이지 버퍼들(PB)을 포함한다. 페이지 버퍼들(PB)은 비트라인들(BL)을 통해 데이터를 주고 받으며, 선택된 메모리 블록으로부터 전달받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받는다.
입출력 회로(250)는 메모리 제어부(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 컬럼 라인들(CL)을 통해 연결된 컬럼 디코더(240)와 데이터를 주고받는다.
에러 제어부(260)는 리드 동작시, 에러 정정 신호(ECC)에 응답하여 페이지 버퍼부(230)를 통해 에러 데이터(EC)를 수신하고, 에러 정정 가능 여부를 판단한다. 에러 정정이 불가능하다고 판단되면 정정 불가능 에러 정정 코드(Uncorrectable error correction code; UECC)를 생성하여 제어 로직(300)으로 전달한다. 또한, 에러 제어부(260)는 디코딩 신호(DEC)에 응답하여 에러 데이터(EC)에 대한 디코딩 동작을 수행하고, 디코딩 동작에 대한 패스 신호(DP) 또는 페일 신호(DF)를 제어 로직(300)에 전달한다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS)를 출력하여 주변회로들(200)을 제어하고, 리드 동작시 에러 정정 신호(ECC)를 에러 제어부(260)에 출력하고, 에러 정정 코드(UECC)가 수신되면 데이터 복구 동작을 위해 디코딩 신호(DEC)를 에러 제어부(260) 출력한다. 또한, 제어 로직(300)은 패스 신호(DP) 또는 페일 신호(DF)에 응답하여 데이터 복구 동작이 수행되도록 주변회로들(200)을 제어한다.
도 3은 본 발명의 실시예에 따른 리드 동작시, 선택된 페이지의 데이터를 임시로 저장하는 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록은 비트라인들(BL)에 연결된 다수의 셀 스트링들(미도시)을 포함하며, 각각의 셀 스트링들에는 다수의 메모리 셀들(미도시)이 포함된다. 워드라인들(WL0~WLn)은 메모리 셀들에 연결되며, 동일한 워드라인들(WL0~WLn)에 연결된 메모리 셀들의 그룹을 페이지(PG)라 부른다. 리드 동작 및 프로그램 동작은 페이지(PG) 단위로 수행된다.
페이지 버퍼부(230)는 비트라인들(BL)에 연결된 다수의 페이지 버퍼들(PB)을 포함한다. 리드 동작시, 선택된 페이지(PG)에 포함된 메모리 셀들의 제1 데이터(DATA1), 제2 데이터(DATA2) 및 제3 데이터(DATA3)는 비트라인들(BL)을 통해 각각의 페이지 버퍼들(PB)에 전달된다. 제1 워드라인(WL1)이 연결된 페이지(PG)의 리드 동작을 예를 들어 설명하면, 제1 워드라인(WL1)에 제1 리드전압을 인가하여 리드되는 데이터를 제1 데이터(DATA1)라 하고, 제1 워드라인(WL1)에 제1 리드전압보다 낮은 제2 리드전압을 인가하여 리드되는 데이터를 제2 데이터(DATA2)라 하고, 제1 워드라인(WL1)에 제1 리드전압보다 높은 제3 리드전압을 인가하여 리드되는 데이터를 제3 데이터(DATA3)라 가정한다. 이때, 각 비트라인들(BL)을 통해 순차적으로 전달되는 제1 내지 제3 데이터(DATA1~DATA3)는 각각의 페이지 버퍼들(PB)에 임시로 저장된다.
도 4는 본 발명의 실시예에 따른 리드 동작시, 페이지 버퍼에 저장된 데이터를 비교하는 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 각각의 페이지 버퍼들(PB)은 적어도 3개의 래치들(LAT1, LAT2 및 LAT3)을 포함한다. 리드 동작시, 제1 래치(LAT1)에는 제1 데이터(DATA1)가 저장될 수 있고, 제2 래치(LAT2)에는 제2 데이터(DATA2)가 저장될 수 있으며, 제3 래치(LAT3)에는 제3 데이터(DATA3)가 저장될 수 있다. 페이지 버퍼들(PB)에 제1 내지 제3 데이터(DATA1~DATA3)가 모두 저장되면, 제1 데이터(DATA1)와 제2 데이터(DATA2)를 서로 비교한 제1 비교값(COM1)과, 제1 데이터(DATA1)와 제3 데이터(DATA3)를 서로 비교한 제2 비교값(CPM2)에 따라 에러 데이터(EC)가 생성된다. 에러 데이터(EC)는 다양한 방법에 의해 생성될 수 있다. 예를 들면, 제2 및 제3 래치들(LAT2 및 LAT3)에 저장된 제2 및 제3 데이터(DATA2 및 DAT3)를 제1 래치(LAT1)에 전송한 후 제1 래치(LAT1)에 저장된 제1 데이터(DATA1)가 바뀌면 에러 데이터(EC)가 생성될 수 있다. 또는, 제1 데이터(DATA1)가 로드(load)된 라인(line)에 제2 및 제3 데이터(DATA2 및 DATA3)를 로드한 후, 라인의 전압 또는 전류가 바뀌면 에러 데이터(EC)가 생성될 수 있다.
에러 데이터(EC)가 생성되면, 에러 제어부(260)에 에러 데이터(EC)가 전송된다. 에러 제어부(260)는 제어 로직(300)에서 출력된 에러 정정 신호(ECC)에 응답하여 에러 데이터(EC)를 토대로 에러 정정이 가능한지 여부를 판단하고, 에러 정정이 불가능하다고 판단되면 정정 불가능 에러 정정 코드(UECC)를 생성하여 제어 로직(300)에 전송한다. 또한, 에러 제어부(260)는 디코딩 신호(DEC)에 응답하여 에러 데이터(EC)를 디코딩하고, 디코딩 결과가 패스면 패스 신호(DP)를 출력하고, 페일이면 페일 신호(DF)를 출력한다.
도 5는 본 발명의 실시예에 따른 에러 제어부를 구체적으로 설명하기 위한 도면이다.
도 5를 참조하면, 에러 제어부(260)는 에러 판단부(261)와 디코더(262)를 포함할 수 있다.
에러 판단부(261)는 에러 정정 신호(ECC)에 응답하여 에러 데이터(EC)를 수신하고, 수신한 에러 데이터(EC)를 토대로 에러 발생 여부를 판단한다. 예를 들면, 에러 판단부(261)는 에러 데이터(EC)의 수가 임계치보다 많으면 에러 정정이 불가능한 것으로 판단하고 정정 불가능 에러 코드(UECC)를 활성화시키고, 에러 데이터(EC)의 수가 임계치보다 적으면 에러 정정이 가능한 것으로 판단하여 정정 불가능 에러 코드(UECC)를 비활성화 시킨다. 예를 들면, 에러 정정이 불가능한 것으로 판단된 경우에는 에러 판단부(261)는 정정 불가능 에러 코드(UECC)를 '1'로 출력하고, 에러 정정이 가능한 것으로 판단된 경우에는 에러 판단부(261)는 정정 불가능 에러 코드(UECC)를 '0'으로 출력한다.
디코더(262)는 디코딩 신호(DEC)에 응답하여 에러 데이터(EC)를 수신하고, 수신한 에러 데이터(EC)를 디코딩한다. 디코딩한 결과가 패스면 패스 신호(DP)를 출력하고, 페일이면 페일 신호(DF)를 출력한다.
본 발명의 실시예에 따른 리드 동작을 구체적으로 설명하면 다음과 같다.
도 6은 본 발명의 실시예에 따른 리드 동작을 구체적으로 설명하기 위한 순서도이다.
도 6을 참조하면, 리드 동작은 메인 리드 동작(50), 데이터 저장 동작(60) 및 디코딩 동작(70)을 포함할 수 있다. 각 단계를 구체적으로 설명하면 다음과 같다.
메인 리드 동작(50)
제어 로직(도 2의 300)은 선택된 메모리 블록의 리드 단계가 수행되도록 주변회로들(도 2의 200)을 제어한다(단계 51). 메인 리드 동작은 선택된 메모리 블록에 포함된 페이지 단위로 수행될 수 있다. 예를 들면, 메인 리드 동작은 제0 워드라인에 연결된 페이지부터 제n 워드라인에 연결된 페이지까지 순차적으로 수행될 수 있다. 또한, 제어 로직(300)은 각 페이지를 리드할 때마다 에러 발생 여부를 판단하기 위하여 에러 제어부(도 2의 260)를 제어한다.
에러 제어부(260)는 에러 데이터(도 2의 EC)를 토대로 에러 정정이 불가능한 페이지(이하, UECC 페이지)가 있는지를 판단한다(단계 52). 선택된 메모리 블록에 UECC 페이지가 포함되어 있는지 여부는, 선택된 메모리 블록의 모든 페이지들의 리드 동작이 완료된 이후에 수행하거나, 각 페이지들을 리드할 때마다 수행할 수도 있다. 만약, 단계 52에서 UECC 페이지가 없는 것으로 판단되면, 선택된 메모리 블록의 리드 동작은 종료된다. 만약, 단계 52에서 UECC 페이지가 있는 것으로 판단되면, 데이터 저장 동작(60)이 수행된다. 데이터 저장 동작(60)을 수행하기 이전에, 선택된 메모리 블록에서 UECC 페이지를 제외한 정상 페이지들의 데이터를 다른 메모리 블록으로 복사하는 단계(단계53)를 더 수행할 수 있다. 이는, 선택된 메모리 블록의 데이터 복구 동작 수행시, 정상 페이지들에 저장된 데이터를 보호하기 위함이다.
데이터 저장 동작(60)
제1 서브 리드 동작을 수행하여, UECC 페이지의 제1 데이터(DATA1)를 페이지 버퍼들(도 4의 PB)에 저장한다(단계 61). 제1 서브 리드 동작은 UECC 페이지에 연결된 워드라인에 제1 리드전압(Vread1)을 인가하여 수행될 수 있다. 제1 데이터(DATA1)는 페이지 버퍼들(PB)의 제1 래치들(도 4의 LAT1)에 저장될 수 있다. 이어서, 제2 서브 리드 동작을 수행하여, UECC 페이지의 제2 데이터(DATA2)를 페이지 버퍼들(PB)에 저장한다(단계 62). 제2 서브 리드 동작은 UECC 페이지에 연결된 워드라인에 제1 리드전압(Vread1)보다 낮은 제2 리드전압(Vread2)을 인가하여 수행될 수 있다. 제2 리드전압(Vread2)은 제1 리드전압(Vread1)보다 제1 레벨만큼 낮은 전압으로 설정될 수 있다. 제2 데이터(DATA2)는 페이지 버퍼들의 제2 래치들(도 4의 LAT2)에 저장될 수 있다. 이어서, 제3 서브 리드 동작을 수행하여, UECC 페이지의 제3 데이터(DATA3)를 페이지 버퍼들(PB)에 저장한다(단계 63). 제3 서브 리드 동작은 UECC 페이지에 연결된 워드라인에 제1 리드전압(Vread1)보다 높은 제3 리드전압(Vread3)을 인가하여 수행될 수 있다. 제3 리드전압(Vread3)은 제1 리드전압(Vread1)보다 제1 레벨만큼 높은 전압으로 설정될 수 있다. 제1 리드전압(Vread1)은 메모리 장치에 미리 설정된 기준전압이거나, 옵티멀(optimal) 리드 전압일 수 있다. 옵티멀(optimal) 리드 전압은 대한민국 공개특허 10-2014-0084298에 개시된 전압 결정 방법에 의해 설정될 수 있다.
제1 리드전압(Vread1)을 사용하여 얻은 제1 데이터(DATA1)를 기준으로 하여, 제2 및 제3 리드전압들(Vread2 및 Vread3)을 각각 사용하여 얻은 제2 및 제3 데이터(DATA2 및 DATA3)를 서로 비교한다(단계 64). 제1 내지 제3 데이터(DATA1~DATA3)는 UECC 페이지에 포함된 메모리 셀들을 리드하여 얻어진 데이터이므로 제2 및 제3 데이터(DATA2 및 DATA3) 중 제1 데이터(DATA1)와 다른 데이터(DATA)가 적어도 하나 이상 존재한다. UECC 페이지 내에 데이터(DATA)가 변한 셀이 있으므로, 이에 대한 에러 비트가 생성된다.
디코딩 동작(70)
에러 비트가 생성되면, 데이터(DATA)가 변한 셀들로부터 리드된 데이터를 랜덤화한다(단계 71). 랜덤화 동작은 다양하게 수행될 수 있다. 예를 들면, UECC 페이지의 메모리 셀들로부터 리드된 데이터는 페이지 버퍼부(230)에 임시로 저장된다. 제어로직(300)은 랜덤 데이터를 생성하고, 생성된 랜덤 데이터와 페이지 버퍼부(230)에 저장된 데이터를 연산하여 페이지 버퍼부(230)에 랜덤화된 데이터가 저장되도록 주변회로(200)를 제어한다. 랜덤화 동작이 종료되면, 디코딩 동작이 수행된다(72). 디코딩 동작은 에러 정정 가능 여부를 판단하는 ECC(error correction code) 동작으로 수행될 수 있다. ECC 동작시, 선택된 페이지에 포함된 메모리 셀들 중 에러가 발생한 메모리 셀들의 개수가 정정 가능한 개수 내에 있으면 디코딩 동작이 패스되며, 선택된 페이지에 포함된 메모리 셀들 중 에러가 발생한 메모리 셀들의 개수가 정정 가능한 개수를 초과하면 디코딩 동작은 페일된다. 디코딩 동작이 패스되면 랜덤화된 데이터의 에러 정정이 가능하므로, 선택된 메모리 블록의 리드 동작은 종료된다. 만약, 디코딩 동작이 페일되면, 선택된 페이지의 랜덤화 동작이 수행된 횟수와 임계횟수를 서로 비교한다(단계 73). 랜덤화 동작이 수행된 횟수가 임계횟수를 초과하면 선택된 페이지를 배드 페이지로 처리하고(단계 84), 선택된 메모리 블록의 리드 동작은 종료된다. 만약, 랜덤화 동작이 수행된 횟수가 임계횟수 이하이면 랜덤화 동작(단계 71)이 재수행된다. 즉, 랜덤화 동작이 재수행되면 페이지 버퍼부(230)에 임시로 저장되는 데이터가 바뀌기 때문에 에러 정정 가능 여부도 랜덤화된 데이터에 따라 바뀐다. 디코딩 동작(단계 72)이 패스될 때까지 단계 71 내지 단계 73이 반복된다. 디코딩 동작(단계 72)이 패스되면, 선택된 페이지의 리드 동작이 가능해 지므로, 선택된 페이지의 리드 동작이 가능해진다.
상술한 바와 같이, 메모리 블록의 리드 동작시 에러 비트가 많이 검출된 페이지에서 최적화된 리드전압을 찾고, 최적화된 리드전압을 사용하여 선택된 페이지를 리드하고, 디코딩 동작이 패스될 때까지(임계 횟수 내에서) 랜덤화 동작을 반복함으로써 선택된 페이지의 리드 동작이 가능하도록 할 수 있다. 이로 인해, 메모리 장치 및 이를 포함하는 시스템의 신뢰도를 개선할 수 있으며, 메모리 장치의 데이터 손실을 최소화 할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 7에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 시스템 1100: 저장 장치
1200: 호스트 1110: 메모리 장치
1120: 메모리 제어부 100: 메모리 셀 어레이
200: 주변회로들 300: 제어 로직
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼부 240: 컬럼 디코더
250: 입출력 회로 260: 에러 제어부
PG: 페이지 LAT1~LAT: 래치
261: 에러 판단부 262: 디코더

Claims (20)

  1. 데이터가 저장되는 다수의 메모리 블록들;
    상기 메모리 블록들 중 선택된 메모리 블록으로부터 리드된 데이터를 임시로 저장하고, 상기 리드된 데이터를 랜덤화 하고, 상기 랜덤화된 데이터에 따라 에러 정정 가능 여부를 판단하는 디코딩 동작을 수행하도록 구성된 주변회로들; 및
    상기 디코딩 동작이 페일되면 상기 임시로 저장된 데이터를 랜덤화하기 위한 랜덤화 동작을 수행하고, 상기 디코딩 동작이 패스되면 상기 메모리 블록의 리드 동작이 종료되도록 상기 주변회로들을 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 주변회로들은,
    다양한 레벨을 갖는 리드 전압들을 생성하는 전압 생성 회로;
    상기 선택된 메모리 블록에 상기 리드 전압들을 전달하는 로우 디코더;
    상기 선택된 메모리 블록에서 리드된 데이터 또는 상기 랜덤화된 데이터를 임시로 저장하는 페이지 버퍼부;
    페이지 라인들을 통해 상기 페이지 버퍼부에 연결되어, 상기 페이지 버퍼부와 데이터를 주고 받는 컬럼 디코더;
    컬럼 라인들을 통해 상기 컬럼 디코더에 연결되며, 외부와 데이터를 주고 받는 입출력 회로; 및
    상기 페이지 버퍼부에 저장된 데이터에 따라 에러 데이터를 생성하고, 상기 에러 데이터를 토대로 에러 정정 가능 여부와 상기 디코딩 동작의 패스 또는 페일 여부를 판단하는 에러 제어부를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 전압 생성 회로는 제1 리드전압과, 상기 제1 리드전압보다 제1 레벨만큼 낮은 제2 리드전압과, 상기 제1 리드전압보다 상기 제1 레벨만큼 높은 제3 리드전압을 생성하는 메모리 장치.
  4. 제2항에 있어서,
    상기 페이지 버퍼부는 상기 선택된 메모리 블록으로부터 리드된 데이터를 임시로 저장하기 위한 다수의 래치들을 포함하는 메모리 장치.
  5. 제2항에 있어서, 상기 에러 제어부는,
    상기 제어 로직에서 출력되는 에러 정정 신호에 응답하여 상기 에러 데이터 상기 에러 데이터를 수신하고, 상기 에러 데이터를 토대로 에러 발생 여부를 판단하는 에러 판단부; 및
    상기 제어 로직에서 출력되는 디코딩 신호에 응답하여 상기 에러 데이터를 디코딩하고, 디코딩 결과에 따른 신호를 출력하는 디코더를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 에러 판단부는 상기 에러 데이터의 수가 임계치보다 많으면 에러 정정이 불가능한 것으로 판단하고 정정 불가능 에러 코드를 활성화시키고,
    상기 에러 데이터의 수가 임계치보다 적으면 상기 에러 정정이 가능한 것으로 판단하여 상기 정정 불가능 에러 코드를 비활성화시키는 메모리 장치.
  7. 제5항에 있어서,
    상기 디코더는 상기 디코딩 동작이 패스되면 패스 신호를 출력하고, 상기 디코딩 동작이 페일되면 페일 신호를 출력하는 메모리 장치.
  8. 제7항에 있어서, 상기 제어 로직은,
    상기 패스 신호가 출력되면, 상기 선택된 메모리 블록의 리드 동작이 종료되도록 상기 주변회로들을 제어하고,
    상기 페일 신호가 출력되면, 상기 랜덤화 동작 및 상기 디코딩 동작이 수행되도록 상기 주변회로들을 제어하는 메모리 장치.
  9. 제1항에 있어서, 상기 제어 로직은,
    상기 선택된 메모리 블록을 리드하고,
    상기 선택된 메모리 블록에서 에러가 발생하면 에러 비트를 생성하고,
    상기 에러 비트에 따라, 상기 선택된 메모리 블록의 상기 랜덤화 동작을 수행하고, 상기 디코딩 동작이 패스될 때까지 상기 랜덤화 동작 및 상기 디코딩 동작이 반복되도록 상기 주변회로들을 제어하는 메모리 장치.
  10. 제9항에 있어서, 상기 제어 로직은,
    상기 선택된 메모리 블록에서 에러가 발생하면, 서로 다른 리드전압들을 사용한 서브 리드 동작들을 수행하여 리드된 데이터를 저장하고,
    상기 리드된 데이터를 서로 비교하여 상기 에러 비트를 생성하도록 상기 주변회로들을 제어하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 로직은, 상기 서로 다른 리드전압들로써, 제1 리드전압, 상기 제1 리드전압보다 제1 레벨만큼 낮은 제2 리드전압, 상기 제1 리드전압보다 상기 제1 레벨만큼 높은 제3 리드전압을 각각 사용한 상기 서브 리드 동작들이 수행되도록 상기 주변회로들을 제어하는 메모리 장치.
  12. 제10항에 있어서,
    상기 제어 로직은 상기 리드된 데이터가 서로 다르면 상기 에러 비트를 생성하고, 동일하면 상기 에러 비트를 생성하지 않도록 상기 주변회로들을 제어하는 메모리 장치.
  13. 제9항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 블록에서 에러가 발생하면, 상기 에러 비트를 생성하기 이전에, 상기 선택된 메모리 블록의 정상 셀들의 데이터가 다른 메모리 블록으로 복사되도록 상기 주변회로들을 더 제어하는 메모리 장치.
  14. 저장 장치; 및
    상기 저장 장치를 제어하는 호스트를 포함하며,
    상기 저장 장치는,
    리드된 데이터의 에러 정정이 불가능하다고 판단되면, 에러 정정이 가능할 때까지 상기 데이터를 랜덤화하도록 구성된 시스템.
  15. 제14항에 있어서, 저장 장치는,
    데이터가 저장되는 메모리 장치; 및
    상기 호스트와 상기 메모리 장치 사이의 데이터 교환을 제어하는 메모리 제어부를 포함하는 시스템.
  16. 제15항에 있어서, 상기 메모리 장치는,
    데이터가 저장되는 다수의 메모리 블록들;
    상기 메모리 블록들 중 선택된 메모리 블록으로부터 리드된 데이터를 임시로 저장하고, 상기 리드된 데이터를 랜덤화 하고, 상기 랜덤화된 데이터에 따라 에러 정정 가능 여부를 판단하는 디코딩 동작을 수행하도록 구성된 주변회로들; 및
    상기 디코딩 동작이 페일되면 상기 임시로 저장된 데이터를 랜덤화하기 위한 랜덤화 동작을 수행하고, 상기 디코딩 동작이 패스되면 상기 메모리 블록의 리드 동작이 종료되도록 상기 주변회로들을 제어하는 제어 로직을 포함하는 시스템.
  17. 제16항에 있어서, 상기 주변회로들은,
    다양한 레벨을 갖는 리드 전압들을 생성하는 전압 생성 회로;
    상기 선택된 메모리 블록에 상기 리드 전압들을 전달하는 로우 디코더;
    상기 선택된 메모리 블록에서 리드된 데이터 또는 상기 랜덤화된 데이터를 임시로 저장하는 페이지 버퍼부;
    페이지 라인들을 통해 상기 페이지 버퍼부에 연결되어, 상기 페이지 버퍼부와 데이터를 주고 받는 컬럼 디코더;
    컬럼 라인들을 통해 상기 컬럼 디코더에 연결되며, 외부와 데이터를 주고 받는 입출력 회로; 및
    상기 페이지 버퍼부에 저장된 데이터에 따라 에러 데이터를 생성하고, 상기 에러 데이터를 토대로 에러 정정 가능 여부와 상기 디코딩 동작의 패스 또는 페일 여부를 판단하는 에러 제어부를 포함하는 시스템.
  18. 제17항에 있어서, 상기 에러 제어부는,
    상기 제어 로직에서 출력되는 에러 정정 신호에 응답하여 상기 에러 데이터 상기 에러 데이터를 수신하고, 상기 에러 데이터를 토대로 에러 발생 여부를 판단하는 에러 판단부; 및
    상기 제어 로직에서 출력되는 디코딩 신호에 응답하여 상기 에러 데이터를 디코딩하고, 디코딩 결과에 따른 신호를 출력하는 디코더를 포함하는 시스템.
  19. 제17항에 있어서,
    상기 에러 판단부는 상기 에러 데이터의 수가 임계치보다 많으면 에러 정정이 불가능한 것으로 판단하고 정정 불가능 에러 코드를 활성화시키고,
    상기 에러 데이터의 수가 임계치보다 적으면 상기 에러 정정이 가능한 것으로 판단하여 상기 정정 불가능 에러 코드를 비활성화시키는 시스템.
  20. 제17항에 있어서,
    상기 디코더는 상기 디코딩 동작이 패스되면 패스 신호를 출력하고, 상기 디코딩 동작이 페일되면 페일 신호를 출력하는 시스템.
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