KR102532528B1 - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 커맨드에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부; 메모리 장치의 고유 정보를 저장하는 픽스 코드 저장부; 상기 메모리 장치의 가변 정보를 생성하는 로직 코드 생성부; 및 상기 인에이블 신호에 응답하여 상기 고유 정보와 상기 가변 정보를 조합하여 리드 정보를 생성하고, 하나의 내부 클럭에 응답하여 상기 리드 정보를 출력하는 출력부를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것이다.
저장 장치는 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 비휘발성 메모리 장치 또는 휘발성 메모리 장치를 포함할 수 있다. 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 유지되는 메모리 장치를 의미한다. 휘발성 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸되는 메모리 장치를 의미한다.
이 중에서 비휘발성 메모리 장치는 저전력, 소형화 및 대용량화가 용이하여 휴대용 전자기기의 저장 장치에 많이 사용되고 있다. 이하, 비휘발성 메모리 장치를 예를 들어 설명하도록 한다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 포함된 메모리 셀들을 프로그램, 리드 또는 소거하도록 구성된 주변 회로들과, 주변회로들을 제어하는 제어 로직을 포함할 수 있다.
본 발명은 리드 정보를 빠르게 출력할 수 있는 비휘발성 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터를 저장하도록 구성된 메모리 장치; 및 호스트로부터 수신된 요청에 따라 상기 메모리 장치를 제어하고, 상기 메모리 장치 및 상기 호스트 사이에서 통신하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 메모리 컨트롤러로부터 출력된 커맨드에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부; 상기 메모리 장치의 변하지 않는 정보인 고유 정보를 저장하는 픽스 코드 저장부; 상기 메모리 장치의 가변 정보를 생성하는 로직 코드 생성부; 및 상기 인에이블 신호에 응답하여 상기 고유 정보와 상기 가변 정보를 조합하여 리드 정보를 생성하고, 상기 인에이블 신호에 응답하여 상기 리드 정보를 출력하는 출력부를 포함하고, 상기 인에이블 신호 생성부, 상기 픽스 코드 저장부, 상기 로직 코드 생성부 및 상기 출력부는 제어 로직에 포함되고, 상기 제어 로직은 상기 메모리 컨트롤러로부터 상기 커맨드를 수신받고, 상기 제어 로직에 사용되는 하나의 내부 클럭에 응답하여 동작하는 상기 출력부와 상기 메모리 장치를 동작시키고, 상기 출력부는 상기 하나의 내부 클럭을 사용하여 상기 리드 정보를 출력하는 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 다수의 메모리 블록들; 상기 메모리 블록들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로; 및 호스트와 통신하는 메모리 컨트롤러에 의해 상기 주변 회로를 제어하는 제어 로직을 포함하고, 상기 제어 로직은, 메모리 장치의 가변하지 않는 고유 정보를 상기 메모리 컨트롤러로부터 출력된 커맨드에 응답하여 상기 메모리 장치의 가변 정보와 조합하여 리드 정보를 생성하고, 상기 메모리 장치를 동작시키기 위한 상기 제어 로직에서 사용되는 하나의 내부 클럭에 응답하여 상기 메모리 컨트롤러에게 상기 고유 정보를 포함하는 상기 리드 정보를 출력하도록 구성되는 것을 특징으로 한다.
본 발명의 실시예 따른 메모리 장치의 동작 방법은, 제어 로직에 메모리 장치의 가변하지 않는 고유 정보를 저장하는 단계; 상기 메모리 장치의 가변 정보를 생성하는 단계; 상기 고유 정보와 상기 가변 정보를 조합하여 리드 정보를 생성하는 단계; 및 상기 메모리 장치를 동작시키는 상기 제어 로직에서 사용되는 하나의 내부 클럭에 응답하여 상기 리드 정보를 출력하는 단계를 포함한다.
본 기술은, 메모리 장치의 동작 상태에 따라 변하는 가변 정보와 변하지 않는 고유 정보를 하나의 클럭을 사용하여 출력함으로써 동작 속도 및 타이밍의 제약 없이 리드 정보를 빠르게 출력할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 예시 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 예시 도면이다.
도 3은 본 발명의 실시예에 따른 제어 로직을 설명하기 위한 예시 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 예시 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한, 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 예시 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 저장 장치(storage device; 1100)와, 저장 장치(1100)를 제어하는 호스트(host; 1200)로 구성될 수 있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한, 호스트(1200)와 저장 장치(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1110)를 제어할 수 있다.
메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 본 실시예에서는 메모리 장치(1110)가 플래쉬 메모리로 이루어진 경우를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 예시 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation), 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로(200)와, 주변 회로(200)를 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 워드라인들(WL)와 비트라인들(BL1~BLI; I는 양의 정수)이 연결될 수 있다. 워드라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트라인들(BL1~BLI)은 메모리 블록들에 공통으로 연결될 수 있다. 도 2에는 도시되지 않았으나, 각각의 메모리 블록들(MB1~MBk)에는 워드라인들(WL) 외에도 소스 셀렉트 라인들(source select lines), 드레인 셀렉트 라인들(drain select lines) 또는 파이프 라인들(pipe lines)이 연결될 수 있다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드라인들(WL)에 전달할 수 있다. 도 2에는 도시되지 않았으나, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압(Vop)을 소스 셀렉트 라인들, 드레인 셀렉트 라인들 또는 파이프 라인들에 전달할 수 있다.
페이지 버퍼부(230)는 비트라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 시호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작시, 비트라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다. 검증 동작은 프로그램 동작 및 소거 동작에서 수행되는 검증 동작이 포함될 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다. 또한, 입출력 회로(250)는 제어 로직(300)으로부터 수신받은 리드 정보(READ_ID)를 출력할 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준전류를 생성하고, 페이지 버퍼부(230)로부터 수신받은 센싱 전압(VPB)과 기준전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS), 허용 비트(VRY_BIT<#>) 및 리드 정보(READ_ID)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일되었는지를 판단할 수 있다. 특히, 제어 로직(300)은 메모리 장치(1110)에 대한 다양한 정보를 저장할 수 있으며, 저장된 정보를 메모리 컨트롤러(도 1의 1120)의 요청에 따라 출력할 수 있다. 예를 들면, 제어 로직(300)은 메모리 장치(1110)의 고유 정보를 저장할 수 있고, 동작에 따라 가변하는 가변 정보를 생성할 수 있다. 제어 로직(300)은 리드 정보를 출력하라는 커맨드(CMD)가 수신되면, 고유 정보에 해당되는 픽스 코드와 가변 정보에 해당되는 로직 코드를 조합하여 리드 정보(READ_ID)를 생성하고, 리드 정보(READ_ID)를 출력하도록 구성될 수 있다.
도 3은 본 발명의 실시예들에 따른 제어 로직을 설명하기 위한 예시 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 제어 로직(300)은 픽스 코드 저장부(310), 로직 코드 생성부(320), 인에이블 신호 생성부(330) 및 출력부(340)를 포함할 수 있다.
픽스 코드 저장부(310)는 메모리 장치(1110)의 고유 정보에 해당되는 픽스 코드(fixed code; FIX_CODE)를 저장할 수 있다. 픽스 코드(FIX_CODE)는 메모리 장치(1110)의 동작 및 상태와 관계 없이 변하지 않는 코드일 수 있다. 예를 들면, 픽스 코드(FIX_CODE)는 메모리 장치(1110)의 제조 정보 및 스펙(specification) 정보 등을 포함할 수 있으며, 메모리 장치(1110)의 제조 단계에서 픽스 코드 저장부(310)에 저장될 수 있다.
로직 코드 생성부(320)는 메모리 장치(1110)의 동작 및 상태에 따라 가변하는 정보에 해당되는 로직 코드(logic code; LOGIC_CODE)를 생성하고 저장할 수 있다. 예를 들면, 로직 코드 생성부(320)는 메모리 장치(1110)에서 수행되는 다양한 동작들에 사용되는 전압들의 정보, 싸이클링(cycling) 횟수 및 배드 블록 정보 등을 포함할 수 있다. 싸이클링 횟수는 소거 동작 및 프로그램 동작이 수행되는 횟수를 의미한다. 로직 코드(LOGIC_CODE)는 메모리 장치(1110)의 동작 중, 변하는 정도에 따라 업데이트될 수 있다.
인에이블 신호 생성부(330)는 리드 정보를 출력하라는 커맨드(CMD)에 응답하여 인에이블 신호(EN)를 생성할 수 있다.
출력부(340)는 인에이블 신호(EN)에 응답하여 픽스 코드(FIX_CODE)와 로직 코드(LOGIC_CODE)를 수신하고, 수신된 픽스 코드(FIX_CODE)와 로직 코드(LOGIC_CODE)를 조합하여 리드 정보(READ_ID)를 생성할 수 있다. 또한, 출력부(340)는 내부 클럭에 따라 리드 정보(READ_ID)를 출력할 수 있다. 이를 위해, 출력부(340)는 멀티 플렉서(multiplexer)를 포함할 수 있다. 출력부(340)와 로직 코드 생성부(320)는 글로벌 데이터 라인(global data lines)을 통해 서로 연결될 수 있다. 이러한 경우, 로직 코드 생성부(320)는 글로벌 데이터 라인을 통해 로직 코드(LOGIC_CODE)를 출력부(340)로 전송할 수 있다.
출력부(340)가 서로 다른 클럭에 의해 픽스 코드(FIX_CODE)와 로직 코드(LOGIC_CODE)를 각각 출력하지 않고, 하나의 내부 클럭에 따라 리드 정보(READ_ID)를 출력할 수 있으므로, 제어 로직(300)에서 수행중인 다른 동작의 속도 및 타이밍의 제약 없이 리드 정보(READ_ID)를 출력할 수 있다. 예를 들면, 제어 로직(300)이 내부 클럭에 응답하여 동작하는 경우, 출력부(340)도 내부 클럭에 응답하여 리드 정보(READ_ID)를 출력할 수 있으므로, 픽스 코드(FIX_CODE)와 로직 코드(LOGIC_CODE)가 포함된 리드 정보(READ_ID)를 다른 동작에 관계없이 빠르게 출력할 수 있다.
상술한 실시예에서는 픽스 코드 저장부(310), 로직 코드 생성부(320), 인에이블 신호 생성부(330) 및 출력부(340)가 제어 로직(300) 내에 포함되었으나, 픽스 코드 저장부(310), 로직 코드 생성부(320), 인에이블 신호 생성부(330) 및 출력부(340) 중 일부는 제어 로직(300)의 외부에 구성될 수도 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(도 2의 1110)에 리드 정보 출력을 위한 커맨드(도 2의 CMD)가 수신되면, 인에이블 신호 생성부(도 3의 330)는 인에이블 신호(EN)를 생성한다(S400). 생성된 인에이블 신호(EN)는 출력부(도 3의 340)에 전송된다.
출력부(340)는 인에이블 신호(EN)에 따라 픽스 코드(도 3의 FIX_CODE) 및 로직 코드(LOGIC_CODE)를 수신한다(S410). 픽스 코드(FIX_CODE)는 픽스 코드 저장부(도 3의 310)로부터 출력되고, 로직 코드(LOGIC_CODE)는 로직 코드 생성부(도 3의 320)로부터 출력될 수 있다.
이어서, 출력부(340)는 픽스 코드(FIX_CODE)와 로직 코드(LOGIC_CODE)를 조합하여 리드 정보(도 3의 READ_ID)를 생성한다(S420).
출력부(340)는 생성된 리드 정보(READ_ID)를 출력한다(S430). 예를 들면, 출력부(340)에서 출력된 리드 정보(READ_ID)는 입출력 회로(도 2의 250)에 전송될 수 있고, 입출력 회로(250)는 수신받은 리드 정보(READ_ID)를 메모리 컨트롤러(도 1의 1120)로 출력할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 5를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(3100) 및 메모리 장치(1110)를 포함할 수 있다. 메모리 컨트롤러(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출하고 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어 동작을 수행할 수 있다. 또한, 도 5에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 예시 도면이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 저장 장치
1110: 메모리 장치 1120: 메모리 컨트롤러
100: 메모리 시스템 200: 주변 회로들
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼부 240: 컬럼 디코더
250: 입출력 회로 260: 전류 센싱 회로
PB: 페이지 버퍼
300: 제어 로직 310: 픽스 코드 저장부
320: 로직 코드 생성부 330: 인에이블 신호 생성부
340: 출력부 FIX_CODE: 픽스 코드
로직 코드: LOGIC_CODE READ_ID: 리드 정보

Claims (19)

  1. 데이터를 저장하도록 구성된 메모리 장치; 및
    호스트로부터 수신된 요청에 따라 상기 메모리 장치를 제어하고, 상기 메모리 장치 및 상기 호스트 사이에서 통신하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    상기 메모리 컨트롤러로부터 출력된 커맨드에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 메모리 장치의 변하지 않는 정보인 고유 정보를 저장하는 픽스 코드 저장부;
    상기 메모리 장치의 가변 정보를 생성하는 로직 코드 생성부; 및
    상기 인에이블 신호에 응답하여 상기 고유 정보와 상기 가변 정보를 조합하여 리드 정보를 생성하고, 상기 인에이블 신호에 응답하여 상기 리드 정보를 출력하는 출력부를 포함하고,
    상기 인에이블 신호 생성부, 상기 픽스 코드 저장부, 상기 로직 코드 생성부 및 상기 출력부는 제어 로직에 포함되고,
    상기 제어 로직은 상기 메모리 컨트롤러로부터 상기 커맨드를 수신받고, 상기 제어 로직에 사용되는 하나의 내부 클럭에 응답하여 동작하는 상기 출력부와 상기 메모리 장치를 동작시키고,
    상기 출력부는 상기 하나의 내부 클럭을 사용하여 상기 리드 정보를 출력하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 고유 정보는 상기 메모리 장치의 동작 및 상태와 관계 없이 변하지 않는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 고유 정보는 상기 메모리 장치의 제조 정보 및 스펙(specification) 정보를 포함하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 고유 정보는 상기 메모리 장치의 제조 단계에서 상기 픽스 코드 저장부에 저장되는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 가변 정보는 상기 메모리 장치의 동작 및 상태에 따라 가변하는 정보를 포함하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 가변 정보는 상기 메모리 장치에서 수행되는 다양한 동작들에 사용되는 전압들의 정보, 싸이클링 횟수 및 배드 블록 정보를 포함하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 인에이블 신호 생성부는 상기 리드 정보를 출력하기 위한 상기 커맨드에 응답하여 상기 인에이블 신호를 출력하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 출력부는, 상기 인에이블 신호에 응답하여 상기 고유 정보와 상기 가변 정보를 수신하고, 수신된 상기 고유 정보와 상기 가변 정보를 조합하여 상기 리드 정보를 생성하고, 상기 리드 정보를 출력하는 메모리 시스템.
  9. 삭제
  10. 데이터가 저장되는 다수의 메모리 블록들;
    상기 메모리 블록들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로; 및
    호스트와 통신하는 메모리 컨트롤러에 의해 상기 주변 회로를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은,
    메모리 장치의 가변하지 않는 고유 정보를 상기 메모리 컨트롤러로부터 출력된 커맨드에 응답하여 상기 메모리 장치의 가변 정보와 조합하여 리드 정보를 생성하고, 상기 메모리 장치를 동작시키기 위한 상기 제어 로직에서 사용되는 하나의 내부 클럭에 응답하여 상기 메모리 컨트롤러에게 상기 고유 정보를 포함하는 상기 리드 정보를 출력하도록 구성된 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 제어 로직은,
    상기 커맨드에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 고유 정보를 저장하는 픽스 코드 저장부;
    상기 가변 정보를 생성하는 로직 코드 생성부; 및
    상기 인에이블 신호에 응답하여 상기 고유 정보와 상기 가변 정보를 조합하여 상기 리드 정보를 출력하는 출력부를 포함하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 고유 정보는 상기 메모리 장치의 동작 및 상태와 관계 없이 변하지 않는 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 고유 정보는 상기 메모리 장치의 제조 정보 및 스펙(specification) 정보를 포함하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 고유 정보는 상기 메모리 장치의 제조 단계에서 상기 제어 로직에 저장되는 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 가변 정보는 상기 메모리 장치의 동작 및 상태에 따라 가변하는 정보를 포함하는 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 가변 정보는 상기 메모리 장치에서 수행되는 다양한 동작들에 사용되는 전압들의 정보, 싸이클링 횟수 및 배드 블록 정보를 포함하는 메모리 장치.
  17. 제어 로직에 메모리 장치의 가변하지 않는 고유 정보를 저장하는 단계;
    상기 메모리 장치의 가변 정보를 생성하는 단계;
    상기 고유 정보와 상기 가변 정보를 조합하여 리드 정보를 생성하는 단계; 및
    상기 메모리 장치를 동작시키는 상기 제어 로직에서 사용되는 하나의 내부 클럭에 응답하여 상기 리드 정보를 출력하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 고유 정보는 고정된 코드로 유지되는 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 가변 정보는 상기 메모리 장치의 동작에 따라 업데이트되는 메모리 장치의 동작 방법.
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