KR102593178B1 - 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 써치 커맨드를 전송하는 메모리 컨트롤러; 및 상기 써치 커맨드에 응답하여 메모리 블록에 포함된 다수의 페이지들 중 마지막으로 소거된 페이지를 찾고, 상기 마지막으로 소거된 페이지의 어드레스를 상기 메모리 컨트롤러로 전송하는 메모리 장치를 포함하고, 상기 메모리 컨트롤러는 상기 마지막으로 소거된 페이지의 어드레스에 따라 상기 메모리 장치를 제어하도록 구성된 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Memory device, memory system having the same, and operating method thereof}
본 발명은 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 소거 페이지를 용이하게 찾기 위한 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템은 데이터가 저장되는 저장 장치와, 저장 장치와 외부 장치 사이에서 커맨드, 어드레스 및 데이터 전송을 제어하는 메모리 컨트롤러를 포함할 수 있다.
저장 장치는 다수의 메모리 장치들을 포함할 수 있다. 메모리 장치들은 데이터 저장 방식에 따라 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구분될 수 있다.
외부 장치는 일반적으로 호스트(host)라 불리며, PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치와 통신할 수 있다. 외부 장치와 저장 장치 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 메모리 시스템의 파워 온(power on) 시에, 메모리 블록에 포함된 페이지들의 상태를 판단하는 동작을 메모리 장치 내부에서 수행할 수 있는 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 써치 커맨드를 전송하는 메모리 컨트롤러; 및 상기 써치 커맨드에 응답하여 메모리 블록에 포함된 다수의 페이지들 중 마지막으로 소거된 페이지를 찾고, 상기 마지막으로 소거된 페이지의 어드레스를 상기 메모리 컨트롤러로 전송하는 메모리 장치를 포함하고, 상기 메모리 컨트롤러는 상기 마지막으로 소거된 페이지의 어드레스에 따라 상기 메모리 장치를 제어하도록 구성된다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 블록에 포함된 다수의 페이지들 중, 어드레스에 따라 제1 페이지와 제2 페이지를 설정하는 단계; 상기 제1 페이지와 상기 제2 페이지 사이의 가운데에 위치한 페이지를 제3 페이지로 설정하는 단계; 상기 제3 페이지의 프로그램 또는 소거 여부를 판단하는 단계; 상기 판단 결과, 상기 제3 페이지가 프로그램된 페이지이면 상기 제3 페이지에서 상기 제2 페이지 방향으로 마지막 소거 페이지를 찾고, 상기 판단 결과, 상기 제3 페이지가 소거된 페이지이면 상기 제3 페이지에서 상기 제1 페이지 방향으로 상기 마지막 소거 페이지를 찾는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 컨트롤러로부터 써치 커맨드 및 어드레스들을 출력하는 단계; 상기 써치 커맨드 및 상기 어드레스들에 응답하여 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록에 포함된 페이지들 중, 상기 어드레스에 포함된 제1 어드레스와 제2 어드레스를 연산하여 제3 어드레스에 해당되는 페이지를 리드하는 단계; 상기 제3 어드레스에 해당되는 페이지가 상기 선택된 메모리 블록에 포함된 상기 페이지들 중 마지막으로 소거된 페이지가 아니면, 상기 제3 어드레스를 가변하면서 상기 마지막으로 소거된 페이지를 찾는 단계를 포함한다.
본 기술은 메모리 블록에 포함된 페이지들의 상태를 판단하는 동작을 메모리 컨트롤러 대신 메모리 장치가 수행함으로써, 메모리 컨트롤러의 동작 효율을 개선할 수 있다.
또한, 본 기술은 바이너리 써치(binary search) 연산을 통해, 메모리 블록 내에서 소거된 페이지를 찾는 동작 시간을 단축할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 컨트롤러와 저장 장치 간의 연결 관계를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 장치를 설명하기 위한 도면이다.
도 5는 도 4의 페이지 버퍼를 설명하기 위한 도면이다.
도 6은 도 4의 전류 센싱 회로를 설명하기 위한 도면이다.
도 7은 도 4의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 8은 도 4의 메모리 블록들이 3차원 구조로 구현된 일 실시예를 설명하기 위한 사시도이다.
도 9는 도 4의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 10은 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 11은 다수의 청크(chunk)들로 구분된 메모리 블록을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 소거 페이지를 찾는 방법을 설명하기 위한 순서도이다.
도 13은 도 12의 순서도에 따른 실시예를 설명하기 위한 도면이다.
도 14는 도 12의 순서도에 따른 다른 실시예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예에 따른 메모리 컨트롤러와 메모리 장치 사이의 동작 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예를 다수의 메모리 장치들에 적용한 실시예를 설명하기 위한 도면이다.
도 17은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 구성을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한, 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1100)은 데이터가 저장되는 저장 장치(1110)와, 저장 장치(1110)를 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다. 메모리 시스템(1100)은 호스트(1200)와 연결되어 호스트(1200)의 요청에 따라 데이터를 저장하거나 저장된 데이터를 호스트(1200)로 출력할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1100)과 통신할 수 있다. 또한, 호스트(1200)와 메모리 시스템(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 메모리 시스템(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 저장 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 저장 장치(1110)를 제어할 수 있다. 메모리 컨트롤러(1120)는 메모리 시스템(1100)의 파워(power)가 온(on)되면, 저장 장치(1110)의 상태를 파악한다. 메모리 컨트롤러(1120)에 저장 장치(1110)의 상태에 대한 정보가 저장되지만, 메모리 시스템(1100)의 파워(power)가 순간적으로 오프(off)될 때에는 저장 장치(1110)의 정보가 메모리 컨트롤러(1120)에 정상적으로 전송되지 않을 수 있다. 이러한 경우를 고려하여, 메모리 컨트롤러(1120)에 저장된 정보만으로는 메모리 시스템(1100)의 신뢰도가 저하될 수 있으므로, 메모리 시스템(1100)의 파워(power)가 온(on)되면, 메모리 컨트롤러(1120)는 저장 장치(1110)의 상태를 파악하기 위한 동작을 수행한다.
저장 장치(1110)는 다수의 메모리 장치들을 포함할 수 있다. 메모리 장치들은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)로 이루어질 수 있다. 본 발명의 실시예에 따르면, 메모리 시스템(1100)의 파워(power)가 온(on)되어 메모리 컨트롤러(1120)가 저장 장치(1110)의 상태를 판단하기 위한 커맨드를 저장 장치(1110)에 전송하면, 저장 장치(1110)는 자체적으로 상태 판단 동작을 수행하고, 상태 판단 동작의 결과(정보)를 메모리 컨트롤러(1120)에 전송할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
메모리 컨트롤러(1120)는 도 1에서 설명한 바와 같이 호스트(1200)와 저장 장치(1110) 사이의 데이터 교환을 위하여 다수의 장치들을 포함할 수 있다. 도 2에서는 본 발명의 실시예에 관련된 장치만 도시되었으므로, 도 2에 도시된 장치 외에도 다양한 장치들이 메모리 컨트롤러(1120)에 포함될 수 있다.
도 2를 참조하면, 메모리 컨트롤러(1120)는 어드레스 저장부(1121) 및 커맨드 출력부(1122)를 포함할 수 있다.
어드레스 저장부(1121)에는 메모리 장치와 관련된 다양한 어드레스들의 정보가 저장될 수 있다. 어드레스 저장부(1121)에는 메모리 장치의 특정 상태에 해당되는 어드레스들에 대한 정보가 저장될 수 있다. 예를 들면, 어드레스 저장부(1121)에는 메모리 시스템(도 1의 1100)의 파워가 오프되기 이전의 마지막 프로그램 페이지의 어드레스 또는 마지막 소거 페이지의 어드레스가 저장될 수 있고, 해당 페이지가 포함된 메모리 블록 및 플래인(plane)의 어드레스가 저장될 수 있다. 또한, 메모리 시스템(1100)의 파워가 온 되면, 메모리 컨트롤러(1120)는 저장 장치(1110)로부터 보다 정확한 정보를 얻기 위하여 마지막 소거 페이지 어드레스(ADD_PAGE)를 수신받을 수 있다. 메모리 컨트롤러(1120)는 어드레스 저장부(1121)에 저장된 정보를 토대로 하여 저장 장치(1110)에 커맨드 및 어드레스를 출력할 수 있다.
커맨드 출력부(1122)는 메모리 시스템(1100)의 파워가 온 되면, 저장 장치(1110)에 커맨드(CMD)를 출력할 수 있다.
도 3은 도 1의 메모리 컨트롤러와 저장 장치 간의 연결 관계를 설명하기 위한 도면이다.
도 3을 참조하면, 도 1에 도시된 저장 장치(1110)는 다수의 메모리 장치들(dies; D0~Dk; k는 양의 정수)을 포함할 수 있다. 메모리 장치들(D0~Dk)은 채널(channel; CH)을 통해 메모리 컨트롤러(1120)에 연결될 수 있다. 예를 들면, 커맨드, 어드레스 및 데이터는 메모리 컨트롤러(1120)와 저장 장치(1110) 사이에서 채널(CH)을 통해 전송될 수 있다. 보다 구체적으로 설명하면, 저장 장치(1110)에 포함된 다수의 메모리 장치들(D0~Dk) 중에서 선택된 메모리 장치는 채널(CH)을 통해 메모리 컨트롤러(1120)와 통신할 수 있다.
메모리 장치들(D0~Dk)은 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있으나, 최근에는 휴대용 전자기기들에서는 전원 공급이 차단되어도 데이터가 유지될 수 있는 비휘발성 메모리 장치가 많이 사용되고 있다. 예를 들면, 메모리 장치들(D0~Dk)은 낸드 플래시 메모리 장치들(NAND flash memory devices)을 포함할 수 있다.
상술한 메모리 장치들(D0~Dk)중에서 어느 하나를 예를 들어 메모리 장치를 보다 구체적으로 설명하면 다음과 같다.
도 4는 도 3의 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation), 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로(200)와, 주변 회로(200)를 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 워드 라인들(word lines; WL), 드레인 셀렉트 라인들(drain select lines; DSL), 소스 셀렉트 라인들(source select lines; SSL), 소스 라인(source line: SL) 및 비트 라인들(bit lines; BL1~BLI; I는 양의 정수)이 연결될 수 있다. 워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)은 각각의 메모리 블록들에 연결될 수 있고, 소스 라인(SL)은 다수의 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있으며, 비트 라인들(BL1~BLI)도 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드 라인들(WL), 드레인 셀렉트 라인들(DSL), 소스 셀렉트 라인들(SSL) 및 소스 라인(SL)에 전달할 수 있다.
페이지 버퍼부(230)는 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 장치(D0)의 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)의 입출력을 관리할 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신받고 리를 제어 로직(300)으로 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation), 검증 동작(verify operation) 또는 상태 판단(status detect operation) 동작시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼부(230)로부터 수신받은 센싱 전압(VPB)과 기준 전류를 서로 비교하고, 비교 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 선택된 페이지의 프로그램 또는 소거 여부를 판단할 수 있다. 예를 들면, 제어 로직(300)에 패스 신호(PASS)가 수신되면, 제어 로직(300)은 선택된 페이지를 프로그램된 페이지로 판단할 수 있고, 페일 신호(FAIL)가 수신되면, 제어 로직(300)은 선택된 페이지를 소거된 페이지로 판단할 수 있다. 판단 결과에 따라, 제어 로직(300)은 마지막 소거 페이지의 어드레스를 입출력 회로(250)를 통해 메모리 컨트롤러(1120)에 전달할 수 있다.
도 5는 도 4의 페이지 버퍼를 설명하기 위한 도면이다.
도 4에 도시된 제1 내지 제I 페이지 버퍼들(PB1~PBI)은 서로 동일하게 구성될 수 있으므로, 도 5에는 이 중 어느 하나인 제1 페이지 버퍼(PB1)가 실시예로써 개략적으로 도시되었다.
도 5를 참조하면, 제1 비트 라인(BL1)에 연결된 제1 페이지 버퍼(PB1)는 제1 내지 제10 스위치들(S1~S10)을 포함할 수 있다. 제1 내지 제10 스위치들(S1~S10)을 제어하기 위한 신호들(PBSENSE, TRANSO, SA_CSOC, SA_PRE, SA_SENSE, SE_DIS 및 SA_STB_N)은 페이지 버퍼 제어 신호들(도 4의 PBSIGNALS)에 포함될 수 있다.
제1 스위치(S1)는 센싱 신호(PBSENSE)에 응답하여 제1 비트 라인(BL1)과 제1 전류 센싱 노드(CSO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제2 스위치(S2)는 전송 신호(TRANSO)에 응답하여 제1 전류 센싱 노드(CSO)와 센싱 노드(SO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 센싱 노드(SO)는 데이터 저장부에 연결될 수 있으며, 센싱 동작 시 전류 센싱 회로(도 4의 260)에 연결될 수 있다. 센싱 동작시 센싱 노드(SO)에 인가된 전압이 센싱 전압(도 4의 VPB)으로써 전류 센싱 회로(260)에 전달될 수 있다. 예를 들면, 센싱 동작시 제1 내지 제I 페이지 버퍼들(PB1~PBI)의 센싱 노드들(SO)이 전류 센싱 회로(260)에 공통으로 연결되는데, 이때 제1 내지 제I 페이지 버퍼들(PB1~PBI)에서 전류 센싱 회로(260)에 전달되는 전압이 센싱 전압(VPB)이 될 수 있다.
제3 스위치(S3)는 프리차지 전송 신호(SA_CSOC)에 응답하여, 제4 스위치(S4)와 제5 스위치(S5) 사이에 연결된 노드와 제1 전류 센싱 노드(CSO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제4 스위치(S4)는 데이터 노드(QS)의 전위에 따라 전원 단자(VCC)와 제5 스위치(S5)를 서로 연결하는 PMOS 트랜지스터로 구현될 수 있다. 데이터 노드(QS)는 래치에 저장된 데이터에 따라 가변될 수 있으며, 로우(low)로 초기화될 수 있다. 제5 스위치(S5)는 프리차지 신호(SA_PRE)에 응답하여 제4 스위치(S4)를 통해 전달된 전원 전압을 제2 전류 센싱 노드(SEN)로 전달하는 PMOS 트랜지스터로 구현될 수 있다. 제6 스위치(S6)는 센싱 전달 신호(SA_SENSE)에 응답하여 제2 전류 센싱 노드(SEN)와 제1 전류 센싱 노드(CSO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다.
제7 스위치(S7)는 디스차지 신호(SA_DIS)에 응답하여 제1 전류 센싱 노드(CSO)와 제8 스위치(S8)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제8 스위치(S8)는 래치에 연결된 데이터 노드(QS)의 전위에 응답하여 제7 스위치(S7)와 접지 단자를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다.
제9 스위치(S9)는 스트로브 신호(SA_STB_N)에 응답하여 전원 전압 단자(VCC)와 제10 스위치(S10)를 서로 연결하는 PMOS 트랜지스터로 구현될 수 있다. 제10 스위치(S10)는 제2 전류 센싱 노드(SEN)의 전위에 응답하여 제9 스위치(S9)와 래치 사이에서 전류 패스(current path)를 형성하는 PMOS 트랜지스터로 구현될 수 있다.
상술한 제1 페이지 버퍼(PB1)의 동작을 설명하면 다음과 같다.
제1 비트 라인(BL1)을 양전압으로 프리차지하기 위한 프리차지 동작이 수행될 수 있다. 프리차지 동작시, 래치에는 '0' 데이터가 저장될 수 있다. '0' 데이터에 의해 데이터 노드(QS)는 로우(low)로 초기화될 수 있다. 데이터 노드(QS)의 전위가 로우(low)이면, 제4 스위치(S4)가 턴온될 수 있다. 프리차지 전송 신호(SA_CSOC)와 센싱 신호(PBSENSE)에 응답하여 제3 및 제1 스위치들(S3 및 S1)이 턴온되면, 제4, 제3 및 제1 스위치들(S4, S3 및 S1)을 통하여 전류 패스(current path)가 형성될 수 있다. 이로 인해, 제1 비트라인(BL1)과 전원 단자(VCC)가 서로 연결되어, 제1 비트라인(BL1)이 양전압으로 프리차지될 수 있다. 제1 비트 라인(BL1)을 프리차지하는 방법은 상술한 방법 외에도 다양한 방법으로 수행될 수 있다.
제1 비트 라인(BL1)이 프리차지되면, 프리차지 전송 신호(SA_CSOC)와 센싱 신호(PBSENSE)에 응답하여 제3 및 제5 스위치들(S3 및 S5)이 턴오프되고, 이로 인해 제1 전류 센싱 노드(CSO)에 프리차지 전압 공급이 중단될 수 있다. 이어서, 선택된 워드라인에 검증 전압이 인가되면, 선택된 워드라인에 연결된 메모리 셀의 문턱 전압에 따라 제1 비트라인(BL1)의 전위가 프리차지 레벨로 유지되거나 낮아질 수 있다. 이어서, 제1 비트라인(BL1)의 전위를 센싱하기 위한 센싱 동작이 수행될 수 있다.
센싱 동작시, 제1 및 제6 스위치들(S1 및 S6)이 턴온되므로, 제10 스위치(S10)는 제1 전류 센싱 노드(CSO)의 전위에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 이어서, 스트로브 신호(SA_STB_N)에 따라 제9 스위치(S9)가 턴온되면 제10 스위치(S10)의 턴온 또는 턴오프 여부에 따라 래치에 저장된 데이터(QS)는 이전 데이터를 유지하거나 바뀌게 된다. 여기서, 제5 스위치(S5)가 턴오프되는 시점부터 제9 스위치(S9)가 턴온되는 시점까지의 시간을 스트로브 시간(strobe time)이라고 가정하면, 스트로브 시간을 조절하여 검증 동작에 사용되는 전류량을 가변할 수 있다.
도 6은 도 4의 전류 센싱 회로를 설명하기 위한 도면이다.
도 6을 참조하면, 전류 센싱 회로(260)는 페일 비트 수가 허용 비트 수 이하이면 패스 신호(PASS)를 출력하고, 페일 비트 수가 허용 비트 수를 초과하면 페일 신호(FAIL)를 출력할 수 있다. 페일 비트 수는 제1 내지 제I 페이지 버퍼들(도 4의 PB1~PBI)로부터 수신된 센싱 전압들(VPB)에 따라 결정될 수 있고, 허용 비트 수는 제어 로직(도 4의 300)에서 출력되는 허용 비트(VRY_BIT<#>)에 따라 결정될 수 있다. 예를 들면, 문턱전압이 목표전압보다 낮은 메모리 셀(이하, 페일 셀)이 페일 셀에 해당되므로, 페일 셀들의 개수가 증가할수록 페일 비트 수도 증가한다. 따라서, 페일 비트 수는 프로그램 루프 수가 증가할수록 감소할 수 있다. 허용 비트 수는 제어 로직(300)에 설정된 허용 정보에 따라 일정하게 유지될 수 있다.
전류 센싱 회로(260)를 구체적으로 설명하면 다음과 같다.
전류 센싱 회로(260)는 전압 생성부(61), 청크 인에이블 스위치(S611), 인에이블 스위치(S612), 페일 비트 카운터(fail bit counter; 62), 허용 비트 카운터(allow bit counter; 63) 및 비교기(64)를 포함할 수 있다.
전압 생성부(61)는 페일 비트 전류(IPB)와 기준 전류(IREF)에 따라 패스 전압(VP) 및 페일 전압(VN)을 생성할 수 있다. 예를 들면, 전압 생성부(61)는 페일 비트 전류(IPB)가 증가하면 패스 전압(VP)보다 높은 페일 전압(VN)을 생성할 수 있고, 페일 비트 전류(IPB)가 감소하면 페일 전압(VN)보다 높은 패스 전압(VP)을 생성할 수 있다. 이를 위해, 전압 생성부(61)는 제1 및 제2 스위치들(S601 및 S602)을 포함할 수 있다. 제1 스위치(S601)는 전원 전압(VCC)이 인가되는 단자와 제1 노드(N1) 사이에 연결되며, 제1 노드(N1)의 전압에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 PMOS 트랜지스터로 구현될 수 있다.
제2 스위치(S602)는 전원 전압(VCC)이 인가되는 단자와 제2 노드(N2) 사이에 연결되며, 제1 노드(N1)의 전압에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 PMOS 트랜지스터로 구현될 수 있다. 제1 노드(N1)를 흐르는 전류가 페일 비트 전류(IPB)가 되고, 전압은 패스 전압(VP)이 된다. 제2 노드(N2)를 흐르는 전류가 기준 전류(IREF)가 되고, 전압은 페일 전압(VN)이 된다. 따라서, 페일 비트 전류(IPB)가 높아지면 패스 전압(VP)은 낮아지고, 페일 비트 전류(IPB)가 낮아지면 패스 전압(VP)은 높아진다. 또한, 기준 전류(IREF)가 높아지면 페일 전압(VN)은 낮아지고, 기준 전류(IREF)가 낮아지면 페일 전압(VN)은 높아진다.
청크 인에이블 스위치(S611)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되며, 청크(chunk) 단위로 구분된 페이지 버퍼들의 내부 노드들의 전압인 청크 전압(CHK<i>)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다.
인에이블 스위치(S612)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결되며, 패스/페일 판단 동작을 위한 인에이블 신호(EN)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다.
페일 비트 카운터(62)는 페이지 버퍼들의 센싱 노드들(SO)을 통해 전달되는 센싱 전압(VPB)에 따라 제3 노드(N3)의 전류를 가변하도록 구성될 수 있다. 예를 들면, 페일 비트 카운터(62)는 다수의 페일 비트 기준 스위치들(S621R~S62IR)과 다수의 페일 비트 스위치들(S621~S62I)을 포함할 수 있다. 페일 비트 기준 스위치들(S621R~S62IR)은 페일 비트 스위치들(S621~S62I)과 각각 쌍을 이루어 제3 노드(N3)에 병렬로 연결될 수 있다. 예를 들면, 제1 페일 비트 기준 스위치(S621R)와 제1 페일 비트 스위치(S621)는 제3 노드(N3)와 접지단자 사이에서 직렬로 연결될 수 있다. 이와 같은 방식으로, 제I 페일 비트 기준 스위치(S62IR)와 제I 페일 비트 스위치(S62I)는 제3 노드(N3)와 접지단자 사이에서 직렬로 연결될 수 있다.
다수의 페일 비트 기준 스위치들(S621R~S62IR)은 기준 전압(VREF)에 응답하여 공통으로 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 다수의 페일 비트 스위치들(S621~S62I)의 게이트들은 페이지 버퍼들의 센싱 노드들(SO)에 각각 연결될 수 있다. 센싱 노드들(SO)의 전압을 센싱 전압(VPB)으로 정의하였으므로, 페일 비트는 하이(high)의 센싱 전압을 의미할 수 있다. 다수의 페일 비트 스위치들(S621~S62I)은 게이트들에 하이(high)의 전압들이 인가되면 턴온(turn on)되는 NMOS 트랜지스터들로 구현될 수 있다. 따라서, 페일 비트 수가 증가할수록 턴온(turn on)되는 페일 비트 스위치들(S621~S62I)의 개수가 증가할 수 있다. 턴온(turn on)되는 페일 비트 스위치들(S621~S62I)의 개수가 증가하면, 제3 노드(N3)를 흐르는 전류도 증가할 수 있다.
허용 비트 카운터(63)는 설정된 허용 비트(VRY_BIT<#>)에 따라 제4 노드(N4)의 전류를 일정하게 유지하도록 구성될 수 있다. 즉, 제4 노드(N4)의 전류는 허용 비트(VRY_BIT<#>)에 따라 가변되지만, 허용 비트(VRY_BIT<#>)가 일정하게 유지되기 때문에 제4 노드(N4)를 흐르는 전류도 일정하게 유지될 수 있다. 허용 비트(VRY_BIT<#>)는 ECC(error correction code) 능력 등을 고려하여 메모리 장치에 따라 다르게 설정될 수 있다.
허용 비트 카운터(63)는 다수의 허용 비트 기준 스위치들(S631R~S63JR)과 다수의 허용 비트 스위치들(S631~S63J)을 포함할 수 있다. 허용 비트 기준 스위치들(S631R~S63JR)은 허용 비트 스위치들(S631~S63J)과 각각 쌍을 이루어 제4 노드(N4)에 병렬로 연결될 수 있다. 예를 들면, 제1 허용 비트 기준 스위치(S631R)와 제1 허용 비트 스위치(S631)는 제4 노드(N4)와 접지단자 사이에서 직렬로 연결될 수 있다. 이와 같은 방식으로, 제J 페일 비트 기준 스위치(S62JR)와 제J 페일 비트 스위치(S62J)는 제4 노드(N4)와 접지단자 사이에서 직렬로 연결될 수 있다. 다수의 허용 비트 기준 스위치들(S631R~S63IR)은 기준전압(VREF)에 응답하여 공통으로 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 다수의 허용 비트 스위치들(S631~S63I)의 게이트들은 제어 로직(300)에서 출력되는 허용 비트(VRY_BIT<J:1>)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 따라서, 허용 비트 수가 증가할수록 턴온(turn on)되는 허용 비트 스위치들(S631~S63I)의 개수가 증가할 수 있다. 턴온(turn on)되는 허용 비트 스위치들(S631~S63I)의 개수가 증가하면, 제4 노드(N4)를 흐르는 전류도 증가할 수 있다.
상술한 바와 같이, 제4 노드(N4)의 전류는 허용 비트(VRY_BIT<J:1>)에 따라 일정하게 유지되는 반면, 제3 노드(N3)의 전류는 각 프로그램 루프의 페일 비트에 따라 가변된다. 따라서, 청크 인에이블 스위치(S611) 및 인에이블 스위치(S612)가 모두 턴온(turn on)되어 있으면, 제3 노드(N3)의 전류에 따라 페일 비트 전류(IPB) 및 패스전압(VP)이 생성되고, 제4 노드(N4)의 전류에 따라 기준 전류(IREF) 및 페일전압(VN)이 생성된다.
비교기(64)는 인에이블 반전 신호(EN_N)에 응답하여 패스 전압(VP)과 페일 전압(VN)을 비교하고, 비교 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력한다. 예를 들면, 비교기(64)의 플러스 단자(+)에 패스 전압(VP)이 인가될 수 있고, 마이너스 단자(-)에는 페일 전압(VN)이 인가될 수 있다. 따라서, 비교기(64)는 페일 전압(VN)보다 패스 전압(VP)이 높으면 패스 신호(PASS)를 출력하고, 패스 전압(VP)보다 페일 전압(VN)이 높으면 페일 신호(FAIL)를 출력한다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)를 수신하고, 후속 동작이 수행되도록 주변 회로들(도 4의 200)을 제어할 수 있다.
도 7은 도 4의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀 어레이(100)는 다수의 플래인들(PL0~PLi; i는 양의 정수)을 포함할 수 있다. 플래인들(PL0~PLi)은 서로 동일한 구성으로 이루어질 수 있다. 플래인들(PL0~PLi) 각각은 다수의 메모리 블록들(MB0~MBj)을 포함할 수 있다. 플래인들(PL0~PLi) 마다 메모리 블록들(MB0~MBi)의 프로그램 상태가 다를 수 있다. 메모리 블록들(MB0~MBi)은 2차원 또는 3차원 구조로 이루어질 수 있는데, 최근에는 메모리 장치의 집적도 향상을 위하여 메모리 블록들(MB0~MBi)은 주로 3차원 구조로 이루어진다. 3차원 구조의 메모리 블록을 구체적으로 설명하면 다음과 같다.
도 8은 도 4의 메모리 블록들이 3차원 구조로 구현된 일 실시예를 설명하기 위한 사시도이다.
도 8을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트라인들(BL)과 소스 라인(SL) 사이에 배열된 스트링들(strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 8에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 메모리 셀들은 수직 채널막들(CH)과 워드 라인들(WL) 사이에 형성될 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 9는 도 4의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 9를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결된 소스 스트링들(ST_S) 및 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 채널(P_CH)을 통해 서로 연결되어 U자 형태로 이룰 수 있다. 파이프 채널(P_CH)은 파이프 라인(PL)에 연결될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있고, 드레인 스트링들(ST_D)은 비트라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D)은, 제1 방향(Y 방향)으로 배열되고 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열될 수 있다. 메모리 셀들은 소스 수직 채널막들(S_CH)과 워드 라인들(WL) 사이, 드레인 수직 채널막들(D_CH)과 워드 라인들(WL) 사이에 형성될 수 있다.
도 10은 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 블록(MB0)은 비트 라인들(BL1~BLi; i는 양의 정수)과 소스 라인(SL) 사이에 연결된 다수의 셀 스트링들(ST)을 포함할 수 있다. 비트 라인들(BL1~BLi)은 셀 스트링들(ST)에 각각 연결되고, 소스 라인(SL)은 셀 스트링들(ST)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 동일하게 구성되므로, 제1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
셀 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 셀 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)는 하나 이상의 복수개가 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들 중에서 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 따라서, 메모리 블록에는 워드 라인들(WL1~WL16)의 개수만큼의 페이지들(PG)이 포함될 수 있다.
도 11은 다수의 청크(chunk)들로 구분된 메모리 블록을 설명하기 위한 도면이다.
도 11과 도 10을 참조하면, 프로그램 및 리드 동작들은 페이지(PG) 단위로 수행될 수 있는데, 메모리 장치의 집적도 증가로 인해, 셀 스트링들(ST)의 개수가 많아지면서 페이지(PG)의 용량이 증가하고 있다. 이에 따라, 선택된 페이지(PG)의 데이터를 나누어서 처리하는데, 이때의 단위를 청크(chunk)라 한다. 따라서, 하나의 메모리 블록(MB0)에 포함된 다수의 셀 스트링들(ST)은 다수의 청크들(CHK1~CHKp; p는 양의 정수)로 구분될 수 있다. 센싱 동작을 예로 들면, 선택된 페이지의 제1 청크(CHK1)에 포함된 메모리 셀들의 데이터가 센싱된 후, 선택된 페이지의 제2 청크(CHK2)에 포함된 메모리 셀들의 데이터가 센싱되는 순처로 제p 청크(CHKp)까지 순차적으로 메모리 셀들의 데이터가 센싱될 수 있다.
상술한 내용을 토대로 하여 본 발명의 실시예에 따른 소거 페이지를 찾는 방법을 설명하면 다음과 같다.
도 12는 본 발명의 실시예에 따른 소거 페이지를 찾는 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, 메모리 시스템(도 1의 1100)의 파워(power)가 온(ON)되면, 메모리 시스템(1100)에 포함된 메모리 컨트롤러(도 1의 1120)는 소거 페이지를 찾기 위한 써치 커맨드(search command)를 저장 장치(도 1의 1110)에 전송한다(S111).
메모리 컨트롤러(1120)는 다이(DIE; 메모리 장치와 동일함), 플래인(palne), 메모리 블록 및 마지막으로 프로그램된 페이지(last program page)의 어드레스들을 셋업(setup)한다(S112).
메모리 컨트롤러(1120)는 바이너리 써치 연산(binary search calculation)에 따라 임시 페이지를 선택한다(S113).
셋업된 어드레스에 따라 선택된 메모리 장치는 바이너리 써치 연산에 따라 마지막 소거 페이지(last erase page)를 찾는다(S114~S115). 예를 들면, 임시 페이지가 마지막 소거 페이지인지를 판단한다(S114). 임시 페이지가 마지막 소거 페이지가 아니면(아니오), 다른 임시 페이지를 새로 선택하고(S115), 새로 선택된 임시 페이지가 마지막 소거 페이지인지를 판단한다(S114). 이러한 방식으로 임시 페이지가 마지막 소거 페이지로 판단될 때까지 'S114' 단계 및 'S115' 단계가 반복된다. 임시 페이지가 마지막 소거 페이지로 판단되면(예), 마지막 소거 페이지를 찾는 동작이 종료된다. 마지막 소거 페이지의 어드레스(도 2의 ADD_PAGE)는 메모리 커맨드(도 2의 1120)의 어드레스 저장부(1121)로 전송되고, 마지막 소거 페이지의 어드레스(ADD_PAGE)는 어드레스 저장부(1121)에 저장된다.
상술한 방법을 적용한 구체적인 실시예를 설명하면 다음과 같다.
도 13은 도 12의 순서도에 따른 실시예를 설명하기 위한 도면이다.
도 13을 참조하면, 선택된 메모리 블록(MB0)에 제1 내지 제16 페이지들(PG1~PG16)이 포함되고, 프로그램 동작은 제16 페이지(PG16)부터 제1 페이지(PG1) 방향으로 수행된다고 가정한다. 또한, 프로그램된 페이지들이 포함된 프로그램 영역(PA)에는 제16 내지 제8 페이지들(P16~P8)이 포함되고, 소거된 페이지들이 포함된 소거 영역(EA)에는 제7 내지 제1 페이지들(P7~P1)이 포함된다고 가정한다.
도 13의 (A)를 참조하면, 마지막으로 프로그램된 페이지의 어드레스가 제1 어드레스(I1)로 설정된다. 예를 들면, 메모리 시스템의 파워가 오프되기 이전에 마지막으로 프로그램된 페이지의 어드레스는 메모리 컨트롤러에 저장될 수 있다. 하지만, 메모리 시스템의 파워(power)가 비정상적으로 오프(off)된 경우에는 마지막으로 프로그램된 페이지의 어드레스가 메모리 컨트롤러에 저장되지 않을 수 있다. 도 13에서는, 마지막으로 프로그램된 페이지는 제8 페이지(PG8)이지만, 메모리 컨트롤러에 제8 페이지(PG8)가 아닌 다른 페이지가 마지막으로 프로그램된 페이지로 저장된 경우가 예를 들어 도시되어 있다. 제10 페이지(PG10)가 마지막으로 프로그램된 페이지로 저장된 경우를 가정하여 설명하면 다음과 같다.
메모리 컨트롤러에 저장된 마지막으로 프로그램된 제10 페이지의 어드레스가 제1 어드레스(I1)로 정의되고, 이를 이용한 바이너리 써치 알고리즘(binary search algorithm)이 수행될 수 있다. 바이너리 써치 알고리즘을 위하여, 프로그램 동작의 순서가 가장 마지막인 페이지가 제2 어드레스(I2)로 설정될 수 있다. 프로그램 동작이 제16 페이지(PG16)부터 제1 페이지(PH1)의 순서로 수행되는 경우를 예를 들어 설명하도록 한다.
제1 어드레스(I1)와 제2 어드레스(I2)를 연산하여 제1 및 제2 어드레스들(I1 및 I2)의 중간 값을 구한다. 상기 중간 값은 제3 어드레스(I3)로 정의할 수 있다. 만약, 제1 및 제2 어드레스들(I1 및 I2)의 중간 값이 하나의 어드레스로 연산되지 않은 경우, 예를 들면 '(I1-I2)/2'의 결과 값이 하나의 어드레스가 아닌 두 개의 어드레스들로 연산되는 경우에는, 두 개의 어드레스들 중 하나의 어드레스가 선택되도록 설정될 수 있다. 도 13의 (A)의 경우, 제1 어드레스(I1)는 제10 페이지(PG10)이고, 제2 어드레스(I2)는 제1 페이지(I2)이며, 이들의 중간 값에 해당되는 페이지로 제6 페이지(P6)가 선택되면, 제6 페이지(PG6)의 어드레스는 제3 어드레스(I3)로 설정될 수 있다.
이어서, 제3 어드레스(I3)에 해당되는 제6 페이지(PG6)가 프로그램된 페이지인지 소거된 페이지인지를 판단한다. 제6 페이지(PG6)가 프로그램된 페이지인지 소거된 페이지인지를 판단하는 동작은 전류 센싱 회로(도 4의 260)를 사용하여 수행될 수 있다. 전류 센싱 회로(260)는 선택된 페이지의 프로그램 유무에 따라 패스 신호(PASS0 또는 페일 신호(FAIL)를 출력할 수 있다. 예를 들면, 선택된 페이지가 프로그램된 페이지이면 센싱 전압(VPB)이 높아지기 때문에, 전류 센싱 회로(260)는 패스 신호(PASS)를 출력할 수 있다. 만약, 선택된 페이지가 소거된 페이지이면 센싱 전압(VPB)이 낮아지기 때문에, 전류 센싱 회로(260)는 페일 신호(FAIL)를 출력할 수 있다. 이때, 동작 시간 단축을 위하여, 메모리 장치(도 4의 D0)는 선택된 페이지에 대한 패스 또는 페일 관련 정보를 메모리 컨트롤러(도 1의 1120)에 전송하지 않는다. 즉, 제어 로직(도 4의 300)은 선택된 페이지의 프로그램 또는 소거 여부만 판단하고, 판단 결과에 따라 바이너리 써치 알고리즘이 수행되도록 주변 회로(도 4의 200)를 제어할 수 있다.
또한, 제6 페이지(PG6)가 프로그램된 페이지인지 소거된 페이지인지를 판단하는 동작은 선택된 메모리 블록의 선택된 페이지 전체에 대하여 수행될 수 있으나, 동작 시간을 단축하기 위하여 일부 청크(CHK1~CHKp 중 어느 하나)에 대해서만 수행될 수 있다. 예를 들면, 페이지에 포함된 메모리 셀들의 개수가 많은 경우, 선택된 페이지 전체에 대하여 센싱 동작을 수행하기가 어려울 수 있으므로, 센싱 동작은 선택된 페이지를 청크 단위로 구분하여 수행될 수 있다. 이때, 동작 시간 단축을 위하여 다수의 청크들(CHK1~CHKp) 중 일부 청크들 또는 어느 하나의 청크에 대해서만 센싱 동작이 수행될 수 있다. 선택된 페이지가 소거된 페이지인 경우, 어느 청크가 선택되더라도 페일 비트 수는 허용 비트 수보다 많기 때문에 모든 청크들(CHK1~CHKp)에 대하여 센싱 동작을 수행할 필요가 없다. 즉, 일부 청크들의 페일 비트 수는 선택된 페이지에 대한 대표성을 갖기 때문에 선택된 페이지가 프로그램된 페이지인지 또는 소거된 페이지인지를 판단하기 위한 센싱 동작은 일부 또는 하나의 청크에 대해서만 수행할 수 있다. 예를 들어, 제1 청크(CHK1)의 센싱 전압(VPB)만으로 페일 비트를 검출하여 센싱 동작을 수행할 경우, 나머지 청크들(CHK2~CHKp)에 대한 센싱 동작을 생략할 수 있으므로, 센싱 동작에 걸리는 시간을 단축할 수 있다.
제3 어드레스(I3)에 해당되는 페이지가 소거된 페이지로 판단되면, 제3 어드레스(I3)와 제1 어드레스(I1) 사이에서 마지막으로 소거된 페이지를 찾는다. 즉, 제3 어드레스(I3)보다 높은 어드레스 영역에서 마지막으로 소거된 페이지를 찾는다.
도 13의 (B)를 참조하면, (A)의 제3 어드레스(I3)가 제2 어드레스(I2)로 재설정된다. 예를 들면, 제6 페이지(PG6)의 어드레스가 제2 어드레스(I2)로 재설정될 수 있다. 이어서, 제1 어드레스(I1)와 제2 어드레스(I2)의 중간 어드레스에 해당되는 제3 어드레스(I3)를 구한다. 제3 어드레스(I3)에 해당되는 제8 페이지(PG8)가 마지막으로 소거된 페이지인지를 판단한다. 제8 페이지(PG8)가 프로그램된 페이지로 판단되며, 제3 어드레스(I3)와 제2 어드레스(I2) 사이에서 마지막으로 소거된 페이지를 찾는다. 즉, 제3 어드레스(I3)보다 낮은 어드레스 영역에서 마지막으로 소거된 페이지를 찾는다. 제8 페이지(PG8)가 프로그램된 페이지인지 소거된 페이지인지를 판단하는 동작은 상술한 바와 같이 제1 청크(CHK1)에 대해서만 수행할 수 있으며, 이로 인해 동작 시간을 단축할 수 있다.
도 13의 (C)를 참조하면, (B)에서 제3 어드레스(I3)와 제2 어드레스(I2) 사이에 제7 페이지(PG7) 하나만 포함되어 있으므로, 제7 페이지(PG7)의 프로그램 유무를 판단한다. 제7 페이지(PG7)가 소거된 페이지로 판단되면, 제7 페이지(PG7)가 마지막으로 소거된 페이지이므로, 제7 페이지(PG7)의 어드레스는 제4 어드레스(I4)로 설정되고, 제4 어드레스(I4)는 메모리 컨트롤러로 전송될 수 있다. 즉, 도 2에서, 메모리 컨트롤러(1120)의 어드레스 저장부(1121)에 제7 페이지(PG7)에 해당되는 제4 어드레스(I4)가 마지막 소거 페이지 어드레스(ADD_PAGE)로써 저장될 수 있다. 제7 페이지(PG7)가 프로그램된 페이지인지 소거된 페이지인지를 판단하는 동작은 상술한 바와 같이 제1 청크(CHK1)에 대해서만 수행할 수 있으며, 이로 인해 동작 시간을 단축할 수 있다.
도 14는 도 12의 순서도에 따른 다른 실시예를 설명하기 위한 도면이다.
도 14을 참조하면, 선택된 메모리 블록(MB0)에 제1 내지 제16 페이지들(PG1~PG16)이 포함되고, 프로그램 동작은 제16 페이지(PG16)부터 제1 페이지(PG1) 방향으로 수행된다고 가정한다. 또한, 프로그램된 페이지들이 포함된 프로그램 영역(PA)에는 제16 내지 제3 페이지들(P16~P3)이 포함되고, 소거된 페이지들이 포함된 소거 영역(EA)에는 제2 및 제1 페이지들(P2 및 P1)이 포함된다고 가정한다. 또한, 도 14에서 페이지의 프로그램 또는 소거 여부를 판단하는 동작은 도 13에서 상술한 바와 같이 일부 청크에 대해서 수행될 수 있다.
도 14의 (A)를 참조하면, 마지막으로 프로그램된 페이지의 어드레스가 제1 어드레스(I1)로 설정된다. 예를 들면, 메모리 시스템의 파워가 오프되기 이전에 마지막으로 프로그램된 페이지의 어드레스가 메모리 컨트롤러에 저장될 수 있다. 하지만, 메모리 시스템의 파워(power)가 비정상적으로 오프(off)된 경우에는 마지막으로 프로그램된 페이지의 어드레스가 메모리 컨트롤러에 저장되지 않을 수 있다. 도 14의 실시예에서, 실질적으로 마지막으로 프로그램된 페이지는 제3 페이지(PG3)이지만, 메모리 컨트롤러에 제3 페이지(PG3)가 아닌 다른 페이지가 마지막으로 프로그램된 페이지로 저장된 경우가 예를 들어 도시되어 있다. 제13 페이지(PG13)가 마지막으로 프로그램된 페이지로 저장된 경우를 가정하여 설명하면 다음과 같다.
메모리 컨트롤러에 저장된 마지막으로 프로그램된 제13 페이지(PG13)의 어드레스가 제1 어드레스(I1)로 정의되고, 이를 이용한 바이너리 써치 알고리즘이 수행될 수 있다. 바이너리 써치 알고리즘을 위하여, 프로그램 동작의 순서가 가장 마지막인 페이지가 제2 어드레스(I2)로 설정될 수 있다. 프로그램 동작이 제16 페이지(PG16)부터 제1 페이지(PH1)의 순서로 수행되는 경우를 예를 들어 설명하도록 한다.
제1 어드레스(I1)와 제2 어드레스(I2)를 연산하여 제1 및 제2 어드레스들(I1 및 I2)의 중간 값을 구한다. 상기 중간 값은 제3 어드레스(I3)로 정의될 수 있다. 만약, 제1 및 제2 어드레스들(I1 및 I2)의 중간 값이 하나의 어드레스로 연산되지 않은 경우, 예를 들면 '(I1-I2)/2'의 결과 값이 하나의 어드레스가 아닌 두 개의 어드레스들로 연산되는 경우에는, 두 개의 어드레스들 중 하나의 어드레스가 선택되도록 설정될 수 있다. 도 14의 (A)의 경우, 제1 어드레스(I1)는 제13 페이지(PG13)이고, 제2 어드레스(I2)는 제1 페이지(I2)이며, 이들의 중간 값에 해당되는 페이지로 제7 페이지(P7)가 선택되면, 제7 페이지(PG7)의 어드레스가 제3 어드레스(I3)로 설정될 수 있다.
이어서, 제3 어드레스(I3)에 해당되는 제7 페이지(PG7)가 프로그램된 페이지인지 소거된 페이지인지를 판단한다. 제7 페이지(PG7)가 프로그램된 페이지인지 소거된 페이지인지를 판단하는 동작은 전류 센싱 회로(도 4의 260)를 사용하여 수행될 수 있다. 이에 대해서는 도 13에서 설명되었으므로 구체적인 설명은 생략한다.
제3 어드레스(I3)에 해당되는 페이지가 프로그램된 페이지로 판단되면, 제3 어드레스(I3)와 제2 어드레스(I2) 사이에서 마지막으로 소거된 페이지를 찾는다. 즉, 제3 어드레스(I3)보다 낮은 어드레스 영역에서 마지막으로 소거된 페이지를 찾는다.
도 14의 (B)를 참조하면, (A)의 제3 어드레스(I3)가 제1 어드레스(I1)로 재설정된다. 예를 들면, 제7 페이지(PG7)의 어드레스가 제1 어드레스(I1)로 재설정될수 있다. 이어서, 제1 어드레스(I1)와 제2 어드레스(I2)의 중간 어드레스에 해당되는 제3 어드레스(I3)를 구한다. 제3 어드레스(I3)에 해당되는 제4 페이지(PG4)가 마지막으로 소거된 페이지인지를 판단한다. 제4 페이지(PG4)가 프로그램된 페이지로 판단되면, 제3 어드레스(I3)와 제2 어드레스(I2) 사이에서 마지막으로 소거된 페이지를 찾는다. 즉, 제3 어드레스(I3)보다 낮은 어드레스 영역에서 마지막으로 소거된 페이지를 찾는다.
도 14의 (C)를 참조하면, (B)에서 제3 어드레스(I3)와 제2 어드레스(I2) 사이에 제3 및 제2 페이지들(PG3 및 PG2) 두 개가 포함되어 있다. 이 중에서 제3 페이지(PG3)의 어드레스가 제3 어드레스(I3)로 설정된 경우, 제3 페이지(PG3)는 프로그램된 페이지로 판단되므로, 상술한 바이너리 써치 알고리즘에 의해 제2 페이지(PG2)의 어드레스가 제4 어드레스(I4)로 설정될 수 있다. 제4 어드레스(I4)는 메모리 컨트롤러로 전송될 수 있다. 즉, 도 2에서, 메모리 컨트롤러(1120)의 어드레스 저장부(1121)에 제2 페이지(PG2)에 해당되는 제4 어드레스(I4)가 마지막 소거 페이지 어드레스(ADD_PAGE)로써 저장될 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 컨트롤러와 메모리 장치 사이의 동작 방법을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(도 1의 1100)의 파워가 온(ON)되면, 메모리 컨트롤러(도 1의 1120)는 저장 장치(도 1의 1110)의 상태를 파악하기 위한 동작을 수행한다. 예를 들면, 저장 장치(1110)에 포함된 메모리 장치들에서 마지막으로 소거된 페이지들의 어드레스를 얻기 위한 써치 동작이 수행될 수 있다. 예를 들면, 써치 동작은 시작 어드레스 명령 단계(SAIN), 마지막 어드레스 명령 단계(EAIN), 바이너리 써치 알고리즘 수행 단계(BSA) 및 마지막 소거 페이지 어드레스 출력 단계(LEAOUT)를 포함할 수 있다. 써치 동작(search operation)시, 메모리 컨트롤러(1120)는 저장 장치(1110)에 커맨드와 어드레스만 전송하고, 커맨드 및 어드레스를 수신받은 저장 장치(111)가 실질적인 써치 동작을 수행하고, 마지막 소거 페이지 어드레스가 출력되면 저장 장치(1110)는 마지막 소거 페이지 어드레스를 메모리 컨트롤러(1120)에 전송할 수 있다. 써치 동작시 수행되는 단계들(SAIN, EAIN, BSA 및 LEAOUT)을 구체적으로 설명하면 다음과 같다.
시작 어드레스 명령 단계(SAIN)가 시작되면, 메모리 컨트롤러(1120)는 써치 커맨드(CMD1)를 저장 장치(1110)에 전송하여, 저장 장치(1110)가 써치 동작을 수행할 수 있도록 한다. 이어서, 메모리 컨트롤러(1120)는 제1 써치 어드레스(ADD1)를 저장 장치(1110)에 전송한다. 예를 들면, 제1 써치 어드레스(ADD1)에는 써치 동작이 수행될 메모리 장치, 플래인 및 메모리 블록의 어드레스들이 포함될 수 있다. 제1 써치 어드레스(ADD1)가 전송된 후, 메모리 컨트롤러(1120)는 시작 어드레스 커맨드(CMD2) 및 시작 어드레스(I1)를 저장 장치(1110)에 순차적으로 전송할 수 있다. 예를 들면, 저장 장치(1110)에서 선택된 메모리 장치는 시작 어드레스 커맨드(CMD2)에 응답하여 시작 어드레스를 수신할 준비를 하고, 시작 어드레스(I1)가 수신되면 시작 어드레스(I1)를 제1 어드레스(도 13 또는 도 14의 I1)로 설정할 수 있다.
마지막 어드레스 명령 단계(EAIN)가 시작되면, 메모리 컨트롤러(1120)는 써치 커맨드(CMD1) 및 제1 써치 어드레스(ADD1)를 저장 장치(1110)에 다시 전송하고, 마지막 어드레스 커맨드(CMD3)를 저장 장치(1110)에 전송한다.
바이너리 써치 알고리즘 수행 단계(BSA)에서는 마지막 소거 페이지가 검출될 때까지 다수의 써치 루프들(search loops; BS_LOOP))이 수행될 수 있다. 각각의 써치 루프(BS_LOOP)는 바이너리 연산 단계(BS), 리드 단계(RD), 센싱 단계(CSC) 및 판단 단계(CH)를 포함할 수 있다.
바이너리 연산 단계(BS)에서는, 제1 및 제2 어드레스들(도 13 또는 도 14의 I1 및 I2)이 바이너리 연산되어 제3 어드레스(도 13 또는 도 14의 I3)가 생성될 수 있다.
리드 단계(RD)에서는, 바이너리 연산 단계(BS)에서 생성된 제3 어드레스(I3)에 따라 선택된 페이지가 리드된다.
센싱 단계(CSC)에서는, 리드 단계(RD)에서 리드된 페이지의 전압 또는 전류를 센싱한다. 예를 들면, 센싱 단계(CSC)는 전류 센싱 회로(도 4의 260)에서 수행될 수 있다.
판단 단계(CH)에서는, 센싱 단계(CSC)에서 센싱된 결과에 따라 선택된 페이지가 프로그램된 페이지인지 소거된 페이지인지를 판단한다. 판단 결과, 선택된 페이지가 마지막 소거 페이지가 아니면, 다른 페이지를 선택하고 써치 루프(BS_LOOP)가 다시 수행될 수 있다.
써치 루프(BS_LOOP)의 수행 결과, 선택된 페이지가 마지막 소거 페이지로 판단되면, 해당 페이지의 어드레스는 제4 어드레스(I4)로 설정될 수 있다. 제4 어드레스(I4)가 설정되면, 선택된 메모리 장치는 제4 어드레스(I4)가 설정되었다는 신호를 메모리 컨트롤러(1120)에 전송한다.
마지막 소거 페이지 어드레스 출력 단계(LEAOUT)에서는, 메모리 컨트롤러(1120)는 제4 어드레스(I4)가 설정되었다는 신호에 응답하여 출력 커맨드(CMD4)를 선택된 메모리 장치에 전송한다. 선택된 메모리 장치는 출력 커맨드(CMD4)에 응답하여 제4 어드레스(I4)를 마지막 소거 페이지 어드레스(ADD_PAGE)로써 출력한다.
메모리 컨트롤러(1120)는 마지막 소거 페이지 어드레스(ADD_PAGE)를 수신받고, 이를 토대로 후속 동작이 수행될 수 있도록 저장 장치(1110)를 제어할 수 있다.
도 16은 본 발명의 실시예를 다수의 메모리 장치들에 적용한 실시예를 설명하기 위한 도면이다.
도 16을 참조하면, 제1 메모치 장치(D0)에 포함된 제1 및 제2 플래인들(PL0 및 PL1) 중, 제1 플래인(PL0)이 선택된 경우, 상술한 방법을 토대로 하여 제1 플래인(PL0)에 포함된 선택된 메모리 블록(MB)의 프로그램 영역(PA)과 소거 영역(EA)의 패턴은 제2 플래인(PL1)에서 선택된 메모리 블록에서도 유사할 수 있다. 이러한 경우, 마지막 소거 페이지를 찾는 동작을 시간을 단축하기 위하여, 동일한 메모리 장치에 포함된 다른 플래인(예를 들면, 제2 플래인(PL1))의 메모리 블록에서는 이전 메모리 블록에서의 마지막 소거 페이지의 어드레스를 참조하여 해당 영역 부근의 어드레스가 설정될 수 있다. 따라서, 바이너리 써치 알고리즘이 수행되는 시간을 단축할 수 있다. 제1 메모리 장치(D0)에 포함된 메모리 장치들의 마지막 소거 페이지가 모두 검출되면, 제2 메모리 장치(D1)에서는 메모리 컨트롤러에 저장된 시작 어드레스를 토대로 각 메모리 블록의 마지막 소거 페이지를 찾는 동작이 수행될 수 있다.
도 17은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다. 여기서, 메모리 장치(1110)는 도 4와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 17을 참조하면, 메모리 시스템(3000)은 메모리 컨트롤러(3100) 및 메모리 장치(1110)를 포함할 수 있다. 메모리 컨트롤러(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있으며, 도 2에서 상술한 구성 외에도 다음과 같이 다양하게 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출하고 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어 동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 구성을 설명하기 위한 도면이다. 여기서, 메모리 장치(1110)는 도 4와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 18를 참조하면, 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 컨트롤러(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1100: 메모리 시스템 1110: 저장 장치
1120: 메모리 컨트롤러 1200: 호스트
1121: 어드레스 저장부 1122: 커맨드 출력부
D0~Dl: 메모리 장치들 PA: 프로그램 영역
EA: 소거 영역

Claims (20)

  1. 써치 커맨드를 전송하는 메모리 컨트롤러; 및
    각각이 다수의 청크들로 구성되는 다수의 페이지들을 포함하는 다수의 메모리 블록들을 포함하고, 상기 메모리 컨트롤러와 동작 가능하게 결합되는 메모리 장치를 포함하고,
    상기 메모리 장치는 상기 다수의 청크들 중 일부 청크를 센싱하여 상기 다수의 페이지들 중 마지막으로 소거된 페이지를 찾고, 상기 마지막으로 소거된 페이지의 어드레스를 상기 메모리 컨트롤러에 제공하는 메모리 장치를 포함하고,
    상기 메모리 컨트롤러는 상기 마지막으로 소거된 페이지의 어드레스에 따라 상기 메모리 장치를 제어하고,
    상기 메모리 장치는 마지막으로 프로그램된 페이지로 저장된 페이지의 어드레스와 프로그램 동작 동안 마지막으로 프로그램 가능한 페이지의 어드레스 사이의 범위에서 상기 마지막으로 소거된 페이지를 찾는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치에 상기 써치 커맨드를 전송한 후,
    상기 메모리 장치에 포함된 플래인 및 메모리 블록의 어드레스와,
    제1 써치 어드레스와,
    상기 메모리 컨트롤러 내에 저장된 시작 어드레스와,
    상기 써치 커맨드와,
    상기 메모리 장치에 포함된 상기 플래인 및 상기 메모리 블록의 상기 제1 써치 어드레스와,
    상기 메모리 컨트롤러 내에 저장된 마지막 어드레스를 순차적으로 출력하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치에 포함된 플래인 및 메모리 블록의 어드레스와, 상기 마지막 어드레스 및 상기 마지막으로 소거된 페이지의 어드레스를 저장하는 어드레스 저장부; 및
    상기 메모리 시스템의 파워(power)가 온(ON) 되면, 상기 메모리 장치에 다양한 커맨드들을 순차적으로 출력하도록 구성된 커맨드 출력부를 포함하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 메모리 장치는,
    상기 메모리 컨트롤러로부터 출력된 상기 써치 커맨드와,
    상기 메모리 컨트롤러로부터 출력된 플래인 및 메모리 블록 어드레스들에 따라 메모리 블록을 선택하고,
    상기 선택된 메모리 블록에 포함된 다수의 페이지들 중에서 상기 마지막으로 소거된 페이지의 어드레스를 검출하여 상기 메모리 컨트롤러로 전송하도록 구성된 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 메모리 장치는,
    바이너리 써치 연산(binary search calculation)을 수행하여 상기 마지막으로 소거된 페이지의 어드레스를 검출하도록 구성된 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서, 상기 메모리 장치는,
    상기 선택된 메모리 블록 내에서, 제1 어드레스와 제2 어드레스 사이의 중간에 위치한 제3 어드레스를 찾고,
    상기 제3 어드레스에 해당되는 페이지가 프로그램된 페이지에 해당되는지 또는 소거된 페이지에 해당되는지를 판단하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서, 상기 메모리 장치는,
    상기 제3 어드레스에 해당되는 페이지가 프로그램된 페이지이면,
    상기 제3 어드레스에 해당되는 페이지의 어드레스를 상기 제1 어드레스로 재설정하고,
    상기 재설정된 제1 어드레스와 상기 제2 어드레스 사이의 중간에 위치한 페이지를 상기 제3 어드레스로 재설정하고,
    상기 재설정된 제3 어드레스에 해당되는 페이지가 프로그램된 페이지에 해당되는지 또는 소거된 페이지에 해당되는지를 판단하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서, 상기 메모리 장치는,
    상기 제3 어드레스에 해당되는 페이지가 프로그램된 페이지인지 또는 소거된 페이지인지를 판단하기 위한 전류 센싱 회로를 포함하는 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서, 상기 전류 센싱 회로는,
    상기 제3 어드레스에 해당되는 페이지를 상기 다수의 청크들(chunks)로 구분하고,
    상기 다수의 청크들 중 일부 청크들 또는 하나의 청크에 대해서 센싱하는 메모리 시스템.
  10. 메모리 블록에 포함된 다수의 페이지들 중, 어드레스에 따라 제1 페이지와 제2 페이지를 설정하는 단계;
    상기 제1 페이지와 상기 제2 페이지 사이의 가운데에 위치한 페이지를 제3 페이지로 설정하는 단계;
    상기 제3 페이지에 포함된 청크들의 일부를 센싱하여 상기 제3 페이지가 프로그램된 페이지 인지 또는 소거된 페이지 인지 여부를 판단하는 단계; 및
    상기 제3 페이지가 상기 프로그램된 페이지로 판단되면 상기 제1 페이지가 상기 제2 페이지로 이동되거나 또는 상기 제3 페이지가 상기 소거된 페이지로 판단되면 상기 제2 페이지가 상기 제1 페이지로 이동되도록 상기 제1 페이지와 상기 제2 페이지의 설정을 수행하여 상기 제1 페이지와 상기 제2 페이지의 설정, 상기 제3 페이지의 설정 및 상기 판단을 반복하는 단계를 포함하고,
    상기 제1 페이지와 상기 제2 페이지는 마지막으로 프로그램된 페이지로 저장된 페이지와 프로그램 동작 동안 마지막으로 프로그램 가능한 페이지 사이의 범위에 포함되는 메모리 시스템의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 페이지와 상기 제2 페이지의 설정을 반복하는 단계는,
    상기 소거된 페이지로 판단된 상기 제3 페이지가 마지막 소거 페이지로 검출될 때까지 수행되는 메모리 시스템의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제3 페이지가 프로그램된 페이지인 경우,
    상기 제3 페이지를 상기 제1 페이지로 재설정하는 단계;
    상기 재설정된 제1 페이지와 상기 제2 페이지 사이의 가운데에 위치한 페이지를 상기 제3 페이지로 재설정하는 단계;
    상기 재설정된 제3 페이지의 프로그램 또는 소거 여부를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제3 페이지가 소거된 페이지인 경우,
    상기 제3 페이지를 상기 제2 페이지로 재설정하는 단계;
    상기 제1 페이지와 상기 재설정된 제2 페이지 사이의 가운데에 위치한 페이지를 상기 제3 페이지로 재설정하는 단계;
    상기 재설정된 제3 페이지의 프로그램 또는 소거 여부를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 삭제
  15. 메모리 컨트롤러로부터 써치 커맨드 및 어드레스들을 출력하는 단계;
    상기 써치 커맨드 및 상기 어드레스들에 응답하여 메모리 블록을 선택하는 단계;
    상기 어드레스에 포함된 제1 어드레스와 제2 어드레스 사이의 어드레스를 제3 어드레스로 설정하기 위해 상기 제1 어드레스와 상기 제2 어드레스를 연산하는 단계;
    상기 제3 어드레스에 대응하는 페이지에 포함된 복수의 청크들 중 일부 청크를 센싱하여 상기 선택된 메모리 블록에 포함된 페이지들 중 상기 제3 어드레스에 대응하는 페이지가 프로그램 또는 소거 되었는지 판단하는 단계; 및
    상기 소거된 페이지로 결정된 상기 제3 어드레스에 해당되는 페이지가 마지막으로 소거된 페이지로 검출될 때까지 상기 제1 어드레스와 상기 제2 어드레스 사이 범위내에서 상기 제3 어드레스를 가변하여 상기 연산하는 단계와 상기 판단하는 단계를 반복하는 단계를 포함하고,
    상기 제1 어드레스와 상기 제2 어드레스는 마지막으로 프로그램된 페이지로 저장된 페이지의 어드레스와 프로그램 동작 동안 마지막으로 프로그램 가능한 페이지의 어드레스 사이의 범위이내인 메모리 시스템의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 메모리 컨트롤러로부터 출력되는 상기 어드레스들에는,
    상기 마지막으로 소거된 페이지를 찾기 위한 메모리 장치(memory device), 플래인(plane), 메모리 블록(memory block), 상기 제1 어드레스 및 상기 제2 어드레스가 포함된 메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 반복하는 단계는,
    상기 제3 어드레스에 해당되는 페이지의 프로그램 또는 소거 여부에 따라 상기 제1 내지 제3 어드레스들을 가변하면서 상기 마지막으로 소거된 페이지를 찾는 메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제3 어드레스는 상기 제1 어드레스와 상기 제2 어드레스의 사이의 가운데 어드레스로 설정되는 메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제3 어드레스에 해당되는 페이지가 프로그램된 페이지인 경우,
    상기 제3 어드레스에 해당되는 페이지의 어드레스를 제1 어드레스로 재설정하는 단계;
    상기 재설정된 제1 어드레스와 상기 제2 어드레스 사이의 가운데 어드레스를 제3 어드레스로 재설정하는 단계; 및
    상기 재설정된 제3 어드레스에 해당되는 페이지의 프로그램 또는 소거 여부를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제3 어드레스에 해당되는 페이지가 소거된 페이지인 경우,
    상기 제3 어드레스에 해당되는 페이지의 어드레스를 제2 어드레스로 재설정하는 단계;
    상기 재설정된 제2 어드레스와 상기 제1 어드레스 사이의 가운데 어드레스를 제3 어드레스로 재설정하는 단계; 및
    상기 재설정된 제3 어드레스에 해당되는 페이지의 프로그램 또는 소거 여부를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
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