KR20180035492A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 다수의 메모리 셀들이 포함된 메모리 블록; 상기 메모리 셀들의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및 상기 프로그램 동작 중, 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간에서, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 선택적으로 인가하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 프로그램 동작 방법에 관한 것이다.
메모리 장치는 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다.
이 중에서, 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 불휘발성 메모리 장치가 많이 사용된다.
불휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다.
플래시 메모리는 셀 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 셀 스트링이 반도체 기판에 수직으로 배열된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 프로그램 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 다수의 메모리 셀들이 포함된 메모리 블록; 상기 메모리 셀들의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및 상기 프로그램 동작 중, 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간에서, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 선택적으로 인가하도록 상기 주변 회로들을 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간 수행시, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함한다. 본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 프로그램 커맨드에 응답하여, 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간이 프로그램 동작 중 수행되는지를 판단하는 단계; 및 상기 프로그램 동작 중 상기 블라인드 프로그램 구간이 수행되는 경우, 상기 선택된 워드 라인에는 상기 프로그램 전압을 인가하고, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에는 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.
본 기술은 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 4는 도 3의 메모리 블록의 실시예를 설명하기 위한 회로도이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 6은 도 5의 메모리 블록의 실시예를 설명하기 위한 회로도이다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 8 내지 도 13은 다양한 실시예에 따른 블라인드 프로그램 구간을 설명하기 위한 도면이다.
도 14 및 도 15는 메모리 셀들의 프로그램 상태에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 16은 본 발명의 블라인드 프로그램 동작의 실시예를 설명하기 위한 도면이다.
도 17은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 저장 장치(storage device; 1100)와, 저장 장치(1100)를 제어하는 호스트(host; 1200)로 구성될 수 있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한, 호스트(1200)와 저장 장치(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1110)를 제어할 수 있다.
메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 본 실시예에서는 플래시 메모리로 이루어진 메모리 장치(1110)를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 메모리 블록들(MB1~MBk)은 로컬 라인들(local lines; LL) 및 비트 라인들(bit lines; BL1~BLO; I는 양의 정수)에 연결될 수 있다. 예를 들면, 비트 라인들(BL1~BLI)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있고, 로컬 라인들(LL)은 메모리 블록들(MB1~MBk)에 각각 연결될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 페이지(page)에 포함된 메모리 셀들을 프로그램하거나 리드 또는 소거할 수 있도록 구성될 수 있다. 여기서, 페이지는 메모리 블록에 포함된 메모리 셀들의 그룹을 의미한다. 보다 구체적으로 설명하면, 로컬 라인들(LL)에 다수의 워드 라인들이 포함될 수 있는데, 하나의 워드 라인에 연결된 메모리 셀들의 그룹을 페이지라 한다. 프로그램 동작은 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱 전압을 높이는 문턱 전압 상승 동작과, 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단하는 검증 동작을 포함할 수 있다. 예를 들어, 문턱 전압 상승 동작과 검증 동작을 하나의 프로그램 루프(loop)라고 하면, 프로그램 동작에서는 선택된 메모리 셀들의 문턱 전압들이 각각의 목표 전압들까지 높아질 때까지 다수의 프로그램 루프들이 수행될 수 있다. 또한, 프로그램 동작 시간을 단축하기 위하여, 프로그램 동작 중 부 구간에서 검증 동작들이 생략될 수 있다. 일부 구간에서 검증 동작을 생략한 프로그램 동작을 블라인드(blind) 프로그램 동작이라 한다. 예를 들면, 블라인드 프로그램 구간에서는 검증 동작 없이 문턱 전압 상승 동작만 수행될 수 있고, 노말 프로그램 구간에서는 문턱 전압 상승 동작과 검증 동작이 수행될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 페이지들의 프로그램 동작을 수행하되, 상술한 블라인드 프로그램 동작에서는 비선택된 워드 라인들에 인가하기 위한 패스 전압을 조절할 수 있다. 이를 위해, 주변 회로들(200)은 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼 그룹(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
각 회로들을 구체적으로 설명하면 다음과 같다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압 및 턴온 전압 등을 생성할 수 있다. 특히, 전압 생성 회로(210)는 패스 전압으로 제1 패스 전압과 제2 패스 전압을 생성할 수 있다. 제2 패스 전압은 제1 패스 전압보다 낮은 양전압으로 생성될 수 있으며, 단계적으로 높아지도록 생성될 수도 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드라인들(WL)에 전달할 수 있다. 도 2에는 도시되지 않았으나, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 소스 셀렉트 라인들, 드레인 셀렉트 라인들, 소오스 라인 또는 파이프 라인들에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 시호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 프로그램 동작시 외부 장치로부터 입력된 데이터를 임시로 저장할 수 있고, 리드 동작시 선택된 페이지로부터 리드된 데이터를 임시로 저장할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신받은 센싱 전압(VPB)과 기준 전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS), 컬럼 어드레스(CADD) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일되었는지를 판단할 수 있다. 특히, 블라인드 프로그램 동작시, 제어 로직(300)은 블라인드 프로그램 구간에서 비선택된 워드 라인들에 인가되는 패스 전압들이 조절되도록 주변 회로들(200)을 제어할 수 있다. 예를 들면, 블라인드 프로그램 동작 시, 제어 로직(300)은 선택된 워드 라인에는 프로그램 전압이 인가되고, 비선택된 워드 라인들 중에서 선택된 워드 라인에 인접한 워드 라인들에는 제1 패스 전압이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압보다 낮은 제2 패스 전압이 인가되도록 주변 회로들(200)을 제어할 수 있다.
도 3은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 Z 방향으로 수직한 I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 스트링들(strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable) 구조라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조의 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들(ST)은 X 방향 및 Y 방향으로 배열될 수 있다. 스트링들(ST)은 소스 라인(SL) 상에 서로 이격되어 적층된 소스 셀렉트 라인들(source select lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)을 포함할 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 연장된 수직 채널막들(CH)의 상부에 접하며 Y 방향으로 연장되고 X 방향으로 배열될 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 4는 도 3의 메모리 블록의 실시예를 설명하기 위한 회로도이다.
도 4를 참조하면, 3차원 구조로 형성된 메인 메모리 블록은 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 소오스 라인(SL)과 비트 라인들(BL1~BLk; k는 양의 정수)과 사이에 연결된 소스 셀렉트 트랜지스터들(source select transistors; SST), 메모리 셀들(memory cells; C1~Cn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터들(drain select transistors; DST)을 포함할 수 있다.
서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 메모리 셀들(C1~Cn)의 게이트들은 워드 라인들(WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL1~DSL3)에 연결될 수 있다.
스트링들(ST) 중, 서로 다른 비트 라인들(BL1~BLk)에 연결되고, 동일한 드레인 셀렉트 라인(DSL1~DSL3 중 어느 하나)에 연결된 스트링들(ST)의 그룹이 메모리 블록(MB)이 될 수 있다. 예를 들면, 제1 드레인 셀렉트 라인(DSL1)에 연결된 스트링들(ST)이 하나의 메모리 블록(MB)을 이룰 수 있고, 제2 드레인 셀렉트 라인(DSL2)에 연결된 스트링들(ST)이 하나의 메모리 블록(MB)을 이룰 수 있다. 소스 셀렉트 라인(SSL) 및 워드 라인들(WL1~WLn)은 메모리 블록들에 공통으로 연결될 수 있고, 드레인 셀렉트 라인들(DSL1~DSL3)은 메모리 블록들 각각에 연결될 수 있다.
도 4에서는 각 스트링들(ST)에 하나의 소스 셀렉트 라인(SSL)과 하나의 드레인 셀렉트 라인(DSL1~DSL3 중 어느 하나)가 연결된 것으로 도시되었으나, 메모리 장치에 따라 각 라인들의 개수는 증가할 수 있다. 또한, 스트링들(ST)은 더미 라인들(미도시)에 연결된 더미 셀들(미도시)을 더 포함할 수 있다. 예를 들면, 더미 셀들은 일부 메모리 셀들(C1~C1n)의 사이에 연결될 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 5를 참조하면, 3차원으로 구성된 메모리 블록은 기판 상에 수직으로 U자 형태를 갖는 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 비트 라인들(BL)과 파이프 트랜지스터(pipe transistor; PT) 사이, 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에서 U자 형으로 형성될 수 있다. 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에는 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)이 적층될 수 있고, 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 수직으로 관통하는 소스 채널막(S_CH)이 형성될 수 있다. 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에는 워드 라인들(WL)과 드레인 셀렉트 라인들(DSL)이 적층될 수 있고, 워드 라인들(WL)과 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 드레인 채널막(D_CH)이 형성될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들 및 셀렉트 트랜지스터들은 소스 채널막(S_CH) 및 드레인 채널막(D_CH) 내에 형성될 수 있다. 파이프 트랜지스터(PT)의 게이트는 파이프 게이트(pipe gate; PG)에 연결될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
도 6은 도 5의 메모리 블록의 실시예를 설명하기 위한 회로도이다.
도 6을 참조하면, 메모리 블록(MB)은 비트 라인들(BL)에 연결된 다수의 스트링들(ST)을 포함할 수 있다. 도 6에는 어느 하나의 비트 라인(BL)에 연결된 스트링들(ST)이 도시되어 있다. U자형 구조의 스트링들(ST)은 소스 라인(SL)과 파이프 트랜지스터들(PT) 사이에 연결되는 소스 셀렉트 트랜지스터들(SST) 및 메모리 셀들(C1~C8)과, 비트 라인(BL)과 파이프 트랜지스터들(PT) 사이에 연결되는 메모리 셀들(C9~C16) 및 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다. 소스 셀렉트 트랜지스터들(SST)은 소스 셀렉트 라인들(SSL1 및 SSL2)에 공급되는 전압에 의해 제어될 수 있고, 메모리 셀들(C1~C8)은 워드 라인들(WL1~WL8)에 공급되는 전압에 의해 제어될 수 있다. 드레인 셀렉트 트랜지스터들(DST)은 드레인 셀렉트 라인(DSL1~DSL4)에 공급되는 전압에 의해 제어될 수 있고, 메모리 셀들(C9~C16)은 워드 라인들(WL9~WL16)에 인가되는 전압에 의해 제어될 수 있다.
U자형 구조의 스트링(ST)의 하부에 위치한 한 쌍의 메모리 셀들(C8, C9) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(MB)이 선택되면 선택된 메모리 블록(MB)에 포함된 스트링들(ST)의 채널들(channels)을 전기적으로 연결시킬 수 있다.
3D 구조의 메모리 블록(MB)에서는 비트 라인들(BL)마다 다수의 스트링들(ST)이 공통으로 연결될 수 있다. 동일한 메모리 블록(MB)에서 하나의 비트 라인(BL)에 공통으로 연결되고 동일한 워드 라인들(WL1~WL16)에 의해 제어되는 스트링들(ST)의 개수는 설계에 따라 변경될 수 있다.
하나의 비트 라인(BL)에 다수개의 스트링들(ST)이 병렬로 연결됨에 따라, 하나의 비트 라인(BL)과 스트링들(ST)을 선택적으로 연결하기 위하여, 드레인 셀렉트 트랜지스터들(DST)은 드레인 셀렉트 라인들(DSL1~DSL4)에 인가되는 전압들에 의해 선택적으로 턴온(turn on) 또는 턴오프(turn off)될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2), 드레인 셀렉트 라인들(DSL1~DAL4), 워드 라인들(WL1~WL16) 및 파이프 게이트(PG)는 메모리 블록(MB)에 연결된 로컬 라인들(도 2의 LL)에 포함될 수 있다. 파이프 게이트(PG)는 동일한 메모리 블록(MB) 내에서 파이프 트랜지스터들(PT)에 공통으로 연결될 수 있다.
메모리 블록(MB) 내에서 서로 다른 비트 라인들(BL)에 연결되고 드레인 셀렉트 라인들(DSL1~DSL4) 중 어느 하나의 드레인 셀렉트 라인에 공통으로 연결된 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 프로그램 동작은 페이지 단위로 수행될 수 있다.
도 6에서는 각 스트링들(ST)에 하나의 소스 셀렉트 라인(SSL1 및 SSL2 중 어느 하나)과 하나의 드레인 셀렉트 라인(DSL1~DSL4 중 어느 하나)가 연결된 것으로 도시되었으나, 메모리 장치에 따라 각 라인들의 개수는 증가할 수 있다. 또한, 스트링들(ST)은 더미 라인들(미도시)에 연결된 더미 셀들(미도시)을 더 포함할 수 있다. 예를 들면, 더미 셀들은 일부 메모리 셀들(C1~C16)의 사이에 연결될 수 있다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, 프로그램 커맨드에 따라 프로그램 동작이 시작되면, 프로그램 동작에 사용될 프로그램 동작 전압들이 셋업된다(S71). 프로그램 동작에는 다양한 레벨의 전압들이 사용될 수 있다. 예를 들면, 프로그램 전압(program voltage; Vpgm), 검증 전압(verify voltage; Vf), 제1 패스 전압(first pass voltage; Vpass1) 및 제2 패스 전압(second pass voltage; Vpass2) 등이 사용될 수 있다. 프로그램 전압(Vpgm)은 선택된 메모리 셀들의 문턱 전압을 높이기 위하여, 선택된 워드 라인에 공급되는 전압이다. 검증 전압(Vf)은 선택된 메모리 셀들의 문턱 전압을 센싱(sensing)하기 위하여, 선택된 워드 라인에 공급되는 전압이다. 제1 및 제2 패스 전압들(Vpass1, Vpass2)은 프로그램 동작 시 비선택된 워드 라인들에 인가되는 전압들이다. 여기서, 제1 패스 전압(Vpass1)은 프로그램 동작시 비선택된 워드 라인들에 기본적으로 인가되는 디폴트(default)로 설정된 전압이고, 제2 패스 전압(Vpass2)은 제1 패스 전압(Vapss1)보다 낮은 전압으로 설정된 전압으로써, 선택된 워드 라인과 비선택된 워드 라인들 간의 위치에 따라 선택적으로 사용될 수 있다. 이 외에도 단계적으로 높아지는 프로그램 전압(Vpgm)의 차이(예를 들면, 스텝 전압) 및 셀렉트 트랜지스터들에 인가되는 전압들도 'S71' 단계에서 셋업될 수 있다.
프로그램 동작 전압들이 셋업되면(S71), 프로그램 동작에 블라인드 프로그램 구간이 포함되는지를 판단한다(S72). 예를 들면, 프로그램 동작은 노말 프로그램 구간으로만 수행되거나, 노말 프로그램 구간과 블라인드 프로그램 구간이 혼합되어 수행될 수 있다. 노말 프로그램 구간에서는 선택된 메모리 셀들의 문턱 전압들을 높이는 동작과 검증 동작이 수행될 수 있다. 블라인드 프로그램 구간에서는 검증 동작 없이 메모리 셀들의 문턱 전압들만 높이는 동작이 수행될 수 있다. 블라인드 프로그램 구간이 포함되는지 여부는 메모리 장치(도 2의 1110)에 입력되는 프로그램 커맨드(CMD)에 따라 제어 로직(도 2의 300)이 판단할 수 있다. 예를 들면, 노말 프로그램 커맨드가 입력되면, 제어 로직(300)은 노말 프로그램 구간만 포함된 것으로 판단하고 이에 따라 셋업 동작을 수행할 수 있다. 블라인드 프로그램 커맨드가 입력되면, 제어 로직(300)은 블라인드 프로그램 구간과 노말 프로그램 구간이 포함된 것으로 판단하고 이에 따라 셋업 동작을 수행할 수 있다.
'S72' 단계에서, 블라인드 프로그램 구간이 수행될 것으로 판단되면(예), 비선택된 워드 라인들에 공급될 패스 전압으로 제2 패스 전압(Vpass2) 또는 제1 및 제2 패스 전압들(Vpass1, Vpass2)이 선택될 수 있다(S73). 'S72' 단계에서, 노말 프로그램 구간이 수행될 것으로 판단되면(아니오), 비선택된 워드 라인들에 공급될 패스 전압으로 제1 패스 전압(Vpass1)이 선택된다(S74).
이어서, 선택된 패스 전압을 사용한 프로그램 동작이 수행된다(S75). 노말 프로그램 구간만 포함된 경우에는, 프로그램 동작은 프로그램 전압(Vpgm), 검증 전압(Vf) 및 제1 패스 전압(Vpass1)을 사용하여 수행될 수 있다. 블라인드 프로그램 구간이 포함된 경우에는, 프로그램 동작은 프로그램 전압(Vpgm), 검증 전압(Vf), 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)을 사용하여 수행될 수 있다.
블라인드 프로그램 구간이 포함된 경우의 프로그램 동작을 보다 구체적으로 설명하면 다음과 같다.
블라인드 프로그램 구간에서는 선택된 워드 라인에는 프로그램 전압(Vpgm)이 공급되고, 선택된 워드 라인에 인접한 워드 라인들에는 제1 패스 전압(Vpass1)이 공급되고, 선택된 워드 라인 및 인접한 워드 라인들을 제외한 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다.
블라인드 프로그램 구간에서는 프로그램 전압(Vpgm)이 높지 않기 때문에 모든 비선택된 워드 라인들에 높은 패스 전압(예를 들면, 제1 패스 전압)을 인가할 필요가 없다. 비선택된 워드 라인들에 높은 패스 전압이 인가될수록 메모리 셀들이 받는 스트레스가 증가할 수 있으므로, 본 실시예에서는 선택된 워드 라인에 인접한 워드 라인들에만 제1 패스 전압을 인가하고, 나머지 비선택된 워드 라인들에는 제1 패스 전압보다 낮은 제2 패스 전압을 인가하여 메모리 셀들이 받을 수 있는 스트레스를 감소시킬 수 있다.
블라인드 프로그램 구간에서 각 라인들에 인가되는 전압들을 보다 구체적으로 설명하면 다음과 같다.
도 8 내지 도 13은 다양한 실시예에 따른 블라인드 프로그램 구간을 설명하기 위한 도면이다.
도 8에는 I자 형태의 스트링의 프로그램 동작 시, 선택된 워드 라인(Sel. WL)이 스트링의 중앙 부근에 위치하는 경우의 실시예가 도시되어 있다. 도면에는 도시되어 있지 않지만, 스트링에는 더미 라인들(dummy lines)에 연결된 더미 셀들(dummy cells)이 더 포함될 수 있다. 더미 셀들은 메모리 셀들(C1~C8) 사이에 연결되거나, 메모리 셀들(C1~C8)과 드레인 및 소스 셀렉트 트랜지스터들(DST 및 SST) 사이에 연결될 수 있다. 이하 실시예에서는, 더미 셀들이 생략된 스트링을 예를 들어 설명하도록 한다.
도 8을 참조하면, 스트링은 소스 라인(SL)과 비트라인(BL) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C1~C8) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 도 8은 본 발명의 동작 방법을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C1~C8) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 8에 도시된 개수에 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C1~C8)의 게이트들은 워드 라인들(WL1~WL8)에 연결되고, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
다수의 워드 라인들(WL1~WL8) 중 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 때, 선택된 워드 라인(Sel. WL)을 제외한 비선택된 워드 라인들(Rem. WL 및 Adj. WL)에는 제1 및 제2 패스 전압들(Vpass1 및 Vpass2)이 선택적으로 인가되거나, 모든 비선택된 워드 라인들(Rem. WL 및 Adj. WL)에 제2 패스 전압(Vpass2)만 인가될 수 있다. 여기서, 제2 패스 전압(Vpass2)은 제1 패스 전압(Vpass1)보다 낮은 전압으로 설정될 수 있다. 비선택된 워드 라인들(Rem. WL 및 Adj. WL)에 제1 및 제2 패스 전압들(Vpass1 및 Vpass2)이 선택적으로 인가되는 경우, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가될 수 있다. 여기서, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)은 선택된 워드 라인(Sel. WL)으로부터 상부와 하부에 각각 하나씩 위치한 비선택된 워드 라인들일 수 있다. 예를 들면, 제5 워드 라인(WL5)이 선택된 워드 라인(Sel. WL)인 경우, 제4 및 제6 워드 라인들(WL4 및 WL6)이 인접한 워드 라인들(Adj. WL)이 될 수 있고, 제1 내지 제3 워드 라인들(WL1~WL3)과 제7 및 제8 워드 라인들(WL7, WL8)이 나머지 비선택된 워드 라인들(Rem. WL)이 될 수 있다.
도면에 도시되지는 않았으나, 스트링에 더미 라인들이 연결된 경우, 더미 라인들에는 제1 또는 제2 패스 전압(Vpass2)이 인가될 수 있다. 예를 들면, 더미 라인이 선택된 워드 라인(Sel. WL)에 인접한 라인이면 더미 라인에 제1 패스 전압(Vpass1)이 인가될 수 있고, 나머지 비선택된 라인이면 더미 라인에는 제2 패스 전압(Vpass2)이 인가될 수 있다.
이하 설명에서는, 선택된 워드 라인(Sel. WL)을 기준으로, 인접한 워드 라인들(Adj. WL)과 나머지 비선택된 워드 라인들(Rem. WL)로 구분된 경우를 예를 들어 설명하도록 한다.
도 9에는 I자 형태의 스트링의 프로그램 동작 시, 선택된 워드 라인(Sel. WL)이 스트링의 외각 부근에 위치하는 경우의 실시예가 도시되어 있다.
도 9를 참조하면, 선택된 워드 라인(Sel. WL)이 최외각 워드 라인인 제8 워드 라인(WL8)인 경우, 제7 워드 라인(WL7) 하나만 인접한 워드 라인(Adj. WL)이 되고, 나머지 제1 내지 제6 워드 라인들(WL1~WL6)이 나머지 비선택된 워드 라인들(Rem. WL)이 될 수 있다. 이때에도, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 때, 인접한 워드 라인(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가될 수 있다.
도 10에는 I자 형태의 스트링의 프로그램 동작 시, 선택된 워드 라인(Sel. WL)이 스트링의 중앙 부근에 위치하고, 인접한 워드 라인들(Adj. WL)이 다수인 경우의 실시예가 도시되어 있다.
도 10을 참조하면, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 때, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 인접한 워드라인들(Adj. WL)의 개수는 메모리 장치에 따라 다르게 설정될 수 있다. 인접한 워드 라인들(Adj. WL)은 선택된 워드 라인(Sel. WL)으로부터 상부와 하부에 각각 위치한 다수의 비선택된 워드 라인들일 수 있다. 예를 들면, 제5 워드 라인(WL5)이 선택된 워드 라인(Sel. WL)인 경우, 제3, 제4, 제6 및 제7 워드 라인들(WL3, WL4, W6 및 WL7)이 인접한 워드 라인들(Adj. WL)이 될 수 있다. 제1, 제2 및 제8 워드 라인들(WL1, WL2 및 WL8)이 나머지 비선택된 워드 라인들(Rem. WL)이 될 수 있으며, 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다.
도 11에는 I자 형태의 스트링의 프로그램 동작 시, 선택된 워드 라인(Sel. WL)이 스트링의 외각 부근에 위치하고, 인접한 워드 라인들(Adj. WL)이 다수인 경우의 실시예가 도시되어 있다.
도 11을 참조하면, 선택된 워드 라인(Sel. WL)이 최외각 워드 라인인 제8 워드 라인(WL8)인 경우, 제6 및 제7 워드 라인들(WL6 및 WL7)이 인접한 워드 라인들(Adj. WL)이 되고, 나머지 제1 내지 제5 워드 라인들(WL1~WL5)이 나머지 비선택된 워드 라인들(Rem. WL)이 될 수 있다. 이때에도, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 때, 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가될 수 있다.
도 12에는 더미 라인들(DL1, DL2)이 포함된 U자 형태의 스트링의 프로그램 동작 시, 선택된 워드 라인(Sel. WL)이 스트링의 중앙 부근에 위치하는 경우의 실시예가 도시되어 있다.
도 12를 참조하면, 파이프 트랜지스터(PT)와 메모리 셀들 사이에 더미 셀들(DC1, DC2)이 연결될 수 있다. 더미 셀들(DC1, DC2)은 도면에 도시된 위치 외에도 다른 위치에 형성될 수도 있다. 제1 더미 셀(DC1)의 게이트는 제1 더미 라인(DL1)에 연결될 수 있고, 제2 더미 셀(DC0)의 게이트는 제2 더미 라인(DL2)에 연결될 수 있다. 더미 셀들(DC1, DC2) 및 더미 라인들(DL1, DL2)의 개수와 위치는 메모리 장치에 따라 다를 수 있다.
선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 때, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 인접한 워드 라인들(Adj. WL)은 선택된 워드 라인(Sel. WL)으로부터 상부와 하부에 각각 위치한 비선택된 워드 라인들 또는 더미 라인들일 수 있다. 예를 들면, 제6 워드 라인(WL6)이 선택된 워드 라인(Sel. WL)인 경우, 제5 및 제7 워드 라인들(WL5 및 WL7)이 인접한 워드 라인들(Adj. WL)이 될 수 있다. 제1 내지 제4 워드 라인들(WL1~WL4)과 제8 워드 라인(WL8), 제1 및 제2 더미 라인들(DL1, DL2)이 나머지 비선택된 워드 라인들(Rem. WL)이 될 수 있으며, 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. U자 형태의 스트링의 프로그램 동작에서도 인접한 워드 라인들(Adj. WL)의 개수는 메모리 장치에 따라 다르게 설정될 수 있다.
도 13에는 더미 라인들(DL1, DL2)이 포함된 U자 형태의 스트링의 프로그램 동작 시, 선택된 워드 라인(Sel. WL)이 스트링의 외각 부근에 위치하는 경우의 실시예가 도시되어 있다.
도 13을 참조하면, 선택된 워드 라인(Sel. WL)이 최외각 워드 라인인 제1 워드 라인(WL1)인 경우, 제2 워드 라인(WL2)이 인접한 워드 라인(Adj. WL)이 되고, 나머지 제3 내지 제8 워드 라인들(WL3~WL8)과 제1 및 제2 더미 라인들(DL1, DL2)이 나머지 비선택된 워드 라인들(Rem. WL)이 될 수 있다. 이때에도, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 때, 인접한 워드 라인(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가될 수 있다.
상술한 프로그램 동작은 하나의 메모리 셀 내에 다수의 비트가 저장되는 메모리 장치에서 수행될 수 있다. 이러한 프로그램 방식에서 메모리 셀들의 문턱 전압 분포를 설명하면 다음과 같다.
도 14 및 도 15는 메모리 셀들의 프로그램 상태에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 셀에 2 비트의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC)의 경우, 메모리 셀들의 문턱 전압은 소거 상태(ER)와 세 개의 프로그램 상태들(PV1~PV3)로 구분될 수 있다.
도 15를 참조하면, 메모리 셀에 3 비트의 데이터가 저장될 수 있는 트리플 레벨 셀들(triple level cell; TLC)의 경우, 메모리 셀들의 문턱 전압은 소거 상태(ER)와 일곱 개의 프로그램 상태들(PV1~PV7)로 구분될 수 있다.
이 외에도 메모리 셀에 4 비트의 데이터가 저장될 수 있는 쿼드러플 레벨 셀들(quadruple level cell; QLC)이라 하고, 메모리 장치에 따라 4 비트 이상 데이터가 메모리 셀에 저장될 수 있다. 메모리 셀에 저장되는 비트 수가 많아질수록 문턱 전압 분포의 개수도 많아진다.
다만, 메모리 셀에 저장되는 비트 수가 많아질수록 메모리 셀들은 더 높은 문턱 전압 분포를 가지도록 프로그램되기 때문에, 프로그램 전압이 점차 높아질 수 있다. 이에 따라, 본 실시예에서는 메모리 셀들이 받을 수 있는 스트레스를 감소하기 위하여, 프로그램 전압이 낮은 구간에서는 블라인드 프로그램 동작을 수행한다. 블라인드 프로그램 동작을 설명하면 다음과 같다.
도 16은 본 발명의 블라인드 프로그램 동작의 실시예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 셀에 4 비트 이상의 데이터가 저장되는 메모리 장치의 프로그램 동작이 실시예로써 도시되어 있다. 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP(Incremental Step Pulse Program ISPP) 방식으로 수행될 수 있다. 프로그램 동작은 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱 전압을 높이는 문턱 전압 상승 동작과, 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단하는 검증 동작을 포함할 수 있다. 다만, 본 실시예에서는 프로그램 동작 중 블라인드 프로그램 구간이 수행될 수 있다. 블라인드 프로그램 구간은 선택된 워드 라인에 프로그램 전압을 인가하더라도 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아지지 않을 것으로 예상되는 구간으로 설정될 수 있다. 따라서, 블라인드 프로그램 구간에서는 검증 동작 없이 메모리 셀들의 문턱 전압 상승 동작만 수행될 수 있다. 노말 프로그램 구간에서는 문턱 전압 상승 동작과 검증 동작이 하나의 루프(loop)를 이루어 수행될 수 있다.
보다 구체적으로 예를 들면, 도 16에서 T1-T2 구간은 선택된 메모리 셀들을 제1 프로그램 상태(PV1)로 프로그램하는 구간에 해당되고, T2-T3 구간은 선택된 메모리 셀들을 제1 프로그램 상태(PV1)보다 높은 제2 프로그램 상태(PV2)로 프로그램하는 구간에 해당되고, T3-T4 구간은 선택된 메모리 셀들을 제2 프로그램 상태(PV2)보다 높은 제3 프로그램 상태(PV3)로 프로그램하는 구간에 해당되며, T4 이상 구간은 선택된 메모리 셀들을 제3 프로그램 상태(PV3)보다 높은 제4 프로그램 상태(PV4) 또는 그 이상의 프로그램 상태로 프로그램하는 구간에 해당된다.
선택된 메모리 셀들을 프로그램할 때, 선택된 워드 라인(Sel. WL)에는 프로그램 전압(Vpgm)이 인가되고, 선택된 워드 라인(Sel. WL)을 제외한 비선택된 워드 라인들에는 패스 전압이 인가된다. 본 실시예에서 비선택된 워드 라인들은 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)과 나머지 비선택된 워드 라인들(Rem. WL)로 구분될 수 있다. 인접한 워드 라인들(Adj. WL)은 선택된 워드 라인(Sel. WL)의 상부와 하부에 각각 인접한 워드 라인들로 설정될 수 있다.
T1-T2 구간에서, 검증 동작 없이 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 연속적으로 인가되는 구간을 제1 블라인드 프로그램 구간(BPGM1)이라 정의한다. 제1 블라인드 프로그램 구간(BPGM1)에서도 프로그램 전압(Vpgm)은 단계적으로 높아지도록 설정될 수 있다. 본 실시예는 설명의 이해를 돕기 위한 것이므로, 각 구간들의 시간은 메모리 장치에 따라 조절될 수 있다. 제1 블인드 구간(BPGM1)에서, 선택된 워드 라인(Sel. WL)에 프로그램 전압이 인가되는 동안, 모든 비선택된 워드 라인들에 제2 패스 전압(Vpass2)이 인가되거나, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다.
제1 블라인드 프로그램 구간(BPGM1) 종료 후 노말 프로그램 구간에서는 문턱 전압 상승 동작과 검증 동작이 수행된다. 예를 들면, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되는 문턱 전압 상승 동작에서는, 인접한 워드 라인(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있고, 선택된 워드 라인(Sel. WL)에 검증 전압(Vf)이 인가될 때에도 인접한 워드 라인(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있다.
선택된 메모리 셀들이 제1 프로그램 상태(PV1)로 모두 프로그램되면, 다른 선택된 메모리 셀들을 제2 프로그램 상태(PV2)로 프로그램하기 위한 T2-T3 구간이 수행된다.
T2-T3 구간에서도 블라인드 프로그램 구간이 수행될 수 있다. 예를 들면, 검증 동작 없이 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 연속적으로 인가되는 구간을 제2 블라인드 프로그램 구간(BPGM2)이라 정의한다. 제2 블라인드 프로그램 구간(BPGM2) 중 프로그램 전압(Vpgm)이 인가되는 횟수는 메모리 장치에 따라 조절될 수 있다. T1-T2 구간에서 설명된 바와 같이, 제2 블라인드 프로그램 구간(BPGM2)에서는 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되는 동안, 모든 비선택된 워드 라인들에 제2 패스 전압(Vpass2)이 인가되거나, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가될 수 있다. 제2 블라인드 프로그램 구간(BPGM2)이 종료된 이후, 노말 프로그램 구간에서는 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되는 동안 인접한 워드 라인(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있다.
선택된 메모리 셀들이 제2 프로그램 상태(PV2)로 모두 프로그램되면, 다른 선택된 메모리 셀들을 제3 프로그램 상태(PV3)로 프로그램하기 위한 T3-T4 구간이 수행된다.
T3-T4 구간에서도 블라인드 프로그램 구간이 수행될 수 있다. 예를 들면, 검증 동작 없이 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 연속적으로 인가되는 구간을 제3 블라인드 프로그램 구간(BPGM3)이라 정의한다. 제3 블라인드 프로그램 구간(BPGM3)에서는 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되는 동안, 모든 비선택된 워드 라인들에 제2 패스 전압(Vpass2)이 인가되거나, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가될 수 있다. 제3 블라인드 프로그램 구간(BPGM3)이 종료된 이후, 노말 프로그램 구간에서는 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되는 동안 인접한 워드 라인(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있고, 선택된 워드 라인(Sel. WL)에 검증 전압(Vf)이 인가될 때에도 인접한 워드 라인(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있다.
선택된 메모리 셀들이 제3 프로그램 상태(PV3)로 모두 프로그램되면, 다른 선택된 메모리 셀들을 제4 프로그램 상태(PV4)로 프로그램하기 위한 T4 구간이 수행된다. 메모리 셀들을 제4 프로그램 상태(PV4)로 프로그램하는 동작은 블라인드 프로그램 구간 없이 노말 프로그램 구간으로만 수행될 수 있다. 다만, 블라인드 프로그램 구간이 적용되는 동작과 생략되는 동작은 메모리 장치에 따라 조절될 수 있다. 블라인드 프로그램 구간이 없는 경우, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되는 동안, 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있고, 선택된 워드 라인(Sel. WL)에 검증 전압(Vf)이 인가될 때에도 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj, WL)과 나머지 비선택된 워드 라인들(Rem. WL)에는 제1 패스 전압(Vpass1)이 공통적으로 인가될 수 있다.
상술한 실시예에서는, 검증 동작이 생략된 블라인드 프로그램 구간에서는 선택된 워드 라인(Sel. WL)에 인접한 워드 라인들(Adj. WL)에는 제1 패스 전압(Vpass1)이 인가되고, 나머지 비선택된 워드 라인들(Rem. WL)에는 제2 패스 전압(Vpass2)이 인가되었다. 이는, 블라인드 프로그램 구간에서는 선택된 워드 라인(Sel. WL)으로부터 멀리 위치한 나머지 비선택된 워드 라인들(Rem. WL)에 인가되는 패스 전압을 낮춘다는 것을 의미하므로, 나머지 비선택된 워드 라인들(Rem. WL)에 인가되는 패스 전압은 낮은 레벨부터 단계적으로 높이는 등의 응용 동작이 가능하다.
도 17은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 17을 참조하면, 메모리 시스템(300)은 제어부(3100) 및 메모리 장치(1110)를 포함할 수 있다. 제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출하고 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어 동작을 수행할 수 있다. 또한, 도 17에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 18을 참조하면, 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1100: 저장 장치 1110: 메모리 장치
1120: 메모리 컨트롤러 1200: 호스트
100: 메모리 셀 어레이 200: 주변 회로들
300: 제어 로직 Sel. WL: 선택된 워드 라인
Adj. WL: 인접한 워드 라인 Rem. WL: 나머지 비선택된 워드 라인
Vpgm: 프로그램 전압 Vf: 검증 전압
Vpass1: 제1 패스 전압 Vpass2: 제2 패스 전압

Claims (20)

  1. 다수의 메모리 셀들이 포함된 메모리 블록;
    상기 메모리 셀들의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및
    상기 프로그램 동작 중, 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간에서, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 선택적으로 인가하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로들은,
    상기 제어 로직의 제어에 따라 상기 프로그램 동작에 사용되는 상기 프로그램 전압, 검증 전압, 상기 제1 패스 전압 및 상기 제1 패스 전압보다 낮은 양전압의 상기 제2 패스 전압을 생성하는 전압 생성 회로를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 전압 생성 회로는 상기 제2 패스 전압을 단계적으로 높아지도록 생성하는 메모리 장치.
  4. 제1항에 있어서, 제어 로직은,
    상기 블라인드 프로그램 구간에서, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들 중에서 상기 선택된 워드 라인에 인접한 워드 라인들에 상기 제1 패스 전압이 인가되고, 상기 선택된 워드 라인과 상기 인접한 워드 라인들을 제외한 나머지 비선택된 워드 라인들에 상기 제2 패스 전압이 인가되도록 상기 주변 회로들을 제어하는 메모리 장치.
  5. 제1항에 있어서, 상기 제어 로직은,
    상기 프로그램 동작 중, 상기 메모리 셀들의 문턱 전압을 상승시키는 동작과 상기 검증 동작을 수행하는 노말 프로그램 구간에서는,
    상기 선택된 워드 라인에 상기 프로그램 전압이 인가되고, 상기 선택된 워드 라인에 인접한 워드 라인들과 상기 비선택된 워드 라인들에는 상기 제1 패스 전압이 인가되도록 상기 주변 회로들을 제어하는 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 블록은 상기 메모리 셀들이 수직 방향으로 적층된 3차원 구조로 이루어진 메모리 장치.
  7. 제6항에 있어서,
    상기 선택된 워드 라인은 상기 메모리 셀들 중 선택된 메모리 셀들에 연결된 워드 라인이고,
    상기 인접한 워드 라인들은 상기 선택된 워드 라인의 상부와 하부에 각각 인접한 워드 라인들인 메모리 장치.
  8. 제1항에 있어서, 상기 블라인드 프로그램 구간은,
    상기 프로그램 동작 시작 시, 상기 프로그램 전압이 상기 선택된 워드 라인에 다수 회 연속적으로 인가되는 구간인 메모리 장치.
  9. 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간 수행시,
    상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 패스 전압은 상기 제1 패스 전압보다 낮은 양전압인 메모리 장치의 동작 방법.
  11. 제9항에 있어서, 상기 블라인드 프로그램 구간에서는,
    상기 선택된 워드 라인에 상기 프로그램 전압이 단계적으로 인가되는 메모리 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 블라인드 프로그램 구간이 수행되는 시간은 메모리 장치에 따라 조절되는 메모리 장치의 동작 방법.
  13. 제9항에 있어서, 상기 블라인드 프로그램 구간은,
    프로그램 동작 시작 시, 상기 프로그램 전압이 상기 선택된 워드 라인에 다수 회 연속적으로 인가되는 구간인 메모리 장치의 동작 방법.
  14. 프로그램 커맨드에 응답하여, 검증 동작이 생략되고 선택된 워드 라인에 프로그램 전압이 인가되는 블라인드 프로그램 구간이 프로그램 동작 중 수행되는지를 판단하는 단계; 및
    상기 프로그램 동작 중 상기 블라인드 프로그램 구간이 수행되는 경우, 상기 선택된 워드 라인에는 상기 프로그램 전압을 인가하고, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에는 디폴트(default) 전압으로 설정된 제1 패스 전압보다 낮은 제2 패스 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 블라인드 프로그램 구간이 상기 프로그램 동작에 포함되는지를 판단하는 단계에서,
    상기 프로그램 커맨드가 블라인드 프로그램 커맨드이면 상기 프로그램 동작에 상기 블라인드 프로그램 구간이 포함된 것으로 판단되고,
    상기 프로그램 커맨드가 노말 프로그램 커맨드이면 상기 프로그램 동작에 상기 블라인드 프로그램 구간이 포함되지 않은 것으로 판단되는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 프로그램 커맨드가 상기 블라인드 프로그램 커맨드이면,
    상기 프로그램 동작시 상기 블라인드 프로그램 구간과 노말 프로그램 구간이 수행되는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 노말 프로그램 구간에서,
    상기 선택된 워드 라인에 상기 프로그램 전압을 인가하여 상기 선택된 메모리 셀들의 문턱 전압을 높이는 동작과, 상기 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단하는 검증 동작이 수행되는 메모리 장치의 동작 방법.
  18. 제15항에 있어서,
    상기 프로그램 커맨드가 상기 노말 프로그램 커맨드이면,
    상기 블라인드 프로그램 구간 없이, 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하여 상기 선택된 메모리 셀들의 문턱 전압을 높이는 동작과, 상기 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단하는 검증 동작이 수행되는 메모리 장치의 동작 방법.
  19. 제14항에 있어서,
    상기 블라인드 프로그램 구간이 프로그램 동작 중 수행되는지를 판단하는 단계 이전에,
    상기 프로그램 커맨드에 응답하여, 상기 프로그램 동작에 사용되는 다양한 전압들을 셋업하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 다양한 전압들은 상기 프로그램 전압, 상기 제1 패스 전압, 상기 제2 패스 전압 및 검증 전압을 포함하는 메모리 장치의 동작 방법.
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